JPS63258054A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63258054A JPS63258054A JP62092292A JP9229287A JPS63258054A JP S63258054 A JPS63258054 A JP S63258054A JP 62092292 A JP62092292 A JP 62092292A JP 9229287 A JP9229287 A JP 9229287A JP S63258054 A JPS63258054 A JP S63258054A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/361—Assembling flexible printed circuits with other printed circuits
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路装置に係り、特に高速論理回
路に適したパッケージ構造に関する。
路に適したパッケージ構造に関する。
（従来の技術）
近年、半導体集積回路の分野で高速論理動作を行なう化
合物半導体素子の開発が盛んである。
合物半導体素子の開発が盛んである。
例えば、ＧａＡｌ１板を用いた電界効果トランジスタ（
ＦＥＴ）では、１００ｐｓｅｃ程度の高速スイッチング
動作を行なうものが得られている。この様な高速動作を
行なう素子を集積化した集積回路を従来からあるパッケ
ージに封入すると、チップ単体での高速性能が引出せな
くなる、という問題がある。この高速性能の劣化の原因
は色々考えられるが、その一つにパッケージ内の信号配
線の特性インピーダンスの不連続性がある（例えば、“
Ｅｌｅｃｔｒｉｃａｌ ＣｈａｒａＣｔＱｒｉＺａｔｉ
Ｏｎ ｏｆ ｐａｃｈａｇｅｆｏｒ ｌ−１ｉｇ
ｈ ５ｐｅｅｄ Ｉ ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔｓ ” 。
ＦＥＴ）では、１００ｐｓｅｃ程度の高速スイッチング
動作を行なうものが得られている。この様な高速動作を
行なう素子を集積化した集積回路を従来からあるパッケ
ージに封入すると、チップ単体での高速性能が引出せな
くなる、という問題がある。この高速性能の劣化の原因
は色々考えられるが、その一つにパッケージ内の信号配
線の特性インピーダンスの不連続性がある（例えば、“
Ｅｌｅｃｔｒｉｃａｌ ＣｈａｒａＣｔＱｒｉＺａｔｉ
Ｏｎ ｏｆ ｐａｃｈａｇｅｆｏｒ ｌ−１ｉｇ
ｈ ５ｐｅｅｄ Ｉ ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔｓ ” 。
ＩＥＥＥ ＶＯＬ、ＣＨＭＴ−８，Ｎｏ、４゜Ｄ Ｅ
Ｃ、１９８５）。
Ｃ、１９８５）。
第３図は従来の集積回路のパッケージ構造の一例を示ず
。１１は集積回路チップであり、これが封入されるパッ
ケージ本体は、支持基体１２、リング状スベー１す１３
およびｌ［，１１７からなる。チツブ１１上の端子はワ
イヤ１８により支持基体１２上の配線導体１４に接続さ
れている。パッケージ内配線導体１４は、パッケージ側
面の配線導体１５から底面の配線導体１６へとつながっ
ている。そしてパッケージ本体底部に外部リード１９が
Ｏつ付され、これがプリント基板２０上の配線導体２１
に接続されるようになっている。 ・この様な従来構造
では、パッケージ外部から内部のチップ１１までの信号
経路を見ると、■パッケージ底部の配線導体１５部は信
号の伝搬経路からみて分岐と見なされ、■パッケージ側
面の配線導体１５部はインダクタンスと見なされ、■導
体配線１４のリング状スペーサ１３の下にある部分とそ
れより内部のキャビティ内の部分との間でも特性インピ
ーダンスが異なる。以上のような特性インピーダンスの
不連続は轟周波動作では信号の反射をもたらし、ギガビ
ット／ ５１３０オーダーの高速パルス信号を扱う場合
には波形歪み等の原因となる。
。１１は集積回路チップであり、これが封入されるパッ
ケージ本体は、支持基体１２、リング状スベー１す１３
およびｌ［，１１７からなる。チツブ１１上の端子はワ
イヤ１８により支持基体１２上の配線導体１４に接続さ
れている。パッケージ内配線導体１４は、パッケージ側
面の配線導体１５から底面の配線導体１６へとつながっ
ている。そしてパッケージ本体底部に外部リード１９が
Ｏつ付され、これがプリント基板２０上の配線導体２１
に接続されるようになっている。 ・この様な従来構造
では、パッケージ外部から内部のチップ１１までの信号
経路を見ると、■パッケージ底部の配線導体１５部は信
号の伝搬経路からみて分岐と見なされ、■パッケージ側
面の配線導体１５部はインダクタンスと見なされ、■導
体配線１４のリング状スペーサ１３の下にある部分とそ
れより内部のキャビティ内の部分との間でも特性インピ
ーダンスが異なる。以上のような特性インピーダンスの
不連続は轟周波動作では信号の反射をもたらし、ギガビ
ット／ ５１３０オーダーの高速パルス信号を扱う場合
には波形歪み等の原因となる。
そこで最近では、＾速論理集積回路を搭載する場合、第
４図に示すパッケージ構造が使われることが多い。この
構造はフラット・パッケージと呼ばれる。第３図と対応
する部分には第３図と同一符号を付して詳細な説明は省
くが、この構造ではパッケージ内外をつなぐ配線構造を
１ｌＩｌｌ化することにより、前述の■および■の原因
は除かれる。
４図に示すパッケージ構造が使われることが多い。この
構造はフラット・パッケージと呼ばれる。第３図と対応
する部分には第３図と同一符号を付して詳細な説明は省
くが、この構造ではパッケージ内外をつなぐ配線構造を
１ｌＩｌｌ化することにより、前述の■および■の原因
は除かれる。
しかしながら、■の特性インピーダンス不一致の問題は
残っている。またこのタイプのパッケージでは、外部リ
ード１９から内部配線導体１４までを平坦構造に保って
無用なインダクタンス成分をなくそうとすると、図に示
したようにプリント基板２０への取付けに当たって基板
２０に四部を形成しなければならない。これは基板コス
トを大きく上昇させることになる。
残っている。またこのタイプのパッケージでは、外部リ
ード１９から内部配線導体１４までを平坦構造に保って
無用なインダクタンス成分をなくそうとすると、図に示
したようにプリント基板２０への取付けに当たって基板
２０に四部を形成しなければならない。これは基板コス
トを大きく上昇させることになる。
（発明が解決しようとする問題点）
以上のように従来のパッケージ構造では、インピーダン
ス整合をとることが構造上難しく、高速動作の集積回路
チップの高速性能を十分に発揮させることができない、
という問題があった。
ス整合をとることが構造上難しく、高速動作の集積回路
チップの高速性能を十分に発揮させることができない、
という問題があった。
本発明はこの様な問題を解決し、一定インビーダンス配
線構造のパッケージを用いて集積回路の高速性能を十分
に発揮できるようにした半導体集積回路装置を提供する
ことを目的とする。
線構造のパッケージを用いて集積回路の高速性能を十分
に発揮できるようにした半導体集積回路装置を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかる集積回路装置では、パッケージの内部配
線から外部リードまでをフレキシブル配線構造体により
構成したことを特徴とする。フレキシブル配線構造体は
、樹脂層内部に信号配線線が埋め込み形成され、この樹
脂層の両面に上部導体膜および下部導体膜が形成された
構造であって、パッケージの支持基体と封止基体の間に
挟まれる。
線から外部リードまでをフレキシブル配線構造体により
構成したことを特徴とする。フレキシブル配線構造体は
、樹脂層内部に信号配線線が埋め込み形成され、この樹
脂層の両面に上部導体膜および下部導体膜が形成された
構造であって、パッケージの支持基体と封止基体の間に
挟まれる。
（作用）
本発明におけるフレキシブル配線構造体は、両面に地導
体が形成されたストリップ線路と等価であり、従ってパ
ッケージ外部から内部まで、途中のパッケージ封止部の
構造にもかかわりなく一定の特性インピーダンスを示す
。従って反射等がなく、高速論理集積回路チップなどの
高速性能を十分に発揮することが可能になる。
体が形成されたストリップ線路と等価であり、従ってパ
ッケージ外部から内部まで、途中のパッケージ封止部の
構造にもかかわりなく一定の特性インピーダンスを示す
。従って反射等がなく、高速論理集積回路チップなどの
高速性能を十分に発揮することが可能になる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例の集積回路の要部断面構造を示す。第
２図は同じく斜視図である。１はＧａＡＳ論理集積回路
チップであり、２はパッケージの支持基体、３は封止基
体であり、４はパッケージ内部配線および外部リードを
兼ねるフレキシブル配線構造体である。このパッケージ
はプリント基板５上に搭載され、その上に形成されたマ
イクロストリップ配線６とフレキシブル配Ｉ！構造体４
の一端がハンダ８により接続される。フレキシブル配線
構造体４のパッケージ内の他端はワイヤ７によりチップ
１上の端子と接続されている。
２図は同じく斜視図である。１はＧａＡＳ論理集積回路
チップであり、２はパッケージの支持基体、３は封止基
体であり、４はパッケージ内部配線および外部リードを
兼ねるフレキシブル配線構造体である。このパッケージ
はプリント基板５上に搭載され、その上に形成されたマ
イクロストリップ配線６とフレキシブル配Ｉ！構造体４
の一端がハンダ８により接続される。フレキシブル配線
構造体４のパッケージ内の他端はワイヤ７によりチップ
１上の端子と接続されている。
フレキシブル配線構造体４は、樹１ｆｆｌｉ４２ｓ。
４２２に複数本の信号配線４１２が埋め込まれ、これに
上部導体膜４１３．下部導体１１１４１ｔが形成された
ものである。より具体的に説明すれば、３５部ｍ厚のｒ
ｆ４箔（下部導体膜４１！）に７０μｍ厚のポリイミド
フィルム（樹脂層４２１）と１８μｍの銅箔からなる信
号配線（信号配線膜４１２）を順次ラミネートし、さら
にその上に７０μｍ厚のポリイミドフィルム（樹脂層４
２２）と３５μｍ厚の銅箔（上部導体膜４１３）をラミ
ネートして構成される。このとき信号配線の特性インピ
ーダンスは信号配線の幅と樹脂層の厚みにより一意に決
定される。ポリイミドの比誘電率は３〜４であり、特性
インピーダンスは通常５０Ωとなるように寸法が設定さ
れる。
上部導体膜４１３．下部導体１１１４１ｔが形成された
ものである。より具体的に説明すれば、３５部ｍ厚のｒ
ｆ４箔（下部導体膜４１！）に７０μｍ厚のポリイミド
フィルム（樹脂層４２１）と１８μｍの銅箔からなる信
号配線（信号配線膜４１２）を順次ラミネートし、さら
にその上に７０μｍ厚のポリイミドフィルム（樹脂層４
２２）と３５μｍ厚の銅箔（上部導体膜４１３）をラミ
ネートして構成される。このとき信号配線の特性インピ
ーダンスは信号配線の幅と樹脂層の厚みにより一意に決
定される。ポリイミドの比誘電率は３〜４であり、特性
インピーダンスは通常５０Ωとなるように寸法が設定さ
れる。
この様な配線構造体４は、集積回路チップ搭載部に開口
が開（プられた状態で支持基体２に貼り合せられる。支
持基体２は、Ａ２２ｏ３やＡρＮなどのセラミック材料
或いはＣｕ、ＣｕＷなとの金属材料から構成される。こ
の封止基体３は、配線構造体４の上部導体１ｔ！４１ａ
とハンダ封止され、或いは直接樹脂封止される。
が開（プられた状態で支持基体２に貼り合せられる。支
持基体２は、Ａ２２ｏ３やＡρＮなどのセラミック材料
或いはＣｕ、ＣｕＷなとの金属材料から構成される。こ
の封止基体３は、配線構造体４の上部導体１ｔ！４１ａ
とハンダ封止され、或いは直接樹脂封止される。
この実施例の構造では、フレキシブル配線ｌ１ｉｔ造体
４が一定の特性インピーダンスを示し、プリント基板５
上のマイクロス１〜リツプ配線６と封入されたＧａＡｓ
集積回路チップ１の端子間がインビーダンス不整合なし
に接続される。これにより、高速信号の入出力時に特性
インピーダンスの不連続に起因する反射が防止される。
４が一定の特性インピーダンスを示し、プリント基板５
上のマイクロス１〜リツプ配線６と封入されたＧａＡｓ
集積回路チップ１の端子間がインビーダンス不整合なし
に接続される。これにより、高速信号の入出力時に特性
インピーダンスの不連続に起因する反射が防止される。
即ち、プリント基板上からパッケージ内部のチップまで
完全に特性インピーダンス一定のまま高速の信号伝送を
行なうことができる。この結果、ＧａＡＳ集積回路チッ
プの高速性能を十分に発揮することができる。
完全に特性インピーダンス一定のまま高速の信号伝送を
行なうことができる。この結果、ＧａＡＳ集積回路チッ
プの高速性能を十分に発揮することができる。
本発明は上記実施例に限られるものではない。
例えば実施例では、ＧａＡＳ論理集積回路チップを封入
する場合を説明したが、他の高速集積回路チップを封入
する場合も本発明は有効である。また実施例では集積回
路チップと支持基体配線との接続をワイヤ・ボンディン
グにより行なっているが、Ｔ Ａ Ｂ （Ｔ ａｐｅ
Ａ ｕｔｏｎ＋ａｔｅｄ Ｂ ｏｎｄｉｎｇ）等で
接続する場合も同様に本発明を適用できる。またフレキ
シブル配線構造体の上部および下部導体膜は必ずしも全
面に形成されることは必要ではなく、例えばメツシュ・
パターンでもよい。メツシュ状パターンを用いれば、フ
レキシビリティはより良好となる。
する場合を説明したが、他の高速集積回路チップを封入
する場合も本発明は有効である。また実施例では集積回
路チップと支持基体配線との接続をワイヤ・ボンディン
グにより行なっているが、Ｔ Ａ Ｂ （Ｔ ａｐｅ
Ａ ｕｔｏｎ＋ａｔｅｄ Ｂ ｏｎｄｉｎｇ）等で
接続する場合も同様に本発明を適用できる。またフレキ
シブル配線構造体の上部および下部導体膜は必ずしも全
面に形成されることは必要ではなく、例えばメツシュ・
パターンでもよい。メツシュ状パターンを用いれば、フ
レキシビリティはより良好となる。
その他、本発明はその趣旨を逸脱しない範囲で神々変形
して実施することができる。
して実施することができる。
［発明の効果１
以上述べたように本発明によれば、ストリップ線路と等
価な構造のフレキシブル配線構造体を外部リードおよび
パッケージ内配線として用いることにより、半導体集積
回路チップの高速性能を十分に発揮するパッケージング
構造を実現することができる。
価な構造のフレキシブル配線構造体を外部リードおよび
パッケージ内配線として用いることにより、半導体集積
回路チップの高速性能を十分に発揮するパッケージング
構造を実現することができる。
第１図は本発明の一実施例の集積回路装置の要部断面図
、第２図は同じく要部斜視図、第３図および第４図は従
来の集積回路装置の断面図である。 １・・・ＧａＡＳ集積回路チップ、２・・・支持基体、
３・・・封止基体、４・・・フレキシブル配線構造体、
４１１・・・下部導体膜、４１２・・・信号配線膜、４
１３・・・上部導体膜、４２１．４２２・・・樹脂層、
５・・・プリント基板、６・・・マイクロストリップ配
線、７・・・ワイヤ、８・・・ハンダ。 出願人代理人 弁理士 鈴江武彦 す 第１図 第２図
、第２図は同じく要部斜視図、第３図および第４図は従
来の集積回路装置の断面図である。 １・・・ＧａＡＳ集積回路チップ、２・・・支持基体、
３・・・封止基体、４・・・フレキシブル配線構造体、
４１１・・・下部導体膜、４１２・・・信号配線膜、４
１３・・・上部導体膜、４２１．４２２・・・樹脂層、
５・・・プリント基板、６・・・マイクロストリップ配
線、７・・・ワイヤ、８・・・ハンダ。 出願人代理人 弁理士 鈴江武彦 す 第１図 第２図
Claims (2)
- （１）半導体集積回路チップと、このチップが封入され
た支持基体と封止基体とからなるパッケージ本体とを有
し、前記支持基体と封止基体に挟まれてパッケージ内配
線と外部リードを兼ねる配線体として、複数本の信号配
線膜が埋め込まれた樹脂層に上部導体膜および下部導体
膜が設けられたフレキシブル配線構造体を有することを
特徴とする半導体集積回路装置。 - （２）前記上部導体膜および下部導体膜はメッシュ状パ
ターンに形成されている特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092292A JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092292A JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63258054A true JPS63258054A (ja) | 1988-10-25 |
| JP2529967B2 JP2529967B2 (ja) | 1996-09-04 |
Family
ID=14050341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092292A Expired - Lifetime JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529967B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4117761A1 (de) * | 1990-06-01 | 1991-12-05 | Toshiba Kawasaki Kk | Halbleiteranordnung mit filmtraeger |
| US5783857A (en) * | 1996-07-25 | 1998-07-21 | The Whitaker Corporation | Integrated circuit package |
| EP2227926A1 (en) * | 2007-12-04 | 2010-09-15 | E. I. du Pont de Nemours and Company | Bendable circuit structure for led mounting and interconnection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998543A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体装置 |
| JPS60136354A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 配線基板 |
-
1987
- 1987-04-15 JP JP62092292A patent/JP2529967B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| Publication number | Publication date |
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| JP2529967B2 (ja) | 1996-09-04 |
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