JPS63256065A - Video processor unit - Google Patents
Video processor unitInfo
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- JPS63256065A JPS63256065A JP62090560A JP9056087A JPS63256065A JP S63256065 A JPS63256065 A JP S63256065A JP 62090560 A JP62090560 A JP 62090560A JP 9056087 A JP9056087 A JP 9056087A JP S63256065 A JPS63256065 A JP S63256065A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、走査変換と同時にピクチャーインピクチャー
処理を行うようＫした映像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a video processing device capable of performing picture-in-picture processing simultaneously with scan conversion.
本発明は映像処理装置に関し、主映像信号の走査変換を
行うフレームメモリの容−址を走査変換後の走査線に対
応させ、このフレームメモＩＪ Ｋ 副映像信号を書込
むことにより、画質劣化のない良好なピクチャーインピ
クチャー処理を行えるようＫしたものである。The present invention relates to a video processing device, in which the capacity of a frame memory that performs scan conversion of a main video signal corresponds to the scan line after scan conversion, and by writing this frame memo IJK sub video signal, it is possible to prevent image quality deterioration. It is designed so that good picture-in-picture processing can be performed.
例えばチューナからの映像信号の一部にＶＴＲからの映
像信号を挿入するいわゆるぎクチャ−インピクチャー処
理が行われている。このような処理において従来は例え
ばチューナからの映像信号をフィールドメモリに書込む
と共に、ＶＴＲからの映像信号を走査線の間引き圧縮等
を行って上述のフィールドメモリの一部に書込み、この
フィールドメモリを読出してピクチャーインピクチャー
処理された映像信号を形成している。For example, so-called squeeze-in-picture processing is performed in which a video signal from a VTR is inserted into a portion of the video signal from a tuner. Conventionally, in such processing, for example, a video signal from a tuner is written into a field memory, and a video signal from a VTR is thinned out and compressed by scanning lines, etc., and written into a part of the above-mentioned field memory. A video signal is read out and subjected to picture-in-picture processing.
一方イワゆる高精細度テレビやコンピュータ用の高解像
度モニタの開発に関連して、例えばＮＴＳＣ方式の映像
信号を走査変換して上述の高解像度モニタ等で表示する
ことが考えられた。この場合に従来は； ＮＴＳＣ方式
のインターレースされた１対のフィールドをフレームメ
モリに書込み、このフレームメモリを順次読出すと共に
この読出される１走査線おきに上下の走査線から補間し
た走査線を形成して走査変換を行っている。On the other hand, in connection with the development of high-definition televisions and high-resolution monitors for computers, it has been considered to scan-convert, for example, NTSC video signals and display them on the above-mentioned high-resolution monitors. Conventionally, in this case, a pair of interlaced fields of the NTSC system are written into a frame memory, and this frame memory is sequentially read out, and a scanning line is formed by interpolating from the upper and lower scanning lines every other scanning line that is read out. scan conversion is performed.
そこで上述のピクチャーインピクチャー処理と走査変換
を組合わせて、ピクチャーインピクチャー処理された映
像信号を高解像度モニタ等で表示することが考えられる
。その場合に従来の技術を単純に組合わせると、その構
成は第３図に示すようになる。Therefore, it is conceivable to combine the above-described picture-in-picture processing and scan conversion to display the picture-in-picture processed video signal on a high-resolution monitor or the like. In that case, if conventional techniques are simply combined, the configuration will be as shown in FIG.
すなわち図において、入力端子（３１ａ） （３１ｂ）
にはそれぞれ主・副の映像信号が供給され、これら
の信号がそれぞれＡＤ変換回路（３２ａ） （３２ｂ）
に供給される。このＡＤ変換回路（３２ａ）からの信号
がフィールドメモＩＪ ｎに供給されると共に、ＡＤ変
換回路（３２ｂ）からの信号が間引き圧縮等を行う回路
（至）に供給され、間引き圧縮され大信号がフィールド
メモリ（至）に供給される。また上述の入力端子（３１
ａ） （３１ｂ）に供給される映像信号の同期信号が端
子（３５ａ） （３５ｂ）を通じてメモリ制御回路（至
）に供給され、この制御回路（ト）からの信号がフィー
ルドメモリ（至）に供給されてＡＤ変換回路（３２ａ）
からの信号がメモリ（至）の全体に書込まれると共に、
回路Ｃ３４１からの信号がメモリ（ハ）の所定の範囲に
書込まれる。That is, in the figure, the input terminals (31a) (31b)
are supplied with main and sub video signals, respectively, and these signals are sent to AD conversion circuits (32a) and (32b), respectively.
is supplied to The signal from this AD conversion circuit (32a) is supplied to the field memo IJn, and the signal from the AD conversion circuit (32b) is supplied to the circuit (to) that performs thinning and compression, etc., and the signal is thinned out and compressed to produce a large signal. Field memory (to) is supplied. In addition, the input terminal (31
a) The synchronization signal of the video signal supplied to (31b) is supplied to the memory control circuit (to) through the terminals (35a) and (35b), and the signal from this control circuit (g) is supplied to the field memory (to). AD conversion circuit (32a)
The signal from is written to the entire memory (to), and
The signal from circuit C341 is written into a predetermined range of memory (c).
なお制御回路（至）からの信号がＡＤ変換回路（３２ａ
）（３２ｂ）及び回路（２）にも供給されている。Note that the signal from the control circuit (to) is sent to the AD conversion circuit (32a).
) (32b) and the circuit (2).
以上の構成によってピクチャーインピクチャー処理が行
われる。Picture-in-picture processing is performed with the above configuration.
さらにフィールドメモリＱからの信号がフレームメモリ
６ηに供給される。また端子間からのクロック信号がメ
モリ制御回路（至）及びメモリ制御回路ＯＩに供給され
、この制御回路（至）からの信号がフィールドメモＩＪ
（３３に供給されて読出しが行われると共に、制御回
路Ｃ３１からの信号がフレームメモＩＪ （３ηに供給
されてメモリ（至）からの信号の書込みが行われる。Furthermore, the signal from the field memory Q is supplied to the frame memory 6η. In addition, a clock signal from between the terminals is supplied to the memory control circuit (to) and the memory control circuit OI, and the signal from this control circuit (to) is supplied to the field memory IJ.
At the same time, the signal from the control circuit C31 is supplied to the frame memory IJ (3η) and the signal from the memory (to) is written.
またモニタ（図示せず）の同期信号が端子（４１を通じ
て制御回路Ｃ３１に供給され、この制御回路（３１から
の信号がフレームメモリ６７）Ｋ供給されて読出しが行
われる。この続出された信号が補間回路０υを通じてＤ
Ａ変換回路α２に供給され、このＤＡ変換回路（４２１
からの信号がロー、ｅスフィルタ４３を通じて出力端子
（４４）に取出される。なお制御回路（至）からの信号
が補間回路（４Ｉ）及びＤＡ変換回路（４りにも供給さ
れている。Further, a synchronizing signal from a monitor (not shown) is supplied to a control circuit C31 through a terminal (41), and a signal from this control circuit (31) is supplied to a frame memory 67 for reading. D through the interpolation circuit 0υ
It is supplied to the A conversion circuit α2, and this DA conversion circuit (421
A signal from the low-pass filter 43 is taken out to an output terminal (44). Note that the signal from the control circuit (to) is also supplied to the interpolation circuit (4I) and the DA conversion circuit (4I).
従ってこの装置において、フィールドメモリ（至）には
第４図Ａに示すように各フィールドごとに信号が書込ま
れる。ここで図中に示す範囲ａには映像信号の全走査線
が書込まれるが、範囲すには例えば１本おきの走査線が
間引かれ圧縮された信号が書込まれる。Therefore, in this device, signals are written into the field memory (to) for each field as shown in FIG. 4A. Here, all the scanning lines of the video signal are written in the range a shown in the figure, but in the range a, for example, every other scanning line is thinned out and a compressed signal is written.
次にこのフィールドメモリ（至）Ｋ書込まれた奇偶１対
のフィールドがフレームメモリ０ηに書込まれると、こ
のメモリ０７）上には同図Ｂに示すような信号が形成さ
れる。そしてこの信号が補間されて同図Ｃに示すような
信号が形成される。Next, when the pair of odd and even fields written in this field memory (to)K is written into the frame memory 0η, a signal as shown in FIG. 2B is formed on this memory 07). This signal is then interpolated to form a signal as shown in FIG.
ところがこの装置において、出力端子（４４Ｊに取出さ
れる信号の内の範囲すの信号は図中に示すように補間が
行われるために画質が劣化してしまっている。すなわち
図中に示すようにこの場合の範囲すの走査線数は５２５
本であり、これはＮＴＳＣ方式の１フレームの走査線数
に等しい。従って入力端子（３１ｂ）に供給された元の
映像信号にはこの５２５本の全走査線の情報が含まれて
いる。しかしながら上述の装置においては、この映像信
号がピクチャーインピクチャー処理のために間引き圧縮
され、その後に補間されるために１画質が著しく損われ
てしまっていた。However, in this device, the image quality is degraded because the signals in the range of the signals taken out to the output terminal (44J) are interpolated as shown in the figure. In this case, the number of scan lines in the range is 525
This is equal to the number of scanning lines in one frame of the NTSC system. Therefore, the original video signal supplied to the input terminal (31b) contains information on all of these 525 scanning lines. However, in the above-mentioned apparatus, this video signal is thinned out and compressed for picture-in-picture processing, and then interpolated, resulting in a significant loss in the quality of one image.
また上述の装置では、メモリを２個用いるために構成が
複雑になると共に、その制御も容易ではなかった。Further, the above-mentioned device has a complicated configuration because it uses two memories, and its control is also not easy.
以上述べたように従来の技術では、ピクチャーインピク
チャー処理された信号を走査変換する場合に、画質が著
しく劣化してしまうなどの問題点があった。As described above, the conventional technology has problems such as a significant deterioration in image quality when a signal subjected to picture-in-picture processing is scan-converted.
本発明は、主映像信号（入力端子（ｌａ） ）をＡＤ変
換（回路（２ａ） ） してフレームメモリ（４）に書
込み、このフレームメモリを用いて走査変換を行う映像
処理装置において、上記フレームメモリの容量を上記走
査変換後の走査線に対応した容量と々し、副映像信号（
入力端子（ｌｂ） ’）をＡＤ変換（回路（２ｂ））し
て上記フレームメモリの所定の範囲に書込む（メモリ制
御回路（６））ことにより、上記副映像信号の情報量を
減少させることなく上記走査変換されたピクチャーイン
ピクチャーの映像信号を形成するようにした映像処理装
置である。The present invention provides a video processing device that performs AD conversion (circuit (2a)) of a main video signal (input terminal (la)), writes it into a frame memory (4), and performs scan conversion using this frame memory. The capacity of the memory is set to the capacity corresponding to the scanning line after the above scan conversion, and the sub-video signal (
reducing the amount of information of the sub-picture signal by AD converting the input terminal (lb)') (circuit (2b)) and writing it into a predetermined range of the frame memory (memory control circuit (6)); The present invention is a video processing device configured to form a picture-in-picture video signal that has been scan-converted as described above.
これによれば、走査変換後の走査線に対応したフレーム
メモリが設けられ、副映像信号をこのフレームメモリに
直接書込むようにしているので、副映像信号の劣化のお
それがなく、極めて良好な走査変換されたピクチャーイ
ンピクチャーの映像信号を得ることができる。According to this, a frame memory corresponding to the scan line after scan conversion is provided, and the sub-video signal is written directly to this frame memory, so there is no risk of deterioration of the sub-video signal, and extremely good scan conversion is achieved. It is possible to obtain a picture-in-picture video signal.
第１図において、入力端子（ｌａ） （ｌｂ） Ｋはそ
れぞれ主・副の映像信号が供給され、これらの信号がそ
れぞれＡＤ変換回路（２ａ） （２ｂ） Ｋ供給される
。このＡＤ変換回路（２ａ）からの信号が補間回路（３
）を通じて２フレ一ム分の配憶容量のフレームメモリ（
４）に供給されると共Ｋ、このフレームメモリ（４）か
らの信号が補間回路（３）に帰還されて例えば上下の走
査線から補間された走査線が形成され、この走査線の信
号もフレームメモリ（４）に供給される。またＡＤ変換
回路（２ｂ）からの信号がフレームメモリ（４）Ｋ供給
される。In FIG. 1, main and sub video signals are supplied to input terminals (la), (lb), and K, respectively, and these signals are supplied to AD conversion circuits (2a, 2b), respectively. The signal from this AD conversion circuit (2a) is transmitted to the interpolation circuit (3a).
) through the frame memory (
4), the signal from this frame memory (4) is fed back to the interpolation circuit (3) to form, for example, a scanning line interpolated from the upper and lower scanning lines, and the signal of this scanning line is also fed back to the interpolation circuit (3). It is supplied to the frame memory (4). Further, a signal from the AD conversion circuit (2b) is supplied to the frame memory (4)K.
さらに上述の入力端子（ｌａ） （ｌｂ）に供給される
映像信号の同期信号が端子（５ａ） （５ｂ）を通じて
メモリ制御回路（６）に供給され、この制御回路（６）
からの信号がフレームメモリ（４）Ｋ供給されて補間回
路（３）からの信号がメモリ（４）の全体に書込まれる
と共に、必要な信号がメモリ（４）から読出されて補間
回路（３）Ｋ帰還される。またＡＤ変換回路（２ａ）か
らの信号がメモ１月４）の所定の範囲に書込まれる。な
お制御回路（６）からの信号がＡＤ変換回路（２ａ）
（２ｂ）及び補間回路（３）にも供給されている。Further, synchronization signals of the video signals supplied to the input terminals (la) and (lb) mentioned above are supplied to the memory control circuit (6) through the terminals (5a) and (5b), and this control circuit (6)
The signals from the frame memory (4) are supplied to the interpolation circuit (3), and the signals from the interpolation circuit (3) are written to the entire memory (4), and the necessary signals are read from the memory (4) and sent to the interpolation circuit (3). ) K is returned. Further, the signal from the AD conversion circuit (2a) is written in a predetermined range of the memo (January 4). Note that the signal from the control circuit (6) is sent to the AD conversion circuit (2a).
(2b) and the interpolation circuit (3).
またモニタ（図示せず）の同期信号が端子（７）を通じ
て制御回路（６）に供給され、この制御回路（６）から
の信号がフレームメモリ（４）に供給されて読出しが行
われる。この読出された信号がＤＡ変換回路（８）に供
給され、このＤＡ変換回路（８）からの信号がローノソ
スフィルタ（９）を通じて出力端子Ｏｌに取出される。Further, a synchronizing signal from a monitor (not shown) is supplied to a control circuit (6) through a terminal (7), and a signal from this control circuit (6) is supplied to a frame memory (4) for reading. This read signal is supplied to the DA conversion circuit (8), and the signal from this DA conversion circuit (8) is taken out to the output terminal Ol through the Ronosos filter (9).
なお制御回路（６）からの信号がＤＡ変換回路（８）に
も供給されている。Note that the signal from the control circuit (6) is also supplied to the DA conversion circuit (8).
従ってこの装置において、フレームメモ’） （４１Ｋ
は第２図Ｂに示すように、端子（１ａ）からの信号が書
込まれる範囲ａでは奇フィールドの走査線（実線）と偶
フィールドの走査線（点線）の間に補間された走査線（
鎖線）の介挿された信号が書込まれ、また端子（１ｂ）
からの信号が書込まれる範囲すでは奇フィールドの走査
線（実線）と偶フィールドの走査線（点線）が交互に書
込まれて、走査変換されたピクチャーインピクチャーの
映像信号が形成される。Therefore, in this device, frame memo') (41K
As shown in FIG. 2B, in range a where the signal from terminal (1a) is written, there is a scanning line interpolated between the odd field scanning line (solid line) and the even field scanning line (dotted line).
The inserted signal of the chain line) is written, and the terminal (1b)
In the range in which the signals from the field are written, odd field scanning lines (solid lines) and even field scanning lines (dotted lines) are written alternately to form a scan-converted picture-in-picture video signal.
すなわち上述の装置において、範囲すには端子（１ｂ）
に供給された映像信号の全走査線の情報が保存されてお
シ、画質劣化のない映像信号を形成することができる。That is, in the above-mentioned device, the terminal (1b)
Since the information of all the scanning lines of the video signal supplied to the camera is saved, it is possible to form a video signal without deterioration in image quality.
また上述の装置では、用いられるメモリが１個のみとな
るので構成が簡単になると共に、その制御も容易に行う
ことができる。Further, in the above-mentioned device, only one memory is used, so the configuration is simple and the control thereof can be easily performed.
こうして走査変換されたピクチャーインピクチャーの映
像信号が形成されるわけであるが、上述の装置によれば
走査変換後の走査線に対応したフレームメモリが設けら
れ、副映像信号をこのフレームメモリに直接書込むよう
にしているので、副映像信号の劣化のおそれがなく、極
めて良好な走査変換されたピクチャーインピクチャーの
映像信号を得ることができる。In this way, a scan-converted picture-in-picture video signal is formed. According to the above-mentioned device, a frame memory corresponding to the scan line after scan conversion is provided, and the sub-video signal is directly sent to this frame memory. Since it is written, there is no risk of deterioration of the sub-picture signal, and an extremely good scan-converted picture-in-picture video signal can be obtained.
なお上述の装置において、モニタがいわゆる２倍速のノ
ンインターレース表示のものである場合には、上述のフ
レームメモリ（４）の容量を１フレームとし補間回路（
３）を設けないようにして装置を構成することができる
。この場合に、メモリ（４）には第２図Ａに示すように
範囲ａでは奇フィールドの走査線と鴎フィールドの走査
線が交互に書込まれると共に、範囲すでは奇フィールド
の全走査線と偶フィールドの全走査線が各フィールドご
とに書込まれ、この場合も画質劣化のない映像信号を形
成することができる。In the above device, if the monitor is a so-called double-speed non-interlaced display, the capacity of the frame memory (4) mentioned above is taken as one frame, and the interpolation circuit (
The device can be configured without providing 3). In this case, as shown in FIG. 2A, in the memory (4), the scanning lines of the odd field and the scanning lines of the seaweed field are written alternately in the range a, and all the scanning lines of the odd field are written in the range a. All scanning lines of even fields are written for each field, and in this case as well, a video signal without image quality deterioration can be formed.
すなわちこの装置によれば、２倍速あるいは４ピクチヤ
ー処理を行うとき、さらに３倍速あるいは６倍速に走査
変換して１画面以上のピクチャーインピクチャー処理を
行うとき等において、画質劣化のない映像信号を形成す
ることができる。In other words, according to this device, it is possible to form a video signal without image quality deterioration when performing 2x or 4-picture processing, or when performing picture-in-picture processing on one or more screens by scanning conversion to 3x or 6x speed. can do.
また上述の装置によれば、入力映像信号の走査レイトが
異なる場合においても、これらの信号のピクチャーイン
ピクチャー処理を行うことができる。Further, according to the above-described apparatus, even when the scanning rates of input video signals are different, picture-in-picture processing of these signals can be performed.
この発明によれば、走査変換後の走査線に対応したフレ
ームメモリが設けられ、副映像信号をこのフレームメモ
リに直接書込むようにしているので、副映像信号の劣化
のおそれがなく、極めて良好な走査変換されたピクチャ
ーインピクチャーの映像信号を得ることができるように
なった。According to this invention, a frame memory corresponding to the scan line after scan conversion is provided, and the sub-picture signal is written directly into this frame memory, so there is no risk of deterioration of the sub-picture signal, and extremely good scanning can be achieved. It is now possible to obtain converted picture-in-picture video signals.
第１図は本発明の一例の構成図、第２図はその説明のだ
めの図、第３図、第４図は従来の技術の説明のための図
である。
（ｌａ） （ｌｂ）は入力端子、（２ａ） （２ｂ）は
ＡＤ変換回路、（３）は補間回路、（４）はフレームメ
モリ、（５ａ）（５ｂ） （７）は端子、（６）はメモ
リ制御回路、（８）はＤＡ変換回路、（９）はローパス
フィルタ、（ＩＩは出力端子である。FIG. 1 is a block diagram of an example of the present invention, FIG. 2 is a diagram for explaining the same, and FIGS. 3 and 4 are diagrams for explaining the conventional technology. (la) (lb) are input terminals, (2a) (2b) are AD conversion circuits, (3) are interpolation circuits, (4) are frame memories, (5a) (5b) (7) are terminals, (6) is a memory control circuit, (8) is a DA conversion circuit, (9) is a low-pass filter, and (II is an output terminal).
Claims (1)
置において、 上記フレームメモリの容量を上記走査変換後の走査線に
対応した容量となし、 副映像信号をＡＤ変換して上記フレームメモリの所定の
範囲に書込むことにより、 上記副映像信号の情報量を減少させることなく上記走査
変換されたピクチャーインピクチャーの映像信号を形成
するようにした映像処理装置。[Claims] In a video processing device that AD converts a main video signal and writes it into a frame memory, and performs scan conversion using this frame memory, the capacity of the frame memory is set to correspond to the scan line after the scan conversion. By AD converting the sub-picture signal and writing it into a predetermined range of the frame memory, the scan-converted picture-in-picture video signal is formed without reducing the amount of information in the sub-picture signal. An image processing device designed to do this.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090560A JP2687346B2 (en) | 1987-04-13 | 1987-04-13 | Video processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090560A JP2687346B2 (en) | 1987-04-13 | 1987-04-13 | Video processing method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136479A Division JP2970592B2 (en) | 1997-05-27 | 1997-05-27 | Video processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63256065A true JPS63256065A (en) | 1988-10-24 |
| JP2687346B2 JP2687346B2 (en) | 1997-12-08 |
Family
ID=14001802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62090560A Expired - Lifetime JP2687346B2 (en) | 1987-04-13 | 1987-04-13 | Video processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687346B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362685A (en) * | 1989-07-29 | 1991-03-18 | Sharp Corp | Scanning converter for video signal |
| JPH03125583A (en) * | 1989-10-11 | 1991-05-28 | Sharp Corp | Television receiver |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571380A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Screen synthesizing system |
| JPS60180383A (en) * | 1984-02-28 | 1985-09-14 | Matsushita Electric Ind Co Ltd | Television receiver |
| JPS6273886A (en) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | Signal processing circuit |
-
1987
- 1987-04-13 JP JP62090560A patent/JP2687346B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571380A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Screen synthesizing system |
| JPS60180383A (en) * | 1984-02-28 | 1985-09-14 | Matsushita Electric Ind Co Ltd | Television receiver |
| JPS6273886A (en) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | Signal processing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362685A (en) * | 1989-07-29 | 1991-03-18 | Sharp Corp | Scanning converter for video signal |
| JPH03125583A (en) * | 1989-10-11 | 1991-05-28 | Sharp Corp | Television receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687346B2 (en) | 1997-12-08 |
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