JPS63252484A - Hetero-junction field-effect transistor - Google Patents
Hetero-junction field-effect transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲルマニウムを能動層とするヘテロ接合電界効
果トランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a heterojunction field effect transistor having germanium as an active layer.
砒化ガリウムはシリコンに比べ電子移動度が４〜５倍大
きいため、砒化ガリウムを能動層とする種々の電界効果
トランジスタが高速および高周波用トランジスタとして
使用されている。この中には例えばショットキ・ゲート
構造電界効果トランジスタ（ＭＥＳＦＥＴ）、選択ドー
プ構造電界効果トランジスタ（ＨＥＭＴ）、絶縁ゲート
構造電界効果トランジスタ（ＳＩＳＦＥＴ）等があげら
れる。Since gallium arsenide has an electron mobility 4 to 5 times higher than that of silicon, various field effect transistors having gallium arsenide as an active layer are used as high-speed and high-frequency transistors. These include, for example, a Schottky gate structure field effect transistor (MESFET), a selectively doped structure field effect transistor (HEMT), an insulated gate structure field effect transistor (SISFET), and the like.
このような電界効果トランジスタを用いて大規模集積回
路を実現するには、消費電力、動作余裕度等の観点から
コンプリメンタリな回路で構造することが最も望ましい
。シリコンを材料とする集積回路では、このような回路
はＣＭＯ３回路と呼ばれている。In order to realize a large-scale integrated circuit using such field effect transistors, it is most desirable to construct a circuit with complementary circuits from the viewpoint of power consumption, operating margin, etc. In integrated circuits made of silicon, such circuits are called CMO3 circuits.
一方、砒化ガリウムは電子の移動度μ、（＝８５００ａ
ａ／ Ｖ −５ｅｅ ）は大きいが正札の移動度μｈ
（＝４００ ｃｓｉ／ Ｖ −５ｅｃ ）は小さく、
コンプリメンタリな回路を実現した時、ｐチャンネル電
界効果トランジスタのドレイン飽和電流あるいは相互コ
ンダクタンスｇ、の値が小さくなる。このため、ｎチャ
ンネルおよびｐチャンネル電界効果トランジスタからな
るコンプリメンタリ回路全体のスイッチング時間、ある
いは集積度といった特性が、ｐチャンネル・トランジス
タの特性で制限され、高速化、集積化といった面で大き
な障害となってくる。On the other hand, gallium arsenide has electron mobility μ, (=8500a
a/V −5ee) is large, but the mobility of the genuine bill μh
(=400 csi/V -5ec) is small,
When a complementary circuit is realized, the value of the drain saturation current or mutual conductance g of the p-channel field effect transistor becomes small. For this reason, the characteristics such as the switching time or the degree of integration of the entire complementary circuit consisting of n-channel and p-channel field effect transistors are limited by the characteristics of the p-channel transistor, which poses a major obstacle in terms of speeding up and integration. come.
これを避けるためには、ｐチャンネル・トランジスタの
ゲート幅を広くして、相互コンダクタンスｇ１を大きく
とる設計が必要になるが、これは回路のチップ占有面積
が大きくなり、大規模集積化が困難となる、あるいはこ
れに付随して配線長も長くなるため、配線による負荷が
増大し、スイッチング時間が長くなり、回路の高速化を
図る上で障害となるといった欠点が生ずる。事実、文献
アイ・イー・イー・デム（Ｉ Ｅ ＤＭ） ８５．ダイ
ジェスト オブ テクニカル ペーパーズ（Ｄｉｇｅｓ
ｔｏｆ Ｔｅｃｈｎｔｃａｌ Ｐａｐｅｒｓ ） ３１
７頁記載のデータによると、同一砒化ガリウムウェハー
上に実現されたコンプリメンタリ絶縁ゲート構造電界効
果トランジスタ回路において、ｎチャンネルトランジス
タの相互コンダクタンスｇ、は２１８ ｍｓ／ ａｍ、
ｐチャンネルトランジスタの相互コンダクタンスｇｌＩ
は２８ｍ５／ｍの値を持ち、相互コンダクタンスｇ、の
違いは８倍近くに及ぶことがわかる。In order to avoid this, it is necessary to design a p-channel transistor with a wide gate width and a large mutual conductance g1, but this increases the chip area of the circuit and makes large-scale integration difficult. However, since the length of the wiring increases accordingly, the load due to the wiring increases, the switching time becomes longer, and this becomes an obstacle to increasing the speed of the circuit. Facts, Literature I E DM (I E DM) 85. Digest of Technical Papers
tof Technical Papers) 31
According to the data on page 7, in a field effect transistor circuit with a complementary insulated gate structure realized on the same gallium arsenide wafer, the transconductance g of the n-channel transistor is 218 ms/am,
Transconductance glI of p-channel transistor
has a value of 28 m5/m, and it can be seen that the difference in mutual conductance g is nearly 8 times.
第３図は従来例のｐチャンネル電界効果トランジスタの
断面図を模式化したものである。半絶縁性の砒化ガリウ
ム基板２１の上に真性の砒化ガリウム層２２． ｐ型
に高濃度ドーピングされた砒化アルミニウム・ガリウム
層２８がエピタキシャル成長され、この砒化アルミニウ
ム・ガリウム層２８上にはショットキー接合するゲート
電極２４が、またゲート電極２４の左右にはイオン注入
法により形成されたｐ型高濃度層（ｐ＋コンタクト層）
２７が、さらにその上にはソース電極２５．ドレイン電
極２６が設けられている。砒化ガリウム層２２中の、砒
化アルミニウム・ガリウム１１２Ｂとのヘテロ接合界面
には縮退した２次元正孔ガス２３が形成され、砒化ガリ
ウム層２２を能動層とするｐチャンネル電界効果トラン
ジスタが実現されている。FIG. 3 is a schematic cross-sectional view of a conventional p-channel field effect transistor. An intrinsic gallium arsenide layer 22 is formed on a semi-insulating gallium arsenide substrate 21 . A p-type heavily doped aluminum/gallium arsenide layer 28 is epitaxially grown, and a gate electrode 24 that forms a Schottky junction is formed on the aluminum/gallium arsenide layer 28 by ion implantation on the left and right sides of the gate electrode 24. p-type high concentration layer (p+ contact layer)
27, and further above that is a source electrode 25. A drain electrode 26 is provided. A degenerate two-dimensional hole gas 23 is formed at the heterojunction interface with the aluminum gallium arsenide 112B in the gallium arsenide layer 22, realizing a p-channel field effect transistor with the gallium arsenide layer 22 as an active layer. .
この様な回路ではｐチャンネルトランジスタの特性が回
路全体の特性を制限し、砒化ガリウムにおけるシリコン
に対する電子移動度の優位性は、はとんど発揮されない
ことになる。In such a circuit, the characteristics of the p-channel transistor limit the characteristics of the entire circuit, and the superiority of electron mobility in gallium arsenide over silicon is hardly utilized.
以上のように、砒化ガリウムウェハー上に大規模集積回
路を実現するため、コンプリメンタリ電界効果トランジ
スタ回路を用いると、ｎチャンネルトランジスタもｐチ
ャンネルトランジスタも能動層が砒化ガリウムであるた
め、砒化ガリウム中の正札の移動度が小さく、回路全体
の特性がｐチャンネルトランジスタの特性によって制限
され、高速化、高集積化にとり重大な障害となるといっ
た欠点があった。As described above, in order to realize a large-scale integrated circuit on a gallium arsenide wafer, if a complementary field effect transistor circuit is used, the active layer of both the n-channel transistor and the p-channel transistor is gallium arsenide, so the real-time tag in gallium arsenide is The mobility of the p-channel transistor is small, and the characteristics of the entire circuit are limited by the characteristics of the p-channel transistor, which poses a serious obstacle to higher speed and higher integration.
本発明の目的はこれら従来の砒化ガリウムを基板とする
ｐチャンネル電界効果トランジスタの持つ欠点を除去し
、新規なｐチャンネル電界効果トランジスタを提供する
ことにある。An object of the present invention is to eliminate the drawbacks of these conventional p-channel field effect transistors using gallium arsenide as a substrate and to provide a new p-channel field effect transistor.
本発明のヘテロ接合電界効果トランジスタは、半絶縁性
またはｎ型の砒化ガリウム基板上に、ｐ型にドープされ
た砒化ガリウム層、真性のゲルマニウム層からなる積層
構造と、前記積層構造の垂直方向に電界を印加できるゲ
ート電極と、前記積層構造の面内方向に正孔を注入、排
出するソース電極、ドレイン電極とを有している。The heterojunction field effect transistor of the present invention has a laminated structure consisting of a p-type doped gallium arsenide layer and an intrinsic germanium layer on a semi-insulating or n-type gallium arsenide substrate; It has a gate electrode that can apply an electric field, and a source electrode and a drain electrode that inject and discharge holes in the in-plane direction of the laminated structure.
また、本発明によれば、ソース電極からドレイン電極へ
向かう方向は、基板面内で＜１．０．Ｏ＞またはそれと
等価の結晶方向とするのが好適である。Further, according to the present invention, the direction from the source electrode to the drain electrode is <1.0 in the plane of the substrate. It is preferable to set the crystal direction to O> or an equivalent crystal direction.
ニー・ジー・ミルネス（Ａ、Ｇ、Ｍｉｌｎｅｓ）とディ
ー・エル・フォイヒト（Ｄ、Ｌ、Ｆｅｕｃｈｔ）の著に
よる文献「ヘテロジャンクションズ・アンド・メタル・
セミコンダクタ・ジャンクションズＪ （Ｈｅｔｅｒｏ
ｊｕｎｃ−ｔｉｏｎｓ ”ａｎｄ ０Ｍｅｔａｌ ０Ｓ
ｅｎ＋１ｃｏｎｄｕｃｔｏｒ １１ｊｕｎｃｔｉｏｎｓ
）（日本語訳版、酒井、高橋、森泉 共訳「半導体ヘテ
ロ接合」９頁）に示されているように、ゲルマニウム（
以下、Ｇｅと略記）と砒化ガリウム（以下にａＡｓ）は
、格子定数が殆ど等しく、またそれぞれの熱膨張係数も
室温を中心とする広い温度範囲において極めて近い値を
持つ。したがってＧｏとＧａＡｓは両者の結晶性が極め
て良い状態でヘテロ接合が形成できる。The literature “Heterojunctions and Metals” by N.G. Milnes and D.L. Feucht
Semiconductor Junctions J (Hetero
junc-tions ”and 0Metal 0S
en+1 conductor 11 junctions
) (Japanese version, co-translated by Sakai, Takahashi, Moriizumi, "Semiconductor Heterojunction" p. 9), germanium (
(hereinafter abbreviated as Ge) and gallium arsenide (hereinafter aAs) have almost the same lattice constant, and their respective coefficients of thermal expansion have extremely similar values over a wide temperature range centered around room temperature. Therefore, a heterojunction can be formed between Go and GaAs with extremely good crystallinity.
また、ジェー・エム・バリンガル（Ｊ、Ｍ、Ｂａｌｌｉ
ｎ−ｇａｌｌ）らにより、文献「ジャーナル・オプ・ア
プライド・フィジックス（Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙ−ｓｉｃｓ） Ｊ誌、第５２巻、６
号、 ４０９８頁からに示されているように、また同著
者により文献［ジャーナル・オプ・バキューム・サイエ
ンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆ
Ｖａｃｕｕ＋ｍ ５ｃｉｅｎｃｅ ａｎｄＴｅｃｈｎｏ
ｌｏｇｙ） Ｊ誌、８１巻、３号、６７５頁から示され
ているように、分子線エピタキシャル成長（以下、ＭＢ
Ｅと略記）法を用いると、ＧｅはＧａＡｓ基板上に２５
０℃から３００℃という低温でエピタキシャル成長する
。したがってＧｅとＧａＡＳのヘテロ接合界面は極めて
急峻な状態で、エピタキシャル成長できる。このことは
前記ジェー・エム・バリンガル著の２つの文献により、
ＧｅからＧａＡｓへの遷移領域は、４００℃、１時間の
熱履歴を経た後でも１０オングストロ一ム程度と見積も
られる事からも検証できる。Also, J.M. Ballingal (J.M. Balli)
In the literature “Journal of Applied Physics (Journal of Ap
plied Phy-sics) J Magazine, Volume 52, 6
No. 4,098 onwards, and also published by the same author in the literature [Journal of Vacuum Science and Technology (Journal of Vacuum Science and Technology)].
Vacuu+m 5science and Techno
Molecular beam epitaxial growth (hereinafter referred to as MB
Using the method (abbreviated as E), Ge is deposited on a GaAs substrate with 25
Epitaxial growth is performed at a low temperature of 0°C to 300°C. Therefore, the heterojunction interface between Ge and GaAS can be epitaxially grown in an extremely steep state. This is confirmed by the two documents written by J.M. Ballingal.
This can be verified from the fact that the transition region from Ge to GaAs is estimated to be about 10 angstroms even after one hour of thermal history at 400°C.
また、シー・ニー・チャング（Ｃ−Ａ −Ｃｈａｎｇ）
らにより文献「ジャーナル・オプ・バキューム・サイエ
ンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆＶ
ａｃｕｕｍ ５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌ
ｏｇｙ）Ｊ誌、 １９巻、３号、５６７頁からに示され
ている内容によれば、ＧｅとＧａＡｓのヘテロ接合界面
での相互拡散は、４００℃、４時間の熱履歴を経た後で
もＩＯオングストローム以下と報告されている。Also, C-A-Chang
``Journal of Vacuum Science and Technology (Journal of Vacuum Science and Technology)'' by et al.
acum 5science and Technology
According to the contents shown in vol. 19, no. 3, p. 567 of J. It is reported to be less than angstrom.
したがって、ＧｅとＧａＡｓのヘテロ接合界面は、４０
０℃程度の温度履歴があっても数原子層オーダーで極め
て急峻で、かつまた両者の格子定数。Therefore, the heterojunction interface between Ge and GaAs is 40
Even if there is a temperature history of about 0℃, it is extremely steep on the order of several atomic layers, and the lattice constants of both.
温度膨張係数が極めて近いことから欠陥や歪みがはいる
こと無く良質な結晶性を保ったまま、理想的なヘテロ接
合ができると考えられる。Since the coefficients of thermal expansion are extremely similar, it is thought that an ideal heterojunction can be made without introducing defects or distortion while maintaining good crystallinity.
また、Ｇｅの禁制帯幅は０．６６ｅＶ、ＧａＡｓの禁制
帯幅は１．４２ｅＶであるがジェー・エム・バリンガル
著による前記２つの文献によると、ＧｅとＧａＡｓのヘ
テロ接合面では、伝導帯側のエネルギー不連続値は８０
ｍｅＶと小さく、２種の半導体の禁制帯幅の不連続はほ
とんど価電子帯にあることがわかる。したがって、第２
図に示すようにＧａＡｓ側にアクセプタをドープしてや
ると、ここで生成された正孔は、正孔にとって低エネル
ギー側のＧｅ側に落ち込み２次元正孔ガスを形成する。Furthermore, the forbidden band width of Ge is 0.66 eV and the forbidden band width of GaAs is 1.42 eV, but according to the above two documents written by J.M. Ballingal, at the heterojunction surface of Ge and GaAs, the conduction band side is The energy discontinuity value of is 80
It can be seen that the discontinuity in the forbidden band width of the two types of semiconductors is as small as meV and is mostly located in the valence band. Therefore, the second
As shown in the figure, when the GaAs side is doped with an acceptor, the holes generated here fall to the Ge side, which is the lower energy side for the holes, and form a two-dimensional hole gas.
なお、第２図はエネルギーバンド図で、（ａ）はＱｅ。In addition, FIG. 2 is an energy band diagram, and (a) is Qe.
ＧａＡｓとも真性の場合、（ｂｌはＧａＡｓ側にアクセ
プタをドープした場合である。これは当該分野で公知の
選択ドープされた砒化ガリウムアルミニウム（以下Ａｆ
ＧａＡｓ）とＧａＡｓのヘテロ界面に２次元正孔ガスが
形成されることとおなし理由による。ＧａＡｓとＡｌＧ
ａＡｓの価電子帯のエネルギー不連続値が０．１ｅＶ程
度であるのに対し、このＧｅとＧａＡｓでは、０．７ｅ
Ｖ程度と格段に大きい。したがってよりたくさんの正孔
を蓄積する事ができ、２次元正孔ガスの面密度Ｎ、を大
きくできる。In the case where GaAs is also intrinsic (bl is the case where the GaAs side is doped with an acceptor).
The reason for this is that a two-dimensional hole gas is formed at the hetero interface between GaAs and GaAs. GaAs and AlG
The energy discontinuity value of the valence band of aAs is about 0.1eV, whereas the energy discontinuity value of the valence band of aAs is about 0.7eV.
It is extremely large, about V. Therefore, more holes can be accumulated, and the areal density N of the two-dimensional hole gas can be increased.
さらにＧｅ中の正孔の移動度μ、は室温で１９００ｃｓ
−”／ （Ｖ −５ｅｃ ）と非常に大きいため、この
Ｇｅ中の２次元正孔ガスを電界効果トランジスタの担体
として用いた場合に、相互コンダクタンスｇ。Furthermore, the mobility μ of holes in Ge is 1900 cs at room temperature.
-''/(V-5ec), which is very large, so when this two-dimensional hole gas in Ge is used as a carrier of a field effect transistor, the mutual conductance g.
が従来のＧａＡｓを用いたｐ型電界効果トランジスタと
比べ、１０倍以上と非常に大きな値を持つ高性能のｐ型
電界効果トランジスタを作ることができる。It is possible to create a high-performance p-type field-effect transistor with a very large value of 10 times or more compared to a conventional p-type field-effect transistor using GaAs.
また、エル・レジアニ（Ｌ、Ｒｅｇｇｉａｎｉ）らによ
り文献フィジカル・レビュー（Ｐｈｙｓｉｃａｌ Ｒｅ
ｖｉｅｗ）誌。In addition, a literature physical review (Physical Re
view) magazine.
８１６巻、６号、 ２７８１頁に述べられているように
、Ｇｅ中の正孔は＜１．０．０＞方向に対し、移動度が
最大となる。したがって、ソース電極からドレイン電極
へ向かう方向を＜１．Ｏ，Ｏ＞方向にすることによりも
っと相互コンダクタンスｇ、の大きい電界効果トランジ
スタが実現できる。As stated in Vol. 816, No. 6, p. 2781, holes in Ge have maximum mobility in the <1.0.0> direction. Therefore, if the direction from the source electrode to the drain electrode is <1. By setting it in the O, O> direction, a field effect transistor with a larger mutual conductance g can be realized.
第１装置は本発明の一実施例であるヘテロ構造電界効果
トランジスタの断面模式図である。The first device is a schematic cross-sectional view of a heterostructure field effect transistor that is an embodiment of the present invention.
本実施例のヘテロ接合電界効果トランジスタの構造を、
その製造方法を説明しながら述べる。The structure of the heterojunction field effect transistor of this example is as follows:
The manufacturing method will be explained below.
半絶縁性ＧａＡｓ （１，０，０）基板１上に、真性
ＧａＡｓ層２．ベリリウムドープのｐ型ＧａＡｓ層３．
真性のＧｅ層４．続いて真性のＧａＡｓ層５をＭＢ２法
により順次成長させた。Ｇｅ層層上上直接ゲート電極７
を形成しショー／ トキーバリアを形成することもでき
るが、この場合のバリアの高さは０．４ｅＶ程度と低く
、ゲート電極からの漏れ電流が大きくなる可能性がある
。これを防ぐために障壁層として真性のＧａＡｓ層５が
挿入されている。この結果ゲート電極からの漏れ電流は
無視できる小さな値に抑えられた。On a semi-insulating GaAs (1,0,0) substrate 1, an intrinsic GaAs layer 2. Beryllium-doped p-type GaAs layer 3.
Intrinsic Ge layer4. Subsequently, an intrinsic GaAs layer 5 was sequentially grown using the MB2 method. Gate electrode 7 directly on the Ge layer
Although it is also possible to form a short/toky barrier by forming a short/toky barrier, the height of the barrier in this case is as low as about 0.4 eV, and there is a possibility that leakage current from the gate electrode becomes large. In order to prevent this, an intrinsic GaAs layer 5 is inserted as a barrier layer. As a result, the leakage current from the gate electrode was suppressed to a negligible value.
２次元正孔ガス６が形成されるＧ ｅ ／ Ｇ ａ Ａ
ｓ界面は、前記作用の項で述べたように急峻であり、
さらにＧｅ層は良質の結晶性をもって成長できる。G e / G a A where two-dimensional hole gas 6 is formed
The s-interface is steep as mentioned in the section of the effect above,
Furthermore, the Ge layer can be grown with good crystallinity.
ＧａＡｓ層５上のゲート電極７としてはアルミニウムを
用い、セルファライン法によりゲート電極上以外の部分
のＧａＡｓ層５を取り去り、ソース電極８．ドレイン電
極９として金／インジウム合金を蒸着し、３５０℃の低
温でインジウムを拡散させることによりｐ゛コンタクト
層１０を形成し、２次元正孔ガス６とコンタクトをとっ
た。Aluminum is used as the gate electrode 7 on the GaAs layer 5, and the portion of the GaAs layer 5 other than on the gate electrode is removed by the self-line method, and the source electrode 8. A gold/indium alloy was deposited as the drain electrode 9 and indium was diffused at a low temperature of 350° C. to form a p contact layer 10 to make contact with the two-dimensional hole gas 6.
ここでソース電極８．ドレイン電極９の方向は、基板１
の＜１．０．０＞方向にとっである。Here, the source electrode 8. The direction of the drain electrode 9 is
It is taken in the <1.0.0> direction.
なお、上述のゲート電極７は他の金属を用いても良く、
ゲート電極７とＧｅ層４０間の絶縁層としては上記Ｇａ
Ａｓ層以外、窒化ゲルマニウム（Ｇｅ３Ｎａ等）や酸化
珪素等の絶縁膜を用いてもよい、また、２次元正孔ガス
とのコンタクトをとるソース電極、ドレイン電極下の部
分は、ホウ素等を用いたイオン注入によっても製作でき
る。Note that the gate electrode 7 described above may be made of other metals,
The insulating layer between the gate electrode 7 and the Ge layer 40 is made of the above Ga layer.
In addition to the As layer, an insulating film such as germanium nitride (Ge3Na, etc.) or silicon oxide may be used. In addition, the portions under the source and drain electrodes that make contact with the two-dimensional hole gas may be made of boron, etc. It can also be manufactured by ion implantation.
本実施例のｐチャンネル電界効果トランジスタは、正孔
移動度の大きなゲルマニウムを能動層とし、さらに価電
子帯不連続の大きなＧｅ／ＧａＡＳヘテロ接合を用いる
ことにより、２次元正孔ガスの面密度Ｎ、が大きくとれ
る選択ドープ型ＦＥＴであるため、砒化ガリウムを能動
層とするｐチャンネル電界効果トランジスタに比べ、相
互コンダクタンスｇ、が約１０倍近く増大する。この結
果砒化ガリウム基板上に形成されるｐチャンネル電界効
果トランジスタのｇｌがおよそ２５０ ｍｓ／ ｍ程度
に増大することが予想され、同じく砒化ガリウム基板上
に形成されるｎチャンネル電界効果トランジスタの相互
コンダクタンスｇ ＊ ＝２１８１１ｓ／ ｗと同程度
となり、高速、高集積化が可能なコンプリメンタリ電界
効果トランジスタ回路が実現できる。The p-channel field effect transistor of this example uses germanium with high hole mobility as the active layer and a Ge/GaAS heterojunction with large valence band discontinuity, so that the areal density of the two-dimensional hole gas N Since it is a selectively doped FET that can have a large value of , the mutual conductance g is approximately 10 times larger than that of a p-channel field effect transistor using gallium arsenide as an active layer. As a result, it is expected that the gl of a p-channel field effect transistor formed on a gallium arsenide substrate will increase to approximately 250 ms/m, and the mutual conductance g of an n-channel field effect transistor formed on a gallium arsenide substrate will also increase to approximately 250 ms/m. *=21811 s/w, and a complementary field effect transistor circuit capable of high speed and high integration can be realized.
本発明によれば、回路全体の特性がｐチャンネルトラン
ジスタの特性によって制限されることなく、しかも砒化
ガリウム中の正孔の移動度を大きくすることができるの
で、高速化、高集積化が可能なヘテロ接合電界効果トラ
ンジスタを実現することができる。According to the present invention, the characteristics of the entire circuit are not limited by the characteristics of the p-channel transistor, and the mobility of holes in gallium arsenide can be increased, so high speed and high integration are possible. A heterojunction field effect transistor can be realized.
第１図は本発明の一実施例である電界効果トランジスタ
断面構成図、
第２図は、本発明の詳細な説明する為のエネルギーバン
ド図で、（ａ）はＧｅ、ＱａＡｓとも真性の場合、（ｂ
）はＧａＡｓ側にアクセプタをドープした場合のエネル
ギーバンド図、
第３図は従来のＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ
Ａ ｓ ヘテロ構造を用いた２次元正孔ガス電界効果ト
ランジスタの断面図である。
１．２１・・・半絶縁性ＧａＡｓ基板
２．２２−・・真性ＧａＡｓ層
３・・・ｐ型ＢｅドープＧａＡｓ層
４・・・真性Ｇｅ層
５・・・真性ＧａＡｓ層
６．２３・・・２次元正孔ガス
７．２４・・・ゲート電極
８．２５・・・ソース電極
９．２６・・・ドレイン電極
１０、２７・・・ｐ“コンタクト層
２Ｂ・−ｐ型Ａｊ！ＧａＡｓ層FIG. 1 is a cross-sectional configuration diagram of a field effect transistor which is an embodiment of the present invention. FIG. 2 is an energy band diagram for explaining the present invention in detail. (a) shows the case where both Ge and QaAs are intrinsic; (b
) is the energy band diagram when the GaAs side is doped with an acceptor, and Figure 3 is the conventional GaAs/AIGa
FIG. 2 is a cross-sectional view of a two-dimensional hole gas field effect transistor using an A s heterostructure. 1.21...Semi-insulating GaAs substrate 2.22-...Intrinsic GaAs layer 3...P-type Be-doped GaAs layer 4...Intrinsic Ge layer 5...Intrinsic GaAs layer 6.23... Two-dimensional hole gas 7.24...Gate electrode 8.25...Source electrode 9.26...Drain electrode 10, 27...p"contact layer 2B/-p type Aj!GaAs layer
Claims (2)
型にドープされた砒化ガリウム層、真性のゲルマニウム
層からなる積層構造と、前記積層構造の垂直方向に電界
を印加できるゲート電極と、前記積層構造の面内方向に
正孔を注入、排出するソース電極、ドレイン電極とを有
するヘテロ接合電界効果トランジスタ。(1) On a semi-insulating or n-type gallium arsenide substrate, p
A stacked structure consisting of a doped gallium arsenide layer and an intrinsic germanium layer, a gate electrode that can apply an electric field in a direction perpendicular to the stacked structure, and a source that injects and discharges holes in the in-plane direction of the stacked structure. A heterojunction field effect transistor having an electrode and a drain electrode.
板面内で＜１、０、０＞またはそれと等価の結晶方向で
あることを特徴とする特許請求の範囲第１項に記載のヘ
テロ接合電界効果トランジスタ。(2) The heterojunction electric field according to claim 1, wherein the direction from the source electrode to the drain electrode is <1, 0, 0> or an equivalent crystal direction within the substrate plane. effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085739A JP2710309B2 (en) | 1987-04-09 | 1987-04-09 | Heterojunction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085739A JP2710309B2 (en) | 1987-04-09 | 1987-04-09 | Heterojunction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252484A true JPS63252484A (en) | 1988-10-19 |
| JP2710309B2 JP2710309B2 (en) | 1998-02-10 |
Family
ID=13867210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085739A Expired - Lifetime JP2710309B2 (en) | 1987-04-09 | 1987-04-09 | Heterojunction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710309B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181935A (en) * | 1989-01-06 | 1990-07-16 | Nec Corp | Heterostructure field-effect transistor |
| US5981986A (en) * | 1992-05-11 | 1999-11-09 | Fujitsu Limited | Semiconductor device having a heterojunction |
| JP2008060359A (en) * | 2006-08-31 | 2008-03-13 | Sony Corp | Compound semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101515071B1 (en) * | 2013-11-29 | 2015-04-24 | 가천대학교 산학협력단 | Silicon-compatible germanium-based transistor with high-hole-mobility |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144881A (en) * | 1984-12-19 | 1986-07-02 | Nec Corp | Semiconductor device |
| JPS61280674A (en) * | 1985-06-06 | 1986-12-11 | Nec Corp | Semiconductor device |
-
1987
- 1987-04-09 JP JP62085739A patent/JP2710309B2/en not_active Expired - Lifetime
Patent Citations (2)
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| JPS61144881A (en) * | 1984-12-19 | 1986-07-02 | Nec Corp | Semiconductor device |
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| JP2008060359A (en) * | 2006-08-31 | 2008-03-13 | Sony Corp | Compound semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710309B2 (en) | 1998-02-10 |
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