JPH02111073A - Insulated gate fet and integrated circuit device thereof - Google Patents
Insulated gate fet and integrated circuit device thereofInfo
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Abstract
Description
【発明の詳細な説明】
［概要］
化合物半導体を絶縁層として用いた絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ＞およびそのＩＧＦＥＴを用
いた集積回路に関し、
キャリア移動度が十分高く、高速動作でき、かつゲート
絶縁層のバリア高さが十分高く、ゲートのリーク電流が
少ない絶縁ゲート電界効果トランジスタを提供すること
を目的とし、
ＧａＳｂにより構成されたチャネル領域と、該チャネル
領域上に形成され、ＺｎＴｅまたはＡｌＡｓＳｂにより
構成されたゲート絶縁層とのへテロ構造を有するように
構成する。[Detailed Description of the Invention] [Summary] This invention relates to an insulated gate field effect transistor (IGFET) using a compound semiconductor as an insulating layer and an integrated circuit using the IGFET, which has sufficiently high carrier mobility, can operate at high speed, and has gate insulation. The purpose of this invention is to provide an insulated gate field effect transistor in which the barrier height of the layer is sufficiently high and the gate leakage current is small. It is configured to have a heterostructure with the gate insulating layer.
［産業上の利用分野］
本発明は、化合物半導体を絶縁層として用いた絶縁ゲー
ト電界効果トランジスタ（ＩＧＦＥＴ）およびそのＩＧ
ＦＥＴを用いた集積回路装置に関する。[Industrial Application Field] The present invention relates to an insulated gate field effect transistor (IGFET) using a compound semiconductor as an insulating layer and its IG
The present invention relates to an integrated circuit device using FETs.
近年のコンピュータシステムの高速化の要求に伴い、Ｈ
Ｅ・ＭＴを始めとし超高速素子の開発が盛んであるが、
次世代のコンピュータシステムに対してはさらに高遠な
素子の開発が要求されている。With the recent demand for faster computer systems, H
Although the development of ultra-high-speed devices including E/MT is active,
The development of even more sophisticated elements is required for next-generation computer systems.
このような要求に応じるためには高いキャリア移動度を
持つ材料で素子を形成することが有効な方法の一つであ
る。One effective method to meet such demands is to form elements using materials with high carrier mobility.
ところで、高速性を有すると同時に高集積化にも適した
回路構成を採らなければならないことも多い、高集積化
に必要な要件の１つは、低消費電力性であり、シリコン
の相補型ＭＯ３ＦＥＴ回路はその好適例である。By the way, it is often necessary to adopt a circuit configuration that is both high speed and suitable for high integration.One of the requirements for high integration is low power consumption, and silicon complementary MO3FET A circuit is a good example.
１土Ｌ
■−ｖ族化合物半導体のキヤ
物 質 電子移動度
（ｃｎ ２／Ｖｓｅｃ
Ａ Ｉ Ｓｂ ９００
ＧａＰ ３００
ＧａＡｓ ７ ２００
ＧａＳｂ ５，０００
ＩｎＰ ４，６００
ＩｎＡｓ ３３，０００
ＩｎＳｂ ８０，０００
リア移動度（室温）
正孔移動度
（ｃｍ ２／Ｖｓｅｃ
１．０００
［従来の技術］
■−ｖ族化合物半導体はＩＶ族元素半導体と比べ一般に
高い電子移動度を有し、高速デバイスを形成するのに適
している。1 soil L ■-V group compound semiconductor carrier material Electron mobility (cn 2/Vsec A I Sb 900 GaP 300 GaAs 7 200 GaSb 5,000 InP 4,600 InAs 33,000 InSb 80,000 Rear mobility ( Room temperature) Hole mobility (cm2/Vsec 1.000 [Prior art] ■-V group compound semiconductors generally have higher electron mobility than group IV element semiconductors, making them suitable for forming high-speed devices. There is.
第１表に、代表的な■−ｖ族化合物半導体内の室温での
キャリア（電子および正孔）移動度を示す。Table 1 shows carrier (electron and hole) mobilities at room temperature in typical ■-v group compound semiconductors.
この高い電子移動度を有効に利用した■−ｖ族化合物半
導体電界効果トランジスタは優れた特性を示すことがで
きる。特にペテロ接合を形成し、ペテロ界面の低不純物
密度領域に２次元キャリアガスを発生させると、極めて
高速な動作を可能とするデバイスを構成できる。ｎ型Ｇ
ａＡｌＡｓ−１型ＧａＡｓのへテロ構造を用いなＨＥＭ
Ｔ （ｈｉｇｈ ｅｌｅｃｔｒｏｎ １ｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ ）やｎ＋型ＧａＡｓ−絶
縁性ＧａＡｌＡｓ−１型ＧａＡＳのへテロ構造を用いた
いわゆるＳ Ｉ Ｓ Ｆ Ｅ Ｔ （ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ−ｉｎｓｕｌａｔｏｒ−ｓｅｎｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ） （ＩＥＥＥ ＥＤｉ−５，ＮＯ，９（１９
８４）Ｄ、３７９．Ｐ、Ｍ、 Ｓｏｌｏｍｏｎ他）等が
これらの例である。５ＩＳＦＥＴはほぼ零のナチュラル
ｌ：Ｉｆｉａ電圧を有し、開鎖が第１次近似ではゲート
絶縁層であるＧａ、、 ＡｌｘＡｓ層の組成Ｘや厚さに
拠らない特徴を有する。The ■-v group compound semiconductor field effect transistor that effectively utilizes this high electron mobility can exhibit excellent characteristics. In particular, by forming a Peter junction and generating a two-dimensional carrier gas in a low impurity density region at the Peter interface, a device capable of extremely high-speed operation can be constructed. n-type G
HEM using aAlAs-1 type GaAs heterostructure
T (high electron 1obilit
y transistor) and the so-called SISFET (semicond
director-insulator-senicondu
controller field effect transition
tor) (IEEE EDi-5, NO, 9 (19
84) D, 379. P, M, Solomon et al.) are examples of these. 5ISFET has a natural l:Ifia voltage of almost zero, and has the characteristic that the open chain does not depend on the composition X or thickness of the Ga, AlxAs layer, which is the gate insulating layer, in the first approximation.
しかしながら、■−ｖ族化合物半導体は電子の移動度は
高いものの、正孔（ホール）の移動度が低い、このため
、特性の優れた相補型回路を形成するのは容易ではない
。However, although the ■-v group compound semiconductor has high electron mobility, it has low hole mobility, and therefore it is not easy to form a complementary circuit with excellent characteristics.
特に従来報告されていたＩＩ［−Ｖ族化合物半導体相補
型ＦＥＴに置いてはｐ型ＦＥＴの特性が不十分であり回
路全体の特性を制限していた。In particular, in the conventionally reported II[-V group compound semiconductor complementary FETs, the characteristics of the p-type FETs were insufficient, limiting the characteristics of the entire circuit.
高速動作と低消費電力を実現するための相補型回路とし
ては、たとえばｎ型ＧａＡｓ／ ｐ型ＧａＡ ＩＡｓヘ
テロ梢遣金遣いたｎチャネルＭＥＳＦＥＴとｐ型ＧａＡ
ｌＡｓ／ ｉ型ＧａＡｓヘテロ楕遣を用いたＰチャネル
ＨＥＭＴを用いたものが検討されてきた（ＩＥＥＥ。Complementary circuits to achieve high-speed operation and low power consumption include, for example, an n-channel MESFET with an n-type GaAs/p-type GaA IAs heterostructure and a p-type GaA
P-channel HEMTs using lAs/i-type GaAs heterostructures have been studied (IEEE).
ＥＤＬ−５，Ｎｏ、１２（１９８４）Ｐ５２１．Ｒ，Ａ
、に１ｅｈｌｆｌ！り 、 ｎチャネルデバイス、ｐチ
ャネルデバイスを共にＭＥＳＦＥＴとすると動作速度の
遅いｐチャネルデバイスがネックになるので、ＨＥＭＴ
Ｉ造として高速動作を図っている。EDL-5, No. 12 (1984) P521. R,A
, to 1ehlfl! If both the n-channel device and the p-channel device are MESFETs, the slow operating speed of the p-channel device will become a bottleneck, so HEMT
It is designed for high-speed operation as an I-built structure.
５ＩＳＦＥＴを用いた相補型回路も提案されている（
ＩＥＥＥ、ＥＤＬ−７，Ｎｏ３（１９８６）Ｐ１８２に
、 ＨａｔｕｌＯｔＯ他）。A complementary circuit using 5ISFET has also been proposed (
IEEE, EDL-7, No. 3 (1986) P182, HatulOtO et al.).
第６図にその構造を概略的に示す、ノンドープの（１０
０）面ＧａＡｓ基板５１の上にノンドープＧａＡｓ領域
５２，５３か形成され、その表面層に、ｎ＋型ソース／
ドレイン領域５４ａ、５４ｂ、ｐ＋型ソース／ドレイン
領域５５ａ、５５ｂが形成されている。ソース／ドレイ
ン領域に挾まれたチャネル領域５６．５７の上では、ノ
ンドープのＧａＡｌＡｓ層５８．５９がゲート絶縁層を
形成している。ゲート絶縁層５８．５９の上には、ｎ＋
型ＧａＡｓ領域６１、Ｐ＋型ＧａＡｓ領域６２が形成さ
れ、ｎチャネル５ＩＳＦＥＴ６４．ｐチャネルＳ Ｉ
５ＦＥ７６５のゲート電極を形成している。ｐ＋型Ｇａ
Ａｓ領域６２の上の窒化タングステン（ＷＮ ）層６７
は選択エッチの際の〜マスクとして働く層である。ｎチ
ャネルＳ Ｉ ５ＦＥ７６４の１つのソース／ドレイン
領域５４ｂとｐチャネル５ＩＳＦＥ７６５の１つのソー
ス／ドレイン領域５５ｃとをオーミック環′！ｆ１６９
で接続して相補型Ｓ Ｉ ５ＦＥＴからなるインバータ
が構成される。The structure of non-doped (10
0) non-doped GaAs regions 52 and 53 are formed on the GaAs substrate 51, and an n+ type source/
Drain regions 54a, 54b and p+ type source/drain regions 55a, 55b are formed. A non-doped GaAlAs layer 58,59 forms a gate insulating layer above the channel region 56,57 sandwiched between the source/drain regions. On the gate insulating layers 58 and 59, n+
A type GaAs region 61 and a P+ type GaAs region 62 are formed, and an n-channel 5ISFET 64 . p channel SI
It forms the gate electrode of 5FE765. p+ type Ga
Tungsten nitride (WN) layer 67 over As region 62
is a layer that acts as a mask during selective etching. One source/drain region 54b of the n-channel SI 5FE764 and one source/drain region 55c of the p-channel 5ISFE765 are connected in an ohmic ring'! f169
An inverter consisting of complementary S I 5FETs is constructed by connecting the two.
ｐ＋型ＧａＡｓゲート電極６２に与えるバイアス電圧に
よってノンドープＧａＡｓ５３ ／ノンドープＧａ＾Ｉ
ＡＳ５９のへテロ界面に形成される２次元正孔ガスがｐ
チャネル５７の導電性を与え、ｎ＋型ＧａＡＳゲート電
ｆａ：６１に与えるバイアス電圧によってノンドーグＧ
ａＡｓ５２／ノンドーグＧａＡｌＡ３５８のへテロ界面
に形成される２次元電子ガスがｎチャネル５６の導電性
を与える。すなわち、ｐ型５ＩＳＦＥＴとｎ型Ｓ Ｉ
５ＦＥＴの組合せである。By applying a bias voltage to the p+ type GaAs gate electrode 62, the non-doped GaAs53/non-doped Ga^I
The two-dimensional hole gas formed at the hetero interface of AS59 is p
The conductivity of the channel 57 is provided, and the non-doped G is
The two-dimensional electron gas formed at the aAs52/non-doped GaAlA358 heterointerface provides the conductivity of the n-channel 56. That is, p-type 5ISFET and n-type S I
It is a combination of 5FETs.
［発明が解決しようとする課題〕
しかしながら、上記のようなＧａＡｓ／Ｇａ＾ＪＡＳヘ
テ０構造を用いた相補型５ＩＳＦＥＴ回路も、以下のよ
うな課題を有する。[Problems to be Solved by the Invention] However, the complementary 5ISFET circuit using the GaAs/Ga^JAS Hete0 structure as described above also has the following problems.
（１）ホールの移動度が余り高くなく（室温では特に低
い）、Ｐチャネルデバイスの特性が比較的に不十分であ
る。(1) The hole mobility is not very high (particularly low at room temperature) and the properties of P-channel devices are relatively poor.
（２） ＧａＡＳ／ＧａＡｌ＾Ｓヘテロ界面のバリアエ
ネルギが電子に対しては０．３ｅＶ、正孔に対しては０
．２ｅＶ程度と小さく、ゲートのリーク電流が大きい。(2) The barrier energy of the GaAS/GaAl^S heterointerface is 0.3 eV for electrons and 0 for holes.
．． The current is small, about 2 eV, and the gate leakage current is large.
これらのため今まで化合物半導体相補型回路装置は十分
な特性を実現し得ないでいた。特に、Ｐ型デバイスの特
性が不十分であり回路全体の特性を制限していた。For these reasons, compound semiconductor complementary circuit devices have not been able to achieve sufficient characteristics until now. In particular, the characteristics of the P-type device were insufficient, limiting the characteristics of the entire circuit.
本発明の目的は、キャリア移動度が十分高く、高速動作
でき、ゲート絶縁層のバリア高さが十分高く、ゲートの
リーク電流が少ない絶縁ゲート電界効果トランジスタを
提供することである。An object of the present invention is to provide an insulated gate field effect transistor that has sufficiently high carrier mobility, can operate at high speed, has a sufficiently high barrier height of a gate insulating layer, and has low gate leakage current.
特に、相補型回路を構成したとき、回路全体の動作速度
を制限していたｐ型ＦＥＴを改良することである。In particular, the objective is to improve the p-type FET, which limits the operating speed of the entire circuit when a complementary circuit is constructed.
本発明の他の目的は高速動作、低消費電力を実現できる
相補型絶縁ゲート電界効果トランジスタ集積回路装置を
提供することである。Another object of the present invention is to provide a complementary insulated gate field effect transistor integrated circuit device which can realize high speed operation and low power consumption.
［課題を解決するための手段］
高速相補型回路を構成する絶縁ゲートＰＥＴに要求され
る条件は
（１）チャネル層が高い電子移動度および正孔移動度を
持つ材料で構成されていること、（２）ゲート絶縁層が
、チャネル層との間に大きな伝導帯の不連続および価電
子帯の不連続を持つ材料によって形成され、大きなゲー
ト耐圧を得られること
である。[Means for solving the problem] The conditions required for an insulated gate PET that constitutes a high-speed complementary circuit are (1) that the channel layer is made of a material with high electron mobility and hole mobility; (2) The gate insulating layer is formed of a material having large conduction band discontinuity and valence band discontinuity between it and the channel layer, and a large gate breakdown voltage can be obtained.
それゆえ、電子のみならず、正孔の移動度が高い材料で
チャネルを構成すること、電子および正孔の両方に対し
て高いバリア・エネルギをも−っ材料でゲート絶縁層を
形成することが重要である。Therefore, it is important to construct the channel with a material that has high mobility not only for electrons but also for holes, and to form the gate insulating layer with a material that has high barrier energy for both electrons and holes. is important.
本発明では、この様な材料として、チャネルをＧａｒｂ
で、ゲート絶縁層をＺｎＴｅまたはＡ１＾ｓｓｂで構成
し、ヘテロ接合を形成して、絶縁ゲート電界効果トラン
ジスタを構成する。またこの絶縁ゲート型電界効果トラ
ンジスタを用いて、超高速、低消費電力型の相補型集積
回路装置を構成する。In the present invention, the channel is made of Garb as such material.
Then, the gate insulating layer is made of ZnTe or A1^ssb, a heterojunction is formed, and an insulated gate field effect transistor is formed. Furthermore, this insulated gate field effect transistor is used to construct an ultra-high speed, low power consumption complementary integrated circuit device.
第１図（ａ＞、（ｂ）に本発明の原理図を示す。FIGS. 1(a) and 1(b) show diagrams of the principle of the present invention.
第１図（ａ）はｎチャネルデバイスを示し、ノンドープ
ＧａＳｂで形成されたチャネル領域１ａの上にノンドー
プの２ｎＴｅまたは＾１＾ｓｓｂのゲート絶縁層２ａが
形成され、その上にゲート環ｆ！３ ａが配置されてい
る。ゲート環ｉ３ａのバイアス電圧によって、ゲート絶
縁Ｎ ２ ａ ／ Ｇａｒｂチャネル領域１ａのへテロ
界面に２次元電子ガス５ａが誘起される。FIG. 1(a) shows an n-channel device, in which a non-doped 2nTe or ^1^ssb gate insulating layer 2a is formed on a channel region 1a made of undoped GaSb, and a gate ring f! 3 a is placed. A two-dimensional electron gas 5a is induced at the hetero interface of the gate insulating N 2 a /Garb channel region 1a by the bias voltage of the gate ring i3a.
第１図（ｂ）はｐチャネルデバイスを示し、ノンドープ
ＧａＳｂで形成されたチャネル領域１ｂの上にノンドー
プの２ｎＴｅまたはＡＩＡＳＳｂのゲート絶縁層２ｂが
形成され、その上にゲート電極３ｂが配置されている。FIG. 1(b) shows a p-channel device, in which a gate insulating layer 2b of undoped 2nTe or AIASSb is formed on a channel region 1b made of undoped GaSb, and a gate electrode 3b is arranged on top of the gate insulating layer 2b of undoped 2nTe or AIASSb. .
ゲート環ｉ３ｂのバイアス電圧によって、ゲート絶縁層
２ ｂ ／ＧａＳｂチャネル領域１ｂのへテロ界面に２
次元正孔ガス５ｂが誘起される。Due to the bias voltage of the gate ring i3b, 2
Dimensional hole gas 5b is induced.
ｎチャネルデバイスとｐチャネルデバイスを同一基板上
に形成し、相互接続することにより相補型絶縁ゲート集
積回路装置を形成できる。Complementary insulated gate integrated circuit devices can be formed by forming n-channel and p-channel devices on the same substrate and interconnecting them.
［作用］
本発明の絶縁ゲートＦＥＴは、チャネルをＧａＳｂ、ゲ
ート絶縁層を、ｉ！ｎＴｅ又は、＾ＩＡＳＳｂで構成し
ている。[Function] The insulated gate FET of the present invention has a channel made of GaSb and a gate insulating layer made of i! It is composed of nTe or ^IASSb.
Ｇａｒｂは電子及び正孔の移動度が、室温でそれぞれ５
０００ ａａ／Ｖｓｅｃ 、 、１０００ ｊ／Ｖｓｅ
ｃと共にかなり高い、特に正孔移動度は■−ｖ族化合物
半導体中、最大である。Garb has electron and hole mobilities of 5 each at room temperature.
000 aa/Vsec, , 1000 j/Vse
In particular, the hole mobility, which is quite high along with c, is the highest among the ■-v group compound semiconductors.
また、ゲート絶縁層を構成するＺｎＴｅまたは＾ｌＡｓ
５ｂは、チャネル領域を形成するＧａｒｂに対して大き
な伝導帯不連続、価電子帯不連続を有する。In addition, ZnTe or ^lAs constituting the gate insulating layer
5b has large conduction band discontinuity and valence band discontinuity with respect to Garb forming the channel region.
さらにゲート絶縁層を構成する１ｎＴｅまたけ＾ｌＡｓ
５ｂは、チャネル領域を形成するＧａＳｂに対して格子
の整合性がよい。Furthermore, 1nTe straddles ^lAs that constitutes the gate insulating layer.
5b has good lattice matching with GaSb forming the channel region.
たとえばゲート絶縁層材料の１つである１ｎＴｅはＧａ
ｒｂと格子定数の整合がよ＜ （ＧａＳｂ： ６．０９
５人、２ｎＴｅ： ６．１０３人）、結晶学的に優れた
組合せである。また、伝導帯不連続、価電子帯不連続が
、それぞれ０．５ｅＶ、１．１ｅＶと共に大きく、従来
のＧａＡｓ／ ＧａＡｌＡｓ系の０．３ｅＶ、０．２ｅ
Ｖに比べてかなり大きい、特に正孔に対するバリア・エ
ネルギとして１．１ｅＶを採れる事は注目に値し、従来
の欠点であったｐ−チャネルのゲートリークを抑えるの
に著しく有効である。このことはより薄いゲート層の形
成も可能とするためｐチャネルデバイスのｇ （伝達コ
ンダクタンス）の向上にも有効である。また、特性の立
上がりを表わすに値の向上にも有効である。For example, 1nTe, which is one of the gate insulating layer materials, is made of Ga.
Good matching between rb and lattice constant < (GaSb: 6.09
5 people, 2nTe: 6.103 people), an excellent crystallographic combination. In addition, the conduction band discontinuity and valence band discontinuity are large at 0.5eV and 1.1eV, respectively, compared to 0.3eV and 0.2e in the conventional GaAs/GaAlAs system.
It is noteworthy that the barrier energy of 1.1 eV, which is considerably larger than V, especially for holes, can be taken, and is extremely effective in suppressing p-channel gate leakage, which is a conventional drawback. This is effective in improving g (transfer conductance) of a p-channel device since it also enables the formation of a thinner gate layer. It is also effective in improving the value representing the rise in characteristics.
ＡｌＡｓＳｂは混晶なので組成を選ぶことによりＺｎＴ
ｅと同様の約０．１％程度の格子整合を容易に達成でき
る。さらに完全な格子整合を実現することも可能である
。またへテロ界面におけるバンドの不連続も従来のもの
より大きくできる。AlAsSb is a mixed crystal, so by selecting the composition, ZnT
A lattice matching of approximately 0.1% similar to e can be easily achieved. It is also possible to achieve even more perfect lattice matching. Moreover, the discontinuity of the band at the hetero interface can be made larger than that of the conventional method.
［実施例］
第２図に本発明の実施例によるＧａＳｂ／ＺｎＴｅヘテ
ロ構造を用いた相補型Ｓ Ｉ ５ＦＥＴ （ｐ−３Ｉ
５ＦＥＴ及びｎ−３ＩＳＦＥＴ）のエネルギバンド（キ
ャリアを誘起した状態での）図を示す、左側がｎチャネ
ル５ＩＳＦＥＴ、右側がＰチャネル５ＩＳＦＥＴを示す
、チャネル領域１ａ、１ｂはＧａ５ｂで形成されている
のでキャリア、特に正孔、の移動度が高い、ノンドープ
なので低温にするとさらに移動度が高くなる。ゲート絶
縁層２ａはＺｎＴｅで形成されているので、バリア高さ
がｎ−３１３ＦＥＴで約０．５ｅＶ、Ｐ−ＳＩＳＦＥＴ
で約１゜１ｅＶと高い、格子整合が良好なことと相伐っ
てゲートのリーク電流を極めて小さくすることに有功で
ある。[Example] FIG. 2 shows a complementary S I 5FET (p-3I
5FET and n-3ISFET). The left side shows the n-channel 5ISFET, and the right side shows the P-channel 5ISFET. Since the channel regions 1a and 1b are made of Ga5b, carriers are not induced. , especially holes, and since it is non-doped, the mobility becomes even higher when the temperature is lowered. Since the gate insulating layer 2a is made of ZnTe, the barrier height is about 0.5 eV for n-313FET and about 0.5 eV for P-SISFET.
This combination of good lattice matching, which is as high as approximately 1°1 eV, is effective in minimizing gate leakage current.
第３図に本発明の他の実施例によるＧａＳｂ／ Ａ ｌ
Ａｓ５ｂによる５ＩＳＦＥＴの同様の図を示す、この場
合は、伝導帯不連続、価電子帯不連続はそれぞれ０．４
ｅＶ、０．５５ｅＶとなる。 ＧａＡＳ／Ｇａ＾ＩＡｓ
の０．３ｅＶ、０．２ｅＶと比べると、価電子帯の不連
続がかなり改善されている。尚ＡｌＡｓＳｂはＡｓｂと
ＡｌＡｓとの混晶であり、その組成を調整することで格
子定数を調整でき、格子の不整を全く無くすることもで
きる。またチャネル領域のＧａＳｂに対しヘテロ構造を
作るゲート絶縁層のＡｌＡｓＳｂは同じ■−Ｖ族化合物
であり、さらにｓｂは共通の元素であるため、良質の結
晶を成長し易いという利点がある。FIG. 3 shows GaSb/Al according to another embodiment of the present invention.
Showing a similar diagram for a 5ISFET with As5b, in this case the conduction band discontinuity and valence band discontinuity are each 0.4
eV, 0.55 eV. GaAS/Ga^IAs
Compared to 0.3 eV and 0.2 eV, the discontinuity in the valence band is considerably improved. Note that AlAsSb is a mixed crystal of Asb and AlAs, and by adjusting its composition, the lattice constant can be adjusted, and lattice misalignment can be completely eliminated. Furthermore, since the AlAsSb of the gate insulating layer which forms the heterostructure with the GaSb of the channel region is the same -V group compound, and furthermore, sb is a common element, there is an advantage that it is easy to grow a high quality crystal.
第４図（ａ）〜（ｇ）に本発明の実施例によるＧａＳｂ
／ＺｎＴｅヘテロ構造を用いた相補型５ＩＳＦＥＴイン
バータの作成例を示す。FIGS. 4(a) to (g) show GaSb according to an embodiment of the present invention.
An example of creating a complementary 5ISFET inverter using a /ZnTe heterostructure is shown.
第４図（ａ）に示すように半絶縁性ＧａＳｂ基板１１上
に、分子線エピタキシ（ＭＢＥ）又は有機金属化学気相
成長（ＭＯＣＶＤ）等により、ノンドープＧａＳｂ層１
２を１μｍ程度、続いてノンドープ２ｎＴｅ層１３を例
えば３００人、ｐ型ＧａＳｂ層・１４Ｃ（’ｌ１ｉ−Ｃ
ｆＺｎト−７、Ｉ Ｘ １０１８ｃｎ−３程度）を約１
０００人、ノンドープＧａＳｂ層１５を例えは３００人
、ノンドープ２ｎＴｅ層１６を例えば３００人、ノンド
ープＧａＳｂ層１７を例えば５００人、ノンドープ２ｎ
Ｔｅ層１８を例えば３００人、ｎ型ＧａＳｂ層１９（例
えばＴｅドープ、Ｉ Ｘ １０１８ｃｌ−３程度）を約
１０００人成長する。As shown in FIG. 4(a), a non-doped GaSb layer 1 is formed on a semi-insulating GaSb substrate 11 by molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD).
2 to a thickness of about 1 μm, and then a non-doped 2nTe layer 13 of, for example, 300 layers, a p-type GaSb layer 14C ('l1i-C
fZn-7, I x 1018cn-3) about 1
000 people, for example 300 people for the non-doped GaSb layer 15, 300 people for the non-doped 2nTe layer 16, 500 people for the non-doped GaSb layer 17, for example 500 people for the non-doped 2nTe layer 16.
The Te layer 18 is grown by, for example, 300 layers, and the n-type GaSb layer 19 (eg, Te doped, about I x 10 18 cl-3) is grown by about 1000 layers.
第４図（ｂ）に示すようにｎチャネル５ＩＳＦＥＴのゲ
ートを形成する予定領域を残して最上層のｎ型ＧａＳｂ
層１９を選択エツチングする。残ったｎ型ＧａＳｂ層１
９ａがゲート電極を構成する。As shown in FIG. 4(b), the top layer of n-type GaSb is
Selectively etch layer 19. Remaining n-type GaSb layer 1
9a constitutes a gate electrode.
第４図（Ｃ）に示すように、次にｎ型５ＩＳＦＥＴのゲ
ート電１１９ａをマスクとしてソース領域、ドレイン領
域を形成する予定の領域にｎ型ドーパント、たとえばＴ
ｅをイオン注入する。ｎ型５ＩＳＦＥＴ以外の領域はホ
トレジストのマスク２０で覆っておく、イオン注入後、
レジストマスクを除去し、アニールを行ってｎ十領域２
１．２２を形成する。As shown in FIG. 4(C), using the gate electrode 119a of the n-type 5ISFET as a mask, an n-type dopant, for example, T
ions are implanted. Regions other than the n-type 5ISFET are covered with a photoresist mask 20. After ion implantation,
The resist mask is removed and annealing is performed to form the n+ region 2.
1.22 is formed.
第４図（ｄ）に示すように、ｐ型Ｓ Ｉ ５ＦＥＴを形
成する領域を選択エツチングする。すなわち、ｐ型Ｇａ
Ｓｂ層１４のゲート形成予定領域を残して、最下２ｎＴ
ｅ層１３の表面までエツチングで除去する。As shown in FIG. 4(d), a region where a p-type S I 5FET is to be formed is selectively etched. That is, p-type Ga
Leaving the area where the gate will be formed in the Sb layer 14, the bottom 2nT
The surface of the e-layer 13 is removed by etching.
この際、すでに形成したｎ型Ｓ Ｉ ５ＦＥＴ部分をマ
スクして保護しておくことは言うまでもない。At this time, it goes without saying that the already formed n-type SI 5FET portion must be masked and protected.
第４図（ｅ）に示すようにｎ型５ＩＳＦＥＴのゲートを
極１４ａをマスクとしてソース領域、ドレイン領域を形
成する予定の領域にｐ型ドーパント例えばＺｎを注入す
る。ｐ型５ＩＳＦＢＴ部分以外はレジストマスク２４で
覆っておく、その後アニールを行うことによってｐ＋型
領領域２５２６を形成する。As shown in FIG. 4(e), a p-type dopant such as Zn is implanted into the region where the source and drain regions of the gate of the n-type 5ISFET are to be formed using the pole 14a as a mask. Areas other than the p-type 5ISFBT portion are covered with a resist mask 24, and then annealing is performed to form a p+ type region 2526.
第４図（ｆ）に示すようにｎ型５ＩＳＦＥＴのソース／
ドレイン領域２１２２に例えばＡｕ−Ｔｅのオーミック
電極２８ａ、２８ｂ、’ｐｎ型５ＩＳＦＥＴソース／ト
レイン領域２５．２６に。As shown in Figure 4(f), the source of the n-type 5ISFET/
For example, Au-Te ohmic electrodes 28a, 28b are provided in the drain region 2122, and the 'pn type 5ISFET source/train regions 25, 26 are provided.
例えばＡｕ−３ｎのオーミック電極２９ａ、２９ｂを蒸
着し、４５０℃、５分程度のアロイイングによってそれ
ぞれのソース／ドレイン電！２８ａ。For example, ohmic electrodes 29a and 29b of Au-3n are deposited and alloyed at 450° C. for about 5 minutes to separate the source/drain electrodes. 28a.
２８ｂ、２９ａ、２９ｂを形成する。28b, 29a, and 29b are formed.
第４図（ｇ）に示すように最後にゲートメタルを蒸着し
、Ｓ ｉ Ｏ２等によりアイソレーション３０を行い、
配線３４を形成する。°このようにして相補型５ＩＳＦ
ＥＴ！積回路装置が作成される。As shown in FIG. 4(g), a gate metal is finally deposited, and isolation 30 is performed using SiO2 or the like.
A wiring 34 is formed. ° In this way, complementary 5ISF
ET! An integrated circuit device is created.
なお、第４図（ｇ）中３１に示すように、ゲートを正に
バイアスすることにより、ＺｎＴｅゲート絶縁層１８下
のＧａＳｂチャネル領域中に２次元電子ガスが誘起され
る。またｎ型５ＩＳＦＥＴではゲートを負バイアスする
ことにより同様に２次元正孔ガス３２が誘起される。Note that, as shown at 31 in FIG. 4(g), by positively biasing the gate, a two-dimensional electron gas is induced in the GaSb channel region under the ZnTe gate insulating layer 18. Further, in the n-type 5ISFET, a two-dimensional hole gas 32 is similarly induced by applying a negative bias to the gate.
以上、Ｇａｒｂ／ ＺｎＴｅヘテロ構造を用いる場合に
ついて説明したが、ＧａＳｂ／ＡｌＡｓＳｂヘテロ構造
の場合は、以上の作製法において１ｎＴｅを用いたとこ
ろをへ１八ｓＳｂで置き換えればよい、たとえば、Ａｌ
Ａｓ０．０８６ ０．９１４で２ｎＴｅを置き換え、
同様な工程ｂ
を行うことで相補型５ＩＳＦＥＴ集積回路装置を作製で
きる。The case where a Garb/ZnTe heterostructure is used has been described above, but in the case of a GaSb/AlAsSb heterostructure, the use of 1nTe in the above fabrication method can be replaced with 18sSb, for example, Al
Replace 2nTe with As0.086 0.914,
A complementary 5ISFET integrated circuit device can be manufactured by performing a similar step b.
また、ゲート電極として半導体以外の導電体を用いた絶
縁ゲート電界効果トランジスタとすることもできる。Furthermore, an insulated gate field effect transistor using a conductor other than a semiconductor as the gate electrode can also be used.
第５図に本発明の他の実施例による相補型５ＩＳＦＥＴ
集積回路装置を示す、第４図（ｇ）に示した集積回路装
置は基板の上面が高低差を有するが、適当な再成長法を
用いれば第５図の構造のように基板の上面を同一レベル
とすることができる。FIG. 5 shows a complementary 5ISFET according to another embodiment of the present invention.
In the integrated circuit device shown in FIG. 4(g), the top surface of the substrate has a difference in height, but if an appropriate regrowth method is used, the top surface of the substrate can be made to be the same as the structure shown in FIG. level.
半絶縁性ＧａＳｂ基板４１の上にノンドーグのＧａＳｂ
層４２層成２しである。ノンドープＧａＳｂ層４２のｎ
型Ｓ Ｉ ５ＦＥＴを作る表面部分にはｎ＋ソース／ド
レイン領域４４ａ、４４ｂ、ｐ型Ｓ Ｉ ５ＦＥＴを作
る表面部分にはｐ＋＋ソース／ドレイン領域４６ａ、４
６ｂを形成しである。ＧａＳｂ層４２層成２上にはＺｎ
Ｔｅまなは八１＾ｓＳｂのゲート絶縁層４７が形成され
、ＧａＳｂ／ＺｎＴｅヘテロ構造またはＧａＳｂ／Ａｌ
ＡｓＳｂヘテロ構造を構成する。ｎ十型ＧａＳｂ領域４
８がｎ型５ＩＳＦＥＴのゲート電極を形成し、ｐ＋型Ｇ
ａＳｂ領域４９がｐ型Ｓ Ｉ ５ＦＥＴのゲート電極を
形成する。Non-dawg GaSb is placed on the semi-insulating GaSb substrate 41.
The layer is composed of 42 layers. n of the non-doped GaSb layer 42
N+ source/drain regions 44a, 44b are provided on the surface for forming a type SI 5FET, and p++ source/drain regions 46a, 4 are provided on the surface for forming a p-type SI 5FET.
6b is formed. Zn is on the GaSb layer 42.
A gate insulating layer 47 of Te mana 81^sSb is formed, and a GaSb/ZnTe heterostructure or GaSb/Al
Constitutes an AsSb heterostructure. n-type GaSb region 4
8 forms the gate electrode of the n-type 5ISFET, and the p+ type G
The aSb region 49 forms the gate electrode of the p-type S I 5FET.
幾つかの実施例を上げて本発明を説明したが、本発明が
これらに限定されるものでないことは当業者に自明であ
ろう、たとえば、基板としてＧａＳｂ以外の結晶、たと
えば他の物質の歪み超格子、を用いることも可能である
。Although the present invention has been described with reference to several examples, it will be obvious to those skilled in the art that the present invention is not limited to these examples. It is also possible to use a superlattice.
［発明の効果］
ゲートリーク電流が少なく、かつ動作速度特性の優れた
絶縁ゲート電界効果トランジスタを得ることができる。[Effects of the Invention] An insulated gate field effect transistor with low gate leakage current and excellent operating speed characteristics can be obtained.
特にｐチャネル絶縁ゲート電界効果トランジスタとして
優れた特性が得られる。In particular, excellent characteristics can be obtained as a p-channel insulated gate field effect transistor.
またこの様な絶縁ゲート電界効果トランジスタを用いた
優れた相補型集積回路装置が得られる。Further, an excellent complementary integrated circuit device using such an insulated gate field effect transistor can be obtained.
第１図（ａ）、（ｂ）は本発明の原理図、第２図は本発
明の基本実施例による。？ｎＴｅ／ ＧａＳｂへテロ構
造を用いた相補型Ｓ Ｉ ５ＦＥＴを説明するためのバ
ンド図、
第３図は本発明の他の基本実施例による＾ｌＡｓＳｂ／
ＧａＳｂヘテロ楕遣を構造た相補型５ＩＳＦＥＴを説
明するためのバンド図、
第４図（ａ）〜（ｇ）は本発明の実施例による２ｎＴｅ
／ ＧａＳｂヘテＯＭ造を用いた相補型５ＩＳＦＥＴ集
積回路装置の作製例を説明するための半導体構造の概略
断面図、
第５図は本発明の他の実施例による相補型５ＩＳＦＥＴ
集積回路装置を示す概略断面図、第６図は従来例の相補
型Ｓ Ｉ ５ＦＥＴ集積装置の構造を示す概略斜視図で
ある。
３ （３ａ、 ３ｂ）
５ （５ａ、 ５ｂ）
１２、 １５． １７
１３、 １６． １８
１４ （１４ａ）
１９ （１９ａ）
２１、 ２２
２５、 ２６
ゲート絶縁層
ゲート電極
２次元キャリアガス
ＧａＳｂ基板
ノンドープＧａＳｂ領域
ノンドープ２ｎＴｅ領域
ｐ型ＧａＳｂ領域
ｎ型ＧａＳｂ領域
ｎ型ソース／ドレイン領域
ρ型ソース／ドレイン領域
ｌ−，１
図において、
１ （ｌａ、 ｌｂ） Ｇａｒｂチャネル領域２
（＝２ ａ 、 ２ ｂ）ＺｎＴｅまたはＡｌＡｓＳｂ
の（ａ） ｎチャネル
（ｂ） ｐチャネル
ｎ−５ＩＳＦＥＴ ｐ−５Ｉ ５Ｆ
ＥＴ本発明の実施例によるＣ−３ＩＳＦＥＴ第２図
第１図
ａ
２ａ
ａ
ｎ−５ＩＳＦＥＴ
ｐ−５ＩＳＦＥＴ
本発明の他の実施例によるＣ−８ＩＳＦＥＴ第３図
ｎ−５ＩＳＦＥＴ
第４図
４７−−− ＺｎＴｅ ｋういはＡｌＡｓＳｂ本発明の
他の実施例
第５図
第
図FIGS. 1(a) and 1(b) are diagrams of the principle of the present invention, and FIG. 2 is a basic embodiment of the present invention. ? A band diagram for explaining a complementary S I 5FET using an nTe/GaSb heterostructure.
Band diagrams for explaining a complementary 5ISFET having a GaSb hetero-elliptic structure, FIGS.
/ A schematic cross-sectional view of a semiconductor structure for explaining an example of manufacturing a complementary 5 ISFET integrated circuit device using a GaSb hetero-OM structure. FIG. 5 shows a complementary 5 ISFET according to another embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view showing an integrated circuit device, and FIG. 6 is a schematic perspective view showing the structure of a conventional complementary S I 5FET integrated device. 3 (3a, 3b) 5 (5a, 5b) 12, 15. 17 13, 16. 18 14 (14a) 19 (19a) 21, 22 25, 26 Gate insulating layer Gate electrode Two-dimensional carrier gas GaSb substrate Non-doped GaSb region Non-doped 2nTe region P-type GaSb region N-type GaSb region n-type source/drain region ρ-type source/ Drain region l-,1 In the figure, 1 (la, lb) Garb channel region 2
(=2 a, 2 b) ZnTe or AlAsSb
(a) n-channel (b) p-channel n-5ISFET p-5I 5F
ET C-3 ISFET according to an embodiment of the present invention Fig. 2 Fig. 1 a 2a a n-5 ISFET p-5 ISFET C-8 ISFET according to another embodiment of the present invention Fig. 3 n-5 ISFET Fig. 4 47 --- ZnTe Figure 5: AlAsSb Other embodiments of the present invention
Claims (2)
と、該チャネル領域上に形成され、ＺｎＴｅまたはＡｌ
ＡｓＳｂにより構成されたゲート絶縁層（２）とを含む
ヘテロ構造を有することを特徴とする絶縁ゲート電界効
果トランジスタ。(1), Channel region made of GaSb (1)
and ZnTe or Al formed on the channel region.
An insulated gate field effect transistor characterized by having a heterostructure including a gate insulating layer (2) made of AsSb.
タでチャネル（１ｂ）の導電型がｐ型であるｐチャネル
絶縁ゲート電界効果トランジスタと請求項１記載の絶縁
ゲート電界効果トランジスタでチャネル（１ａ）の導電
型がｎ型であるｎチャネル絶縁ゲート電界効果トランジ
スタとを有することを特徴とする相補型絶縁ゲート電界
効果トランジスタ集積回路装置。(2) In the insulated gate field effect transistor according to claim 1, the channel (1b) has a p-type conductivity type, and in the insulated gate field effect transistor according to claim 1, the channel (1a) and an n-channel insulated gate field effect transistor whose conductivity type is n type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264614A JPH02111073A (en) | 1988-10-20 | 1988-10-20 | Insulated gate fet and integrated circuit device thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264614A JPH02111073A (en) | 1988-10-20 | 1988-10-20 | Insulated gate fet and integrated circuit device thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111073A true JPH02111073A (en) | 1990-04-24 |
Family
ID=17405774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264614A Pending JPH02111073A (en) | 1988-10-20 | 1988-10-20 | Insulated gate fet and integrated circuit device thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111073A (en) |
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