JPS63252478A - 絶縁ゲ−ト型半導体装置 - Google Patents
絶縁ゲ−ト型半導体装置Info
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- JPS63252478A JPS63252478A JP62087370A JP8737087A JPS63252478A JP S63252478 A JPS63252478 A JP S63252478A JP 62087370 A JP62087370 A JP 62087370A JP 8737087 A JP8737087 A JP 8737087A JP S63252478 A JPS63252478 A JP S63252478A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はGaAs等化合物半導体を主に用いた絶縁ゲー
ト型トランジスタ等の半導体装直に関する。
ト型トランジスタ等の半導体装直に関する。
本発明は化合物半導体単結晶層をチャンネル領域に用い
た絶縁ゲート型トランジスタで、チャンネル領域とゲー
ト型絶縁膜の間に100原子層以下のシリコン単結晶薄
膜を挿入して化合物半導体チャンネル領域とゲート絶縁
膜の間の界面準位の低減を図ったものである。
た絶縁ゲート型トランジスタで、チャンネル領域とゲー
ト型絶縁膜の間に100原子層以下のシリコン単結晶薄
膜を挿入して化合物半導体チャンネル領域とゲート絶縁
膜の間の界面準位の低減を図ったものである。
GaAs等化合物半導体を用いたトランジスタは主にシ
ョットキーゲート型(MES)電界効果トランジスタ(
FET)であり、最近HEMT、HBT等が開発されて
いる。一方、Siでは絶縁ゲート型FET特にMOS
F ETが高集積回路に用いられている。化合物半導体
でMOS F ETを用いないのは主にSiにおけるS
iO□のように良質の絶縁膜が形成しにくいことと、化
合物半導体のMO3構造において界面準位が多いことに
起因する。また、半導体としてGeを用いた場合も同様
である。
ョットキーゲート型(MES)電界効果トランジスタ(
FET)であり、最近HEMT、HBT等が開発されて
いる。一方、Siでは絶縁ゲート型FET特にMOS
F ETが高集積回路に用いられている。化合物半導体
でMOS F ETを用いないのは主にSiにおけるS
iO□のように良質の絶縁膜が形成しにくいことと、化
合物半導体のMO3構造において界面準位が多いことに
起因する。また、半導体としてGeを用いた場合も同様
である。
(発明が解決しようとする問題点〕
本発明はGaAs等化合物半導体などSi以外の半導体
を用いた絶縁ゲート型トランジスタを提供し、高速・高
集積MO5ICの実現を可能ならしめるものである。
を用いた絶縁ゲート型トランジスタを提供し、高速・高
集積MO5ICの実現を可能ならしめるものである。
本発明におけるMOSFETは、P型GaAsチャンネ
ル領域と該領域を挟んで互いに離間するN型ソースおよ
びドレイン領域とチャンネル領域上に設けられたゲート
絶縁膜と該絶縁膜上に設けられたゲート電極より成り、
前記チャンネル領域とデー4絶縁膜の間に100原子層
以下のシリコン単結晶薄膜を挿入したものである。 G
aAs以外には他のm−v化合物半導体やGoなど■族
半導体が用いられる。
ル領域と該領域を挟んで互いに離間するN型ソースおよ
びドレイン領域とチャンネル領域上に設けられたゲート
絶縁膜と該絶縁膜上に設けられたゲート電極より成り、
前記チャンネル領域とデー4絶縁膜の間に100原子層
以下のシリコン単結晶薄膜を挿入したものである。 G
aAs以外には他のm−v化合物半導体やGoなど■族
半導体が用いられる。
シリコン単結晶薄膜は非常に薄いので電子または正札の
多くはシリコン薄膜よりもGaAsチャネル領域を流れ
るため移動度が大きい。またチャンネル領域とゲート絶
縁膜の間の界面準位はSiとSing界面のため充分小
なくできる。さらに、シリコン薄膜は非常に薄いのでG
aAsとの格子定数の不整合があっても欠陥は発生しに
くい、チャンネル領域の表面電位即ち、しきい電圧vt
hはチャンネル領域の不純物密度および分布、ゲート絶
縁膜の種類や膜厚、ゲート電極の材料などでも制御され
るが、シリコン薄膜の原子層数(膜厚)、添加不純物の
導電型および添加密度によっても制御できる。
多くはシリコン薄膜よりもGaAsチャネル領域を流れ
るため移動度が大きい。またチャンネル領域とゲート絶
縁膜の間の界面準位はSiとSing界面のため充分小
なくできる。さらに、シリコン薄膜は非常に薄いのでG
aAsとの格子定数の不整合があっても欠陥は発生しに
くい、チャンネル領域の表面電位即ち、しきい電圧vt
hはチャンネル領域の不純物密度および分布、ゲート絶
縁膜の種類や膜厚、ゲート電極の材料などでも制御され
るが、シリコン薄膜の原子層数(膜厚)、添加不純物の
導電型および添加密度によっても制御できる。
以下に図面を用いて本発明を詳述する。
+11実施例1 (第1図)
第1図には本発明によるMOS F ETの断面構造例
を示す、p型GaAs層1の表面をp型チャンネル4と
し、これを挟んでGaAsによるn型ソースおよびドレ
イン領域2.4が設けられ、pチャンネル頭載4上には
St単結晶薄11!JT、ゲート絶&!膜5が形成され
、さらにその上にはゲート電極6を設けている。GaA
s層lの表面結晶面は特に限定はないがSi単結晶が成
長しやすい面であることが望ましく、例えば(1001
面などが用いられる* Sin膜7の厚みは制御可能で
極力薄いことが望ましく単原子層〜100原子層である
。ゲート絶縁膜5にはSiO□をはじめSiNなどが使
用できる。 SiO□としては熱酸化膜やCVD酸化膜
が用いられる。ゲート絶縁膜5の厚みやチャンネル長さ
は任意の値を選択できる。pチャンネル領域4はGaA
s0外にInPなど他のm−v半導体、Geなどの■族
半導体も用いることができる。
を示す、p型GaAs層1の表面をp型チャンネル4と
し、これを挟んでGaAsによるn型ソースおよびドレ
イン領域2.4が設けられ、pチャンネル頭載4上には
St単結晶薄11!JT、ゲート絶&!膜5が形成され
、さらにその上にはゲート電極6を設けている。GaA
s層lの表面結晶面は特に限定はないがSi単結晶が成
長しやすい面であることが望ましく、例えば(1001
面などが用いられる* Sin膜7の厚みは制御可能で
極力薄いことが望ましく単原子層〜100原子層である
。ゲート絶縁膜5にはSiO□をはじめSiNなどが使
用できる。 SiO□としては熱酸化膜やCVD酸化膜
が用いられる。ゲート絶縁膜5の厚みやチャンネル長さ
は任意の値を選択できる。pチャンネル領域4はGaA
s0外にInPなど他のm−v半導体、Geなどの■族
半導体も用いることができる。
(2)実施例2(第2図)
第2図は本発明のMOS F ETの他の断面構造例を
示す、この例ではp型Si領域10上にp型GaAsチ
ャンネル領域4を島状に設け、St薄@1.ゲー)Si
0□5.ゲート電極6をその上に形成したものである。
示す、この例ではp型Si領域10上にp型GaAsチ
ャンネル領域4を島状に設け、St薄@1.ゲー)Si
0□5.ゲート電極6をその上に形成したものである。
フィールド絶縁膜16に設けたコンタクト開孔を通して
ソースおよびドレイン電極12.13を形成している。
ソースおよびドレイン電極12.13を形成している。
p型Si領域10の結晶面はGaAs単結晶が成長しや
すいことが望ましく、例えば[1001面から数度傾い
た面などが選ばれる。p型GaAsチャンネル領域4の
厚みは任意であるが典型的には0.1〜2μm程度に選
択される。
すいことが望ましく、例えば[1001面から数度傾い
た面などが選ばれる。p型GaAsチャンネル領域4の
厚みは任意であるが典型的には0.1〜2μm程度に選
択される。
(3)実施例3(第3図)
第3図fal 〜(e)には本発明のMOS F ET
の模式的エネルギー・バンド図(ゲート電圧がOvのと
き)を示す6図中、Mはゲート電極、 OXはゲート絶
縁膜、 CBは伝導帯、 VBは価電子帯でPLはフェ
ルミ・レベルを表わす、SiとGaAsは電子親和力お
よび禁制帯幅が異なるのでバンド不連続ΔEc、 ΔE
vが生じる。伝導帯側にはΔEc−電子親和力の差=0
.06eV、価電子帯側にはΔEv−禁制帯幅の差−Δ
[IC#0.26eVができるといわれている。第3図
(a)はP型GaAs1i4上のSi薄膜7の不純物密
度が低いとき、第3図(blはSi薄膜7にはp型不純
物を比較的高密度で添加したときでエンハンスメント型
に近く、第3図(C1はSin膜7にn型不純物を添加
したときでデプレッション型に近くなる。即ち、このM
OSFETのしきい電圧vthはSi!膜7の添加不純
物の導電型、密度で制御可能なことを示す。実際には、
SiとGaAs0間でバンドの不連続性があるので、こ
の境界で空乏層または電位障壁が形成されバンドは曲が
るため、しきい電圧vthはSi薄膜7の厚みの関数で
もある。GaAsチャンネル領域4の速い電子伝導を有
効に利用するためには、Sin膜7の厚みはできるだけ
薄いことが望ましく、理想的には1原子層であり実質的
には数原子層〜100原子層である。Si薄膜7の厚み
が極度に薄いとSiのエネルギー準位が量子化するが、
本発明ではこれは重要ではない。
の模式的エネルギー・バンド図(ゲート電圧がOvのと
き)を示す6図中、Mはゲート電極、 OXはゲート絶
縁膜、 CBは伝導帯、 VBは価電子帯でPLはフェ
ルミ・レベルを表わす、SiとGaAsは電子親和力お
よび禁制帯幅が異なるのでバンド不連続ΔEc、 ΔE
vが生じる。伝導帯側にはΔEc−電子親和力の差=0
.06eV、価電子帯側にはΔEv−禁制帯幅の差−Δ
[IC#0.26eVができるといわれている。第3図
(a)はP型GaAs1i4上のSi薄膜7の不純物密
度が低いとき、第3図(blはSi薄膜7にはp型不純
物を比較的高密度で添加したときでエンハンスメント型
に近く、第3図(C1はSin膜7にn型不純物を添加
したときでデプレッション型に近くなる。即ち、このM
OSFETのしきい電圧vthはSi!膜7の添加不純
物の導電型、密度で制御可能なことを示す。実際には、
SiとGaAs0間でバンドの不連続性があるので、こ
の境界で空乏層または電位障壁が形成されバンドは曲が
るため、しきい電圧vthはSi薄膜7の厚みの関数で
もある。GaAsチャンネル領域4の速い電子伝導を有
効に利用するためには、Sin膜7の厚みはできるだけ
薄いことが望ましく、理想的には1原子層であり実質的
には数原子層〜100原子層である。Si薄膜7の厚み
が極度に薄いとSiのエネルギー準位が量子化するが、
本発明ではこれは重要ではない。
(4)実施例4(第4図および第5図)第4図には本発
明の他の断面構造例を、第5図には第4図の構造例の模
式的バンド図を示す。第4図のMOS F ETのチャ
ンネル領域4はp型Geで形成している。この構造では
、低抵抗p型Si領域10の内部にnソース・ドレイン
領域2.3を設け、ソース・ドレイン領域2.3に両端
が接する形でp型Si領域10上にGeチャンネル9I
域4を形成し、その上にSi薄膜7.ゲート絶縁膜5.
ゲート電極6が配されている。第5図はこの構造におい
てp−3i/ I) −Ge/ p−3iに対するバン
ド図を示す、バンド不連続はΔ[!c ’= 0.12
eV、 ΔEv #0.33eVと近位され、Geチャ
ンネル領域4は電子に対する移動になり、2次電子雲が
生じやすい構造となっている。Ge中の電子の高移動度
に加えて2次元電子雲の効果でこのFETは高速性に優
れる。チャンネル領域4としてGeの例を述べたが、他
の■族半導体例えば5iGe混晶、SiCなども用いら
れるし、m−v半導体やII−Vl半導体にも適用でき
る。
明の他の断面構造例を、第5図には第4図の構造例の模
式的バンド図を示す。第4図のMOS F ETのチャ
ンネル領域4はp型Geで形成している。この構造では
、低抵抗p型Si領域10の内部にnソース・ドレイン
領域2.3を設け、ソース・ドレイン領域2.3に両端
が接する形でp型Si領域10上にGeチャンネル9I
域4を形成し、その上にSi薄膜7.ゲート絶縁膜5.
ゲート電極6が配されている。第5図はこの構造におい
てp−3i/ I) −Ge/ p−3iに対するバン
ド図を示す、バンド不連続はΔ[!c ’= 0.12
eV、 ΔEv #0.33eVと近位され、Geチャ
ンネル領域4は電子に対する移動になり、2次電子雲が
生じやすい構造となっている。Ge中の電子の高移動度
に加えて2次元電子雲の効果でこのFETは高速性に優
れる。チャンネル領域4としてGeの例を述べたが、他
の■族半導体例えば5iGe混晶、SiCなども用いら
れるし、m−v半導体やII−Vl半導体にも適用でき
る。
(5)実施例5(第6図)
第6図(a) 〜(e)により、本発明MO3FETの
製造工程例を説明する。第6図fa)は半絶縁性GaA
s基板1にCV D SiOx膜26等をマスクにp
型GaAsチャンネル領域4を選択的に形成した断面で
ある。
製造工程例を説明する。第6図fa)は半絶縁性GaA
s基板1にCV D SiOx膜26等をマスクにp
型GaAsチャンネル領域4を選択的に形成した断面で
ある。
第6図世)はさらにCV D 5IOt膜36等をマ
スクにn型GaAsソース・ドレイン領域2.3を設け
た状態である。第6図(C1はチャンネル領域4を露出
後、5ift膜26等をマスクにSi単結晶薄膜7を選
択成長した断面である。この選択成長は公知のSi −
H−Cl系の常圧または減圧CVDが利用できるが、分
子層エピタキシー(MLE)の利用が有効である。
スクにn型GaAsソース・ドレイン領域2.3を設け
た状態である。第6図(C1はチャンネル領域4を露出
後、5ift膜26等をマスクにSi単結晶薄膜7を選
択成長した断面である。この選択成長は公知のSi −
H−Cl系の常圧または減圧CVDが利用できるが、分
子層エピタキシー(MLE)の利用が有効である。
分子線エビ(MBE)もを効ではあるが、選択成長が難
しい。第6(d)はSi薄膜7を熱酸化して、ゲート酸
化膜5を形成した状態である。勿論、ゲート酸化膜5と
してCVD酸化膜やCVD窒化膜も使用できる。第6図
+81はコンタクト開孔後、金属膜によりゲート電極6
.ソース・ドレイン電極12゜13を形成して完成した
断面図である。
しい。第6(d)はSi薄膜7を熱酸化して、ゲート酸
化膜5を形成した状態である。勿論、ゲート酸化膜5と
してCVD酸化膜やCVD窒化膜も使用できる。第6図
+81はコンタクト開孔後、金属膜によりゲート電極6
.ソース・ドレイン電極12゜13を形成して完成した
断面図である。
(6)実施例6(第7図)
第7図fat 〜telにより、本発明MO3FETの
他の製造工程例を説明する。第6図+81はn型Si5
板11にpウェル10を設は選択S i OtWl、1
6で分離し、さらにp型GaAs層4.St薄l!!7
をMOCVD、MBE等で全面成長した状態を示す。p
ウェル10上のGaAs層、Sii膜7は単結晶となる
が他は多結晶となる。第7図世)はGaAs層4.Si
薄膜7の不嬰部を除去した後、ゲート酸化膜5をCVD
等で堆積した断面であり、第7図tc+はゲート電極6
をSi多結晶や金属またはシリサイドで形成した後、イ
オン注入でn型GaAsソース・ドレイン領域2,3を
設けた状態である。第7図fd+はフィールド絶縁膜2
6を堆積した断面である。その後、コンタクト開花を行
ない、各電極、配線を形成して第7図(elのように完
成する。pウェル10とGaAs層4の間にバッファ層
としてGeFI膜やm−v超格子を挿入することもでき
る。
他の製造工程例を説明する。第6図+81はn型Si5
板11にpウェル10を設は選択S i OtWl、1
6で分離し、さらにp型GaAs層4.St薄l!!7
をMOCVD、MBE等で全面成長した状態を示す。p
ウェル10上のGaAs層、Sii膜7は単結晶となる
が他は多結晶となる。第7図世)はGaAs層4.Si
薄膜7の不嬰部を除去した後、ゲート酸化膜5をCVD
等で堆積した断面であり、第7図tc+はゲート電極6
をSi多結晶や金属またはシリサイドで形成した後、イ
オン注入でn型GaAsソース・ドレイン領域2,3を
設けた状態である。第7図fd+はフィールド絶縁膜2
6を堆積した断面である。その後、コンタクト開花を行
ない、各電極、配線を形成して第7図(elのように完
成する。pウェル10とGaAs層4の間にバッファ層
としてGeFI膜やm−v超格子を挿入することもでき
る。
(7)実施例7 (第8図)
第8図(al 〜+d)により、本発明MOS F E
Tの製造工程例を説明する。第8図il+1はp型Si
基板10の表面にn型Siソース・ドレイン領域2.3
を設けた後、5iO1膜16をマスクにソース・ドレイ
ン領域2.3の一部とその間の基板10を露出した状態
を示す。第8図(b)は5ift膜16をマスクにGa
As−?)Ge等のチャンネル領域4をMOCV[)や
MLE等で選択形成した後、続いて5iyt膜7を選択
成長した断面を示す、第8図fclはゲート絶縁膜5を
堆積した断面、第8図(diはゲート電極6などを設け
て完成した断面を示す。
Tの製造工程例を説明する。第8図il+1はp型Si
基板10の表面にn型Siソース・ドレイン領域2.3
を設けた後、5iO1膜16をマスクにソース・ドレイ
ン領域2.3の一部とその間の基板10を露出した状態
を示す。第8図(b)は5ift膜16をマスクにGa
As−?)Ge等のチャンネル領域4をMOCV[)や
MLE等で選択形成した後、続いて5iyt膜7を選択
成長した断面を示す、第8図fclはゲート絶縁膜5を
堆積した断面、第8図(diはゲート電極6などを設け
て完成した断面を示す。
以上のように本発明によれば、GaAsやGeなどの高
移動度材料をチャンネル領域にした絶縁ゲート型FET
がSi技術の応用で実現できる。GaAsやGeを主に
例として述べたが、InPなどの他の■−■半導体や5
iGeなどの他の■族混晶または化合物半導体さらに■
−■半導体にも応用できる。実施例はnチャンネルを説
明したが、勿論pチャンネルにも、またデプレッション
型にも適用される。そのため、本発明はCMO3にも有
効である。上記のように本発明は、高速・高集積密度・
多機能ICの実現に果たす役割は大きい。
移動度材料をチャンネル領域にした絶縁ゲート型FET
がSi技術の応用で実現できる。GaAsやGeを主に
例として述べたが、InPなどの他の■−■半導体や5
iGeなどの他の■族混晶または化合物半導体さらに■
−■半導体にも応用できる。実施例はnチャンネルを説
明したが、勿論pチャンネルにも、またデプレッション
型にも適用される。そのため、本発明はCMO3にも有
効である。上記のように本発明は、高速・高集積密度・
多機能ICの実現に果たす役割は大きい。
第1図は本発明によるMOSFETの構造断面図、第2
図は本発明によるMOSFETの他の構造断面図、第3
図(a)〜(C)は本発明MOS F ETのバンド図
、第4図は本発明によるMOSFETの他の構造断面図
、第5図は第4図のMOS F ETのバンド構造側図
、第6図(al〜+81は本発明MO3FETの製造工
程順断面図、第7図(3)〜Telは本発明MO3FE
Tの他の製造工程順断面図、第8図(al〜fdlは本
発明MO3FETの他の製造工程順断面図である。 2・・・ソース領域 3・・・ドレイン領域 4・・・チャンネル領域 5・・・ゲート絶縁膜 6・・・ゲート電極 7・・・Si単結晶薄膜 12・・・ソース電極 13・・・ドレイン電極 以 上。 −・4−・I 代理人 弁理士 最 上 務(他1名)\ノ本y;e
eF1のMO5FETハ橋造ff1a図第1図 2 4 7 3 10p−3i 本発明のMO5FET/′1lell’l溝逍面面図¥
y2図 本発明のMOSFETの榎代的バント′図乎3図 本発明ハMC)SFETの構造断面図 も4図 M 5i02Si Ge Si本完BI
lllのMO5FETハ八ソト°構造列図第5図 第6図 第70
図は本発明によるMOSFETの他の構造断面図、第3
図(a)〜(C)は本発明MOS F ETのバンド図
、第4図は本発明によるMOSFETの他の構造断面図
、第5図は第4図のMOS F ETのバンド構造側図
、第6図(al〜+81は本発明MO3FETの製造工
程順断面図、第7図(3)〜Telは本発明MO3FE
Tの他の製造工程順断面図、第8図(al〜fdlは本
発明MO3FETの他の製造工程順断面図である。 2・・・ソース領域 3・・・ドレイン領域 4・・・チャンネル領域 5・・・ゲート絶縁膜 6・・・ゲート電極 7・・・Si単結晶薄膜 12・・・ソース電極 13・・・ドレイン電極 以 上。 −・4−・I 代理人 弁理士 最 上 務(他1名)\ノ本y;e
eF1のMO5FETハ橋造ff1a図第1図 2 4 7 3 10p−3i 本発明のMO5FET/′1lell’l溝逍面面図¥
y2図 本発明のMOSFETの榎代的バント′図乎3図 本発明ハMC)SFETの構造断面図 も4図 M 5i02Si Ge Si本完BI
lllのMO5FETハ八ソト°構造列図第5図 第6図 第70
Claims (4)
- (1)一導電型チャンネル領域と該領域を挟んで互いに
離間する逆導電型ソースおよびドレイン領域と前記チャ
ンネル領域上に設けられたゲート絶縁膜と該絶縁膜上に
設けられたゲート電極より成る絶縁ゲート型トランジス
タにおいて、前記チャンネル領域の少なくとも一部はシ
リコン以外の半導体結晶よりなり、前記チャンネル領域
とゲート絶縁膜の間には100原子層以下のシリコン単
結晶薄膜が挿入されたことを特徴とする絶縁ゲート型半
導体装置。 - (2)前記シリコン以外の半導体単結晶はIII−V化合
物半導体であることを特徴とする特許請求の範囲第1項
記載の絶縁ゲート型半導体装置。 - (3)前記シリコン以外の半導体単結晶がIV族半導体単
結晶基板上に形成されたIII−V化合物半導体であるこ
とを特徴とする特許請求の範囲第2項記載の絶縁ゲート
型半導体装置。 - (4)前記チャンネル領域の表面電位の少なくとも一部
の制御に前記シリコン単結晶薄膜の原子層数、添加不純
物の導電型および添加密度のいずれかが用いられること
を特徴とする特許請求の範囲第1項から第3項いずれか
に記載の絶縁ゲート型半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62087370A JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
DE3811821A DE3811821A1 (de) | 1987-04-09 | 1988-04-08 | Halbleiterbauelement |
US07/180,359 US5036374A (en) | 1987-04-09 | 1988-04-11 | Insulated gate semiconductor device using compound semiconductor at the channel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62087370A JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63252478A true JPS63252478A (ja) | 1988-10-19 |
Family
ID=13913008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62087370A Pending JPS63252478A (ja) | 1987-04-09 | 1987-04-09 | 絶縁ゲ−ト型半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5036374A (ja) |
JP (1) | JPS63252478A (ja) |
DE (1) | DE3811821A1 (ja) |
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JPH033366A (ja) * | 1989-05-15 | 1991-01-09 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ |
JPH0318062A (ja) * | 1989-06-15 | 1991-01-25 | Toshiba Corp | 半導体装置 |
US5086321A (en) * | 1988-06-15 | 1992-02-04 | International Business Machines Corporation | Unpinned oxide-compound semiconductor structures and method of forming same |
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WO2010134334A1 (ja) * | 2009-05-22 | 2010-11-25 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法 |
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EP0380077A3 (en) * | 1989-01-25 | 1990-09-12 | Hitachi, Ltd. | Transistor provided with strained germanium layer |
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JPH03280437A (ja) * | 1990-03-29 | 1991-12-11 | Toshiba Corp | 半導体装置およびその製造方法 |
US5272365A (en) * | 1990-03-29 | 1993-12-21 | Kabushiki Kaisha Toshiba | Silicon transistor device with silicon-germanium electron gas hetero structure channel |
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KR100625175B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 채널층을 갖는 반도체 장치 및 이를 제조하는 방법 |
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EP1936697B1 (en) | 2006-12-22 | 2016-03-09 | Imec | A field effect transistor device, and methods of production thereof |
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JPS60239062A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | Inp半導体装置 |
-
1987
- 1987-04-09 JP JP62087370A patent/JPS63252478A/ja active Pending
-
1988
- 1988-04-08 DE DE3811821A patent/DE3811821A1/de not_active Withdrawn
- 1988-04-11 US US07/180,359 patent/US5036374A/en not_active Expired - Lifetime
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US8890213B2 (en) | 2009-05-22 | 2014-11-18 | Sumitomo Chemical Company, Limited | Semiconductor wafer, electronic device, a method of producing semiconductor wafer, and method of producing electronic device |
Also Published As
Publication number | Publication date |
---|---|
DE3811821A1 (de) | 1988-10-27 |
US5036374A (en) | 1991-07-30 |
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