JPS63246018A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS63246018A JPS63246018A JP8021787A JP8021787A JPS63246018A JP S63246018 A JPS63246018 A JP S63246018A JP 8021787 A JP8021787 A JP 8021787A JP 8021787 A JP8021787 A JP 8021787A JP S63246018 A JPS63246018 A JP S63246018A
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- JP
- Japan
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- voltage
- temperature
- mos
- capacitor
- voltage source
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に半導体集積回路により形
成される遅延回路に関する。
成される遅延回路に関する。
従来、この種の遅延回路は、第5図に一例が示されるよ
うに、入力端子59および出力端子60に対応して、抵
抗素子11とキャパシター12とが接続された回路が用
いられている。抵抗素子11は一導電型半導体基板の表
面近傍に形成される逆導電型の不純物拡散層、または不
純物をドーピングした多結晶シリコン層で形成され、キ
ャパシター12はMOSキャパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。
うに、入力端子59および出力端子60に対応して、抵
抗素子11とキャパシター12とが接続された回路が用
いられている。抵抗素子11は一導電型半導体基板の表
面近傍に形成される逆導電型の不純物拡散層、または不
純物をドーピングした多結晶シリコン層で形成され、キ
ャパシター12はMOSキャパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。
上述した従来の遅延回路においては、抵抗素子11は、
−導電型の半導体基板の表面近傍に形成される逆導電型
の不純物拡散層を用いるか、あるいは不純物をドーピン
グした多結晶シリコン層を用いて形成されるが、上記い
ずれの場合においても、温度上昇にともない、キャリア
のモビリティが低下するなめ、その抵抗値は、第6図(
a)に示されるように温度上昇とともに増大する。また
、キャパシター12は、MOSキャパシターあるいは多
層多結晶シリコン層間の絶縁膜により形成されており、
温度による容量変化は見られない。
−導電型の半導体基板の表面近傍に形成される逆導電型
の不純物拡散層を用いるか、あるいは不純物をドーピン
グした多結晶シリコン層を用いて形成されるが、上記い
ずれの場合においても、温度上昇にともない、キャリア
のモビリティが低下するなめ、その抵抗値は、第6図(
a)に示されるように温度上昇とともに増大する。また
、キャパシター12は、MOSキャパシターあるいは多
層多結晶シリコン層間の絶縁膜により形成されており、
温度による容量変化は見られない。
従っ′r17、抵抗素子11の抵抗値と、キャパシ旨
ター12の容量値との積で定まる遅延回路の遅延時間4
i、第6図< b > c’=示されるように温度上昇
にともない増大する。すなわち、従来の遅延回路は、遅
延時間が温度4.:より変動す、8いう欠点ふある。
i、第6図< b > c’=示されるように温度上昇
にともない増大する。すなわち、従来の遅延回路は、遅
延時間が温度4.:より変動す、8いう欠点ふある。
本発明の遅延回路は、温度上昇にともない出力電圧が上
昇する特性を有する電圧源と、前記電圧源の出力をゲー
ト入力とし、ドレインが入力端子に接続され、ソースが
所定のキャパシターを介して接地されるとともに出力端
子に接続されるMOSトランジスタと、を備えて構成さ
れる。
昇する特性を有する電圧源と、前記電圧源の出力をゲー
ト入力とし、ドレインが入力端子に接続され、ソースが
所定のキャパシターを介して接地されるとともに出力端
子に接続されるMOSトランジスタと、を備えて構成さ
れる。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の要部を示す回路図である。
第1図に示されるように、本実施例は、昇圧回路1およ
びリミッタ−として作用するダイオード2を含む電圧源
3と、MOSトランジスタ4と、キャパシター5とを備
えている。
びリミッタ−として作用するダイオード2を含む電圧源
3と、MOSトランジスタ4と、キャパシター5とを備
えている。
第1図において、端子51からは所定の電圧VCCが供
給され、端子52および53からは相互に逆相のクロッ
ク信号Φ1およびΦ2がそれぞれ入力される。昇圧回路
1においては、前記電圧VCCが昇圧されて高電圧が生
成合れるが、その出力電圧はダイオード2により形成さ
れるリミッタ−の飽和電圧により定まる。ダイオード2
は、不純物濃度が約I X 10 ”cm””のp型拡
散層と不純物濃度が約I X 10 ”cm−3のn型
拡散層とから成るPN接合で、リミッタ−の飽和電圧と
なるPN接合の降伏電圧は、室温において約10■(ボ
ルト)である。この降伏電圧は、第3図に示されるよう
に温度上昇にともない増大し、その変化量は50℃につ
き約1V程度である。従って、電圧源3の出力電圧は、
第2図(b)に示されるように、温度上昇にともなって
上昇し、その変化量は概略50℃につき10%程度とな
る。
給され、端子52および53からは相互に逆相のクロッ
ク信号Φ1およびΦ2がそれぞれ入力される。昇圧回路
1においては、前記電圧VCCが昇圧されて高電圧が生
成合れるが、その出力電圧はダイオード2により形成さ
れるリミッタ−の飽和電圧により定まる。ダイオード2
は、不純物濃度が約I X 10 ”cm””のp型拡
散層と不純物濃度が約I X 10 ”cm−3のn型
拡散層とから成るPN接合で、リミッタ−の飽和電圧と
なるPN接合の降伏電圧は、室温において約10■(ボ
ルト)である。この降伏電圧は、第3図に示されるよう
に温度上昇にともない増大し、その変化量は50℃につ
き約1V程度である。従って、電圧源3の出力電圧は、
第2図(b)に示されるように、温度上昇にともなって
上昇し、その変化量は概略50℃につき10%程度とな
る。
他方、MOS)ランジスタの二極管動作領域を抵抗素子
として用いる場合には、一定のゲート電圧における抵抗
値の温度による変化は、第2図(a)に示されるように
、温度上昇にともないキャリアのモビリティ−が減少す
るため漸次増大する。その抵抗の変化量は、概略50℃
につき10%程度である。
として用いる場合には、一定のゲート電圧における抵抗
値の温度による変化は、第2図(a)に示されるように
、温度上昇にともないキャリアのモビリティ−が減少す
るため漸次増大する。その抵抗の変化量は、概略50℃
につき10%程度である。
従って、M OS )ランジスタ4における温度上昇に
ともなうモビリティ低下による抵抗の増大は、MOS)
ランジスタ4にゲート電位を供給する電圧源3の温度上
昇にともなう出力電圧の増大により補償される。すなわ
ち、MOSトランジスタ4の抵抗素子としての温度依存
性は、第2図(C)に示されるように抑制され、その抵
抗値は温度変動に対して一定に保持される。この結果、
MOSトランジスタ4の抵抗素子とキャパシター5とに
より規定される遅延時間の温度による変化は、第2図(
d)に示されるように抑制され、一定に保持される。
ともなうモビリティ低下による抵抗の増大は、MOS)
ランジスタ4にゲート電位を供給する電圧源3の温度上
昇にともなう出力電圧の増大により補償される。すなわ
ち、MOSトランジスタ4の抵抗素子としての温度依存
性は、第2図(C)に示されるように抑制され、その抵
抗値は温度変動に対して一定に保持される。この結果、
MOSトランジスタ4の抵抗素子とキャパシター5とに
より規定される遅延時間の温度による変化は、第2図(
d)に示されるように抑制され、一定に保持される。
次に、本発明の第2の実施例について説明する。第4図
は第2図の実施例の要部を示す回路図である。第4図に
示されるように、本実施例はpチャネルのMOS)ラン
ジスタロおよび負荷素子7より成る電圧源8と、Nチャ
ネルのMOSトランジスタ9と、キャパシター10と、
を備えている。
は第2図の実施例の要部を示す回路図である。第4図に
示されるように、本実施例はpチャネルのMOS)ラン
ジスタロおよび負荷素子7より成る電圧源8と、Nチャ
ネルのMOSトランジスタ9と、キャパシター10と、
を備えている。
第4図において、端子56からは電源電圧■ccが入力
され、MOSトランジスタ6のソースに供給される。M
OSトランジスタ6のゲートとドレインとは接続され、
負荷素子7を介して接地される。負荷素子7の抵抗値は
、十分に大きい値に設定され、MOS)ランジスタロの
ゲートとドレインの接続点から出力される電圧源8の出
力電圧は、Vcc IVTPIとして出力される。こ
こにV7pは、MOSトランジスタ6のしきい値電圧で
あり、1Vtplは、第3図に示されるように、温度の
上昇にともない低下する。従って、電圧源8の出力電圧
は温度の上昇にともない増大する。
され、MOSトランジスタ6のソースに供給される。M
OSトランジスタ6のゲートとドレインとは接続され、
負荷素子7を介して接地される。負荷素子7の抵抗値は
、十分に大きい値に設定され、MOS)ランジスタロの
ゲートとドレインの接続点から出力される電圧源8の出
力電圧は、Vcc IVTPIとして出力される。こ
こにV7pは、MOSトランジスタ6のしきい値電圧で
あり、1Vtplは、第3図に示されるように、温度の
上昇にともない低下する。従って、電圧源8の出力電圧
は温度の上昇にともない増大する。
一方、遅延回路の抵抗素子として作用するMOSトラン
ジスタ9とキャパシター10とは、前述の第1の実施例
と同様の温度特性を有しており、MOSトランジスタ9
の抵抗素子としての抵抗値は、温度上昇にともないキャ
リアのモビリティが減少するため第2図(a)に示され
るように増大する。しかしながら、前述のように、温度
上昇にともないMOSトランジスタ9のベースに印加さ
れている電圧源8の出力電圧が増大するなめ、前記キャ
リアのモビリティの減少が補償され、MOSトランジス
タ9は、その抵抗値が温度変動に対して一定となるよう
に動作する。すなわち、端子57を入力端子、端子58
を出力端子とし、抵抗素子として動作するMOSトラン
ジスタ9とキャパシター10によって形成される遅延回
路の遅延時間は、第1の実施例の場合と同様、第2図(
d)に示されるように温度変動に対して一定に保持され
る。
ジスタ9とキャパシター10とは、前述の第1の実施例
と同様の温度特性を有しており、MOSトランジスタ9
の抵抗素子としての抵抗値は、温度上昇にともないキャ
リアのモビリティが減少するため第2図(a)に示され
るように増大する。しかしながら、前述のように、温度
上昇にともないMOSトランジスタ9のベースに印加さ
れている電圧源8の出力電圧が増大するなめ、前記キャ
リアのモビリティの減少が補償され、MOSトランジス
タ9は、その抵抗値が温度変動に対して一定となるよう
に動作する。すなわち、端子57を入力端子、端子58
を出力端子とし、抵抗素子として動作するMOSトラン
ジスタ9とキャパシター10によって形成される遅延回
路の遅延時間は、第1の実施例の場合と同様、第2図(
d)に示されるように温度変動に対して一定に保持され
る。
以上説明したように、本発明は、温度上昇にともない出
力電圧が増大する温度特性を有する電圧源を備え、抵抗
素子として動作するMOSトランジスタのゲートに前記
出力電圧を印加し、抵抗素子としての前記MO3)ラン
ジスタとキャパシターとにより遅延回路に構成すること
により、温度変動に対して遅延時間を一定に保持するこ
とのできる遅延回路を提供することができるという効果
がある。
力電圧が増大する温度特性を有する電圧源を備え、抵抗
素子として動作するMOSトランジスタのゲートに前記
出力電圧を印加し、抵抗素子としての前記MO3)ラン
ジスタとキャパシターとにより遅延回路に構成すること
により、温度変動に対して遅延時間を一定に保持するこ
とのできる遅延回路を提供することができるという効果
がある。
第1図は本発明の第1の実施例の要部を示す回路図、第
2図(a)、(b)、(c)および(d)は、MOSト
ランジスタの抵抗値、電圧源の出力電圧および遅延時間
等に関係する温度特性図、第3図は、ダイオードの降伏
電圧およびMOSトランジスタのスレッショルド電圧の
温度特性図、第4図は本発明の第2の実施例の要部を示
す回路図、第5図は、従来の遅延回路の要部を示す回路
図、第6図(a)および(b)は、従来の遅延回路にお
ける抵抗素子の抵抗値および遅延時間の温度特性図であ
る。 図において、1・・・昇圧回路、2・・・ダイオード、
3.8・・・電圧源、4,6.9・・・MOSトランジ
スタ、5,10.12・・・キャパシター、7・・・負
荷素子、11・・・抵抗。 代理人 弁理士 内 原 晋・::)lj、 \、− 第1 圓 五没 第3 ワ 牛4 ■ 第S図 手6 図
2図(a)、(b)、(c)および(d)は、MOSト
ランジスタの抵抗値、電圧源の出力電圧および遅延時間
等に関係する温度特性図、第3図は、ダイオードの降伏
電圧およびMOSトランジスタのスレッショルド電圧の
温度特性図、第4図は本発明の第2の実施例の要部を示
す回路図、第5図は、従来の遅延回路の要部を示す回路
図、第6図(a)および(b)は、従来の遅延回路にお
ける抵抗素子の抵抗値および遅延時間の温度特性図であ
る。 図において、1・・・昇圧回路、2・・・ダイオード、
3.8・・・電圧源、4,6.9・・・MOSトランジ
スタ、5,10.12・・・キャパシター、7・・・負
荷素子、11・・・抵抗。 代理人 弁理士 内 原 晋・::)lj、 \、− 第1 圓 五没 第3 ワ 牛4 ■ 第S図 手6 図
Claims (1)
- 温度上昇にともない出力電圧が上昇する特性を有する電
圧源と、前記電圧源の出力をゲート入力とし、ドレイン
が入力端子に接続され、ソースが所定のキャパシターを
介して接地されるとともに出力端子に接続されるMOS
トランジスタと、を備えることを特徴とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8021787A JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8021787A JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63246018A true JPS63246018A (ja) | 1988-10-13 |
JPH0581083B2 JPH0581083B2 (ja) | 1993-11-11 |
Family
ID=13712211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8021787A Granted JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63246018A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9150342B2 (en) | 2003-04-16 | 2015-10-06 | Intercontinental Great Brands Llc | Resealable tray container |
US8308363B2 (en) | 2006-05-23 | 2012-11-13 | Kraft Foods Global Brands Llc | Package integrity indicator for container closure |
US7963413B2 (en) | 2006-05-23 | 2011-06-21 | Kraft Foods Global Brands Llc | Tamper evident resealable closure |
DK2368811T3 (da) | 2010-03-23 | 2012-09-24 | Gen Biscuit | Genlukkelig emballage til levnedsmiddelprodukter samt fremstillingsfremgangsmåde |
-
1987
- 1987-03-31 JP JP8021787A patent/JPS63246018A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0581083B2 (ja) | 1993-11-11 |
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