JPS6324468A - フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ゛　本発明は、デジタル画像に対して局所領域のフィル
タ処理を行うフィルタ回路に関する。

〔従来の技術〕

画像処理装置においては、フィルタ処理は、平均化、ノ
イズ除去、エツジ検出等のために存効であり、欠かせな
いものである。

フィルタ処理は、一般的に第９図に示すようにｘｘｙ画
素の画像上にｎｘｎサイズのウィンドウを設定し、注目
画素とその周辺画素間において、所定の係数に基づいて
積和演算を施すものである。

演算方式にはソフトウェアによる方式及びハードウェア
による方式があるが、前者の方式は画像すイズが大きい
と膨大な演算時間が必要であった。

また、後者の方式としては特開昭６０−７２０８３号公
報に記載されているように、局所領域のサイズに応した
数、たとえば、３×３サイズで９個の演算セルを設け、
積和演算を行う方式がある。これは一つの演算セル内に
、画素の一つと演算係数（パラメータ）の一つの積をと
る乗算器と、該乗算器の出力と前段演算セルの出力との
和をとる加算器を設けるものである。

〔発明が解決しようとする問題点〕

ところが前記したようにサイズに応した演算セルを持つ
方式では、サイズが大きくなると必要な演算セルの数が
等比級数的に増力口し、回路構成が膨大なものとなった
。また、乗算部分をルックアップテーブル（以下ＬＯＴ
と略記する）に置き換える方式も考えられるが、これも
前記方式では同一内容のテーブルを多数持たなければな
らず、やはり構成が複雑となっていた。

本発明の目的は、上部の欠点を改良すべく、フィルタ処
理を行うに当たって、ｎＸｎサイズの局所領域の全てに
対応した演算セルを設けることな（、簡易な構成で、且
つ裔速なフィルタ回路を提供するものである。

〔問題点を解決するための手段〕

本発明は、上記目的を達成するため、入力画像データに
対して所定サイズのウィンドウを設定して所定の演算を
行うフィルタ回路において、上記画像データの乗算、加
算及び保持を行う第１の演算手段をフィルタ処理の互い
に異なる係数に対応して設けると共に、該第１の演算手
段で得られたデータの加算及び保持を行う第２の演算手
段を上記係数と重複する係数に対応して設けたことを特
徴とする。

〔作用） 本発明は、フィルタ処理における演算セルの各係数が、
一般に上下左右対称となっていることに着目し、回路の
簡略化を図るものである。

たとえば、フィルタ処理サイズが３×３サイズの場合、
第１０図に示すように９個の係数のうち３個の係数ａ、
ｂ、ｃで十分なことが判る。ずなわち、第１０図に示す
ウィンドウにおいて、最初及び最後のラインでは係数ａ
、ｂによる演算を行ない、中間のラインでは係数す、ｃ
による演算を行なえばよい。

〔実施例〕

以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。

第１図に簡単な例として３×３サイズのフィルタ処理を
行う例を示す。フィルタ内の係数は第１０図に示したも
ので上下左右対称なものである。この場合、必要な係数
はａ、ｂ、ｃのみである。

第１図において、１．１３はそれぞれ画像データを１ク
ロック間保持する入力ラッチ、出力ラッチ、２．３．７
は第１演算セルである。これらの第１演算セル２，３．
７は、各々乗算ルックアンプテーブル、加算器及びラッ
チを備えている。４．６゜８、１０．１１．１２は加算
器及びランチを備えた第２演算セル、５．９は（ｙ　−
３）画素骨の遅延を与えるラインバッファである（第９
図参照）。

第２図に第１演算セル２．３．７の具体例を示す。１４
は入力画像を乗算変換し出力するＦＲＯＭによるＬＩＴ
である。　ＬＩＴ　１４の内容は演算セルによって異な
り、第１演算セル２は、入力ｌに対して出力がｉａとな
るようなデータが書き込まれている。

また第１演算セル３，７もそれぞれ出力がｉｂ。

ＩＣとなるように構成されている。、１５は全加算器で
ＬＩＴ　１４出力と前段のセルの出力を加算する。１６
は加算出力を画素同期クロフクφＤの一周期間保持する
Ｄ型フリフブフロノプ（以下Ｄ−Ｆ／Ｆと略記する）で
ある。

第３図に第２演算セル４．　６．　８．１０．１１．１
２の具体例を示す、１７は第１演算セルのＬＩＩＴ　１
４の出力と前段のセルの出力を加算する全加算器、１８
はＤ−Ｆ／Ｆであり第２図に示ずＤ−Ｆ／Ｆ　１６と同
一機能を有する。

第４図にラインバッファ５．９の具体例を示す。

これはダブルバッファ方式といわれるもので、読み出し
、書き込みが同時に行えるものである。２０゜２１はＳ
ＲＡＭ、　２２〜２５はデータバスの経路を切り換える
パスバッファ、２６はＳＲＡＭ　２０．２１からの読み
出し値を画素同期クロックφＤの一周期間保持するＤ−
Ｆ／Ｆである。いまＳＲＡＭ　２０が書き込み中だとす
るとＳＲＡＭ　２１は読み出し中である。この状態では
、外部のラインバッファ制御装置（図示せず）からＳＲ
ＡＭ　２０．２１に同一のバッファアドレスが供給され
ると共に、５ＲＡ７１２０に書き込みクロックφＷＲ，
ＳＲＡＭ　２１に出力イネーブルクロックφＯＥが供給
される。また、バッファ切り換え信号がハイレベルで与
えられパスバッファ２２．２５がイネーブルとなる。し
たがって、入力画像データは、パスバッファ２２を介し
てＳＲＡＭ２０に書き込まれると同時に、ＳＲＡＭ　２
１からの読み出しデータはパスバッファ２５を介してＤ
−Ｆ／Ｆ　２６にラッチされる。

次のラインデータが入力してきたときは、ラインバッフ
ァ制御装置によりＳＲＡＭ　２０に出力イネーブルクロ
７りφＯＥ、　ＳＲＡ？＋　２１に書き込みクロックφ
目が供給される。また、バンファ切り換え信号がローレ
ベルで与えられ、ＳＲＡＭ　２０が読み出しに、またＳ
ＲＡＭ　２１が書き込みに切り替わる。

以下、ラインごとに前記動作を繰り返す。

いま、第５図に示す画素データにフィルタ処理を行う場
合を例にとり、第６図〜第８図のタイミングチャートを
参照して説明する。

なお、図において １４　　　＝ｉｌｌａ＋　　　ｉ＋ｚｂ　　　＋ｉ＋３
ａＩｚ＊　＝　ｉｚ＋ｂ　＋　１ｚｚｃ　＋　１ｚｚｂ
Ｉｓｔ　＝ｉｚ＋ａ＋　１ｉｚｂ　＋ｉｔ＊ａ■Ｘ　ｙ
　　＝　：ｘ　ｙ−＋　ａ　　＋！ｚ　ｙ　ｂ　　＋ｌ
ｘ　ｙ＋＋ａＩＸ４１　ｙ＝　１１１４１　ｙ−＋　ｂ
　＋　Ｌ＋＋　ｙ　ｃ　＋ｔｘやｌ　ｙ＊１ｂｒｘ＋ｔ
　ｙ＝　Ｉｘ＋ｆｆｉ　７−１　ａ　＋ｆｘ＊ｚ　ｙ　
ｂ　＋ｉｘ＋ｚ　ｙ＊１ａである。

まず、第１ライン目の入力においては、入カラフチ１か
らは、第６図に示すように、画素クロックφＤに同期し
て画素データＬｌ＋ｉｌｔ、・・が点（ア）に出力され
る。第１演算セル２の点（伺からは、画素データｌｌ＋
＋１１□、・・にａを乗算した値１１１ａ＋Ｉｌ！ａ＋
・・が出力される。また、前段のセルからの入力（この
場合Ｏ）と点（イ）における値とが加算され、点（ア）
の画素データＬｌ＋ｌＩ！。

・・から１クロツタ遅れで、点（つ）に画素データ１１
１ａ＋ｊｌ！ａ＋・・が出力される。また、第１演算セ
ル３の点（１）には、点（イ）の画素データｔｌｌａ＋
ｌＩ□ａ、・・と同様なタイミングで、ｂを乗算した値
ｉ１＋ｂ、　Ｌｚｂ＋　　・・が出力される。また第１
演算セル３の点（オ）には、前段のセル、すなわち、第
１演算セル２の点（つ）の値の！ｌＩａ＋ｌｌ□ａ。

・・と画像データにｂを乗算した点（１）の値＋１ｚｂ
、　１１２ｂ、　　”が加算された値ｉｚａ＋Ｌｚｂ＋
ｆ＋ｚａ＋＋１＊ｂ＋・・が、点（ア）の画素データｌ
ｌＩ＋ｌ＋！＋・・より２クロック遅れで出力される。

第２演算セル４の点（力）には前段のセル、すなわち、
第１演算セル３の点（オ）の値ｉｚａ＋Ｌｔｂ、・・と
点（イ）の値１１３ａ、ｔ＋ｍａ＋・・が加算された値
ｉ＋＋ａ＋ｉＢｂ＋１Ｂａ（□［＋ｚ）＋ｉ＋ｇａ＋１
ｌｉｂ＋ｉ＋４ａｂｌ＋ｚ）＋・・が点（ア）の画素デ
ータＬｌ＋１１□３・・より３クロフク遅れで出力され
る。つまり、この時点でＬｌ＋１１！＋ｌｌ、ｌにａ、
ｂ、ａを乗じ加算した値が出力され、次のクロックでは
ｊｌ！＋ｊ＋３＋ｊｌｔにａ、ｂ。

ａを乗じ加算した値が出力される。

以下、クロックに同期して順次演算が繰り返される。こ
の値は、同時にラインバッファ５に書き込まれていく。

次に２ライン目の入力について第７図のタイミングチャ
ートを参照して説明する。

画素クロックφＤに同期して点（ア）に画素データｊ！
＋＋！！！＋４２３＋・・が出力される。第２演算セル
６には第１演算セル３の点（１）からの値とラインバッ
ファ５の点（キ）からの値が入力する。

つまり点（ア）の画素データｊ！ｌ＋１２１．＋１３．
”にｂを乗算した値！２１ｂ＋　ｊ２□ｌ）＋　ｔｆｆ
ｉ３ｂ＋　　・・とラインバッファ５から読み出された
前ラインの演算値１１２＋１１３＋・・・が入力し、第
２演算セル６の出力である点（り）には点（ア）の画素
データ！！＋＋！Ｚ□＋１２ｆｆ＋・・から１りＯ，り
遅れてＬｚ＋ｉｚ＋ｂ、ｒ＋ｓ＋ｊｚｚｂ＋　Ｈ・が出
力される。

次のクロックで、点（り）の値と１２□＋　ｔ２３＋・
・にＣを乗算した値１２２ｃ＋ｊ２ｆｆｃ＋・・とを加
算した値１＋ｚ＋ｉｚ＋ｂ＋１ｚｉＣ，ｒ＋ｚ＋１ｚｚ
ｂ＋１ｚｔｃ＋　”が第１演算セルフの出力である点（
ケ）に出力される。そして次のクロックで、第２演算セ
ル８の出力である点（コ）にＬｚ＋ｉｚ＋ｂ＋１ｚｚＣ
＋Ｌｘｂ（’Ｉ＋ｚ＋Ｉｚｚ）、Ｉｔｚ＋１ｚｚｂ＋１
ｚｓＣ＋１ｉｎｂ（＝ＩＢ＋Ｉｚｚ）＋　　”が出力さ
れる。

第３ライン目に入ると同様の演算により、第８図に示さ
れるように、３ライン目の画像データｉ３ａの人力と同
時に、点（セ）にはＬｚ＋ｈｚ＋ｉ３＋ａ＋１ｚｓａ（
＝Ｉ　ｌｚ＋Ｉｚｚ＋ｌ５ｚ）　＋　Ｉｔ　ｆｆ＋ｈｓ
＋　１３ｚａ＋１３ｘｂ＋ｉｓ４ａＭ＋　３＋Ｉｘｓ＋
ｈ＊）、・・が出力される。

上記演算により３×３のサイズでフィルタ処理を施した
中心値が算出される。以降順次パイプライン式に演算し
ていくことにより、入力画像データに３×３サイズのフ
ィルタ処理を行った画像データを得ることができる。

以上３×３サイズであったが、５×５或いはそれ以上の
サイズ同様に回路構成ができる。サイズが大きくなって
も処理速度は同一で、１クロツクでフィルタ処理が行わ
れる。

〔発明の効果〕

本発明においては上述したように、一般的なフィルタ処
理においては係数が上下左右対称であることに着目し、
同一の係数による乗算変換をすべて一つの演算セルに行
わせる。これにより、フィルタサイズ数に応じた演算セ
ルすべてには乗算器或いはＬｔｌＴ等の乗算手段を設け
る必要がなくなり、部品点数が削減でき、また回路構成
も間車となる。

また、パイプライン式に間遠演算可能であり、サイズが
大きくなっても処理速度が低下することはない。

【図面の簡単な説明】

第１゛図は本発明に係るフィルタ回路の実施例、第２図
は第１演算セルの具体例、第３図は第２演算セルの具体
例、第４図はラインバッファの具体例、第５図はフィル
タ処理を行うべき原画像データの説明図、第６図〜第８
図は第１図の実施例の動作を示すタイミングチャート、
第９図は画像とウィンドウとの関係を示す説明図、第１
０図は３×３サイズのフィルタの一般的な係数内容を示
す説明図である。 １：入力ランチ ２．３，７　：第１演算セル ４．６．８，１０，１１，１２　：第２演算セル５．９
ニラインバツフア １３：出力ランチ １４　：　ＬＩＩＴ １５．１７：全加算器 １６．１８，２６　：　Ｄ型フリフプフロフプ２０．２
１　：　ＳＲ計 ２２〜２５：バスバッファ 特許出願人　　　　　富士ゼロックス株式会社代理人　
　手掘　益（ばか２名） 第　１　図 第　２　図 ロー−−−−−−−−−−−”１ ■ 第　３　図 第６図 １ライン目入力 （力）　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　■１ｔ　　　　　　工＋ｓ第　７　図 ２ライン目入力 第　８　図 ３ライン目入力 （７）　　　　　　１３１！　ｓｚ　　　　　Ｉｔｓ　
　　　　ｉｘ＋　　　　　ｆｓａ（イ）　　　　　　　
　　ｉｓ＋ｏ　　　　　　ｌ５ｚａ　　　　　ｆｎｔａ
　　　　　Ｉｔｓｏ　　　〈エテｔ１Ｄ〈′第　９ 二γ− 第　１０ （ｌ ｎ＝３

Claims (1)

1. 【特許請求の範囲】 １、画像データに対して所定サイズのウィンドウを設定
   して所定の演算を行うフィルタ回路において、上記画像
   データの乗算、加算及び保持を行う第１の演算手段をフ
   ィルタ処理の互いに異なる係数に対応して設けると共に
   、該第１の演算手段で得られたデータの加算及び保持を
   行う第２の演算手段を上記係数と重複する係数に対応し
   て設けたことを特徴とするフィルタ回路。 ２、上記第１の演算手段は、２つの入力部を有し且つ一
   方の入力部に入力された画像データに上記ウィンドウの
   係数を乗じる乗算手段と、該乗算手段からの乗算出力と
   他方の入力部に入力された画像データとの和をとる加算
   手段と、該加算手段の出力を保持する保持手段とから構
   成されていることを特徴とする特許請求の範囲第１項記
   載のフィルタ回路。 ３、上記第２の演算手段は、２つの入力部を有し且つ一
   方の入力部に入力された上記第１の演算手段からの乗算
   値と他方の入力部に入力された画像データとの和をとる
   加算手段と、該加算手段の出力を保持する保持手段とか
   ら構成されていることを特徴とする特許請求の範囲第１
   項又は第２項記載のフィルタ回路。