JPS63237566A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS63237566A
JPS63237566A JP62070381A JP7038187A JPS63237566A JP S63237566 A JPS63237566 A JP S63237566A JP 62070381 A JP62070381 A JP 62070381A JP 7038187 A JP7038187 A JP 7038187A JP S63237566 A JPS63237566 A JP S63237566A
Authority
JP
Japan
Prior art keywords
oxide film
layer
film
gate
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62070381A
Other languages
English (en)
Other versions
JPH0834310B2 (ja
Inventor
Hiroshi Matsui
宏 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP62070381A priority Critical patent/JPH0834310B2/ja
Priority to US07/174,494 priority patent/US4808544A/en
Publication of JPS63237566A publication Critical patent/JPS63237566A/ja
Publication of JPH0834310B2 publication Critical patent/JPH0834310B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、より拝しくに、
高密度用ＬＤＤ構造トランソスタの製造方法に関するも
のである。
（従来の技術） 従来、この種の半導体装置におけるトランジスタの製造
方法は［エレクトロンデ・９イス議事録（１９８２年）
　Ｖｏｌ、　ＥＤ−２０９、Ａ４　、第５９０〜５９６
頁」に開示されるものがあり、これを第２図（ａ）乃至
（ｅ）に工程図を示して説明する。
即ち、Ｐ型半導体のシリコン基板（以下基板という）１
上に、選択的にフィールド酸化膜２と前記基板１のトラ
ンソスタ形成領域上にゲート酸化膜３を夫々積層形成す
る。その後、該ゲート酸化膜３上に、リンを含有したポ
リシリコン層４及び高融点金属シリサイド層（Ｗｓｉ２
又はＭｏＳｉ２等）５を順次選択的に積層して、ポリサ
イドゲート電極層を形成する。次いで、前記基板１のソ
ース・ドレイｙ領域にイオン注入法を以って、ｆ層６を
形成する。その後、前記フィールド酸化膜２及びポリサ
イドｆ　−）　電極層４，５を含む基板１上にＣＶＤ法
により酸化シリコン膜７を堆積する。そして、該酸化シ
リコン膜７を、ＲＩＥ法を用いてエツチングする。その
際、酸化シリコン膜７は前記ポリサイドゲート電極層４
，５の側壁にサイドウオールスペーサ絶縁膜７ａとして
残す。次に、基板１に高濃度Ａ８　　不純物をイオン注
入して８層８を形成した後、常法の如く中間絶縁膜（Ｂ
ＰＳＧ膜）９、コンタクト部１０及びＡｌ　配線層１１
を順次形成して、Ｎ型チャネルトランノスタを製作して
いた。
（発明が解決しようとする問題点） 然し乍ら、上述した従来方法においては、サイドウオー
ルスペーサ絶縁膜７ａの下部で発生したホットキャリア
は、サイドウオールスペーサ絶縁膜７ａがｒ−）電極に
なっていないので、ゲート酸化膜３にトラップされる。
そのため、ＬＤＤ構造特有な動作試験の初期で、Ｎ一層
６の抵抗増大に伴うｇｍ％性の劣化が生じる他、Ｐ型チ
ャネルトランジスタでオフセラ）ｒ−）が容易に発生す
るという問題点があった。又、酸化シリコン膜７ＴｈＲ
ＩＥ法によりエッチングして、サイドウオールスペーサ
絶縁膜７ａを形成する場合、万一バーエッチにより同種
のフィールド酸化膜２が膜減りし、その結果、フィール
ド分離特性を劣化させるという問題点も有していた。
本発明の目的は上述の問題点に鑑み、ホットキャリアの
ゲート酸化膜へのトラップが防止でき、オフセットゲー
トの発生が防止できる他、フィールド酸化膜の膜減シが
防止できる半導体装置の製造方法を提供するものである
。
（問題点を解決するための手段） 本発明は上透し丸目的を達成するため、ノリコン基板２
１上の所要位置にフィールド酸化膜２２とゲート酸化膜
２３とを夫々形成する工程と、該ゲート酸化膜２３上に
デート電極層２４．２５を形成する工程と、前記フィー
ルド酸化膜２２、前記ケ゛−ト酸化膜２３及び前記ゲー
ト電極層２４゜２５上に導電材よシ成る導電１ｉｉ！２
７を堆積する工程と、該導′１層２７上に酸化シリコン
膜２８を堆肴する工程と、しかる後、該酸化シリコン膜
２８’＆ＲＩＥ法によりエツチングして、前記ゲート電
極層２４．２５の側壁にサイドウオールスペーサ絶縁膜
２８ａを形成した後、前記導電ｒａ２７をＲＩＥ法によ
りエツチングして、前記サイドウオールスペーサ絶縁膜
２８ａの下方にのみ前記導電層２７全残す工程とを含む
ものである。
（作　用） 本発明においては、サイドウオールスペーサ絶縁膜中に
ｒ−ト電極層に接続する導電層を形ノ成したので、サイ
ドウオールスペーサ絶縁膜下部で発生するホットキャリ
アはゲート酸化膜にドラッグされない。又、酸化シリコ
ン膜のエツチングの際、フィールド酸化膜及びゲート酸
化膜は導電層に保護され膜減りが生じない。
（実施例） 本発明の半導体装置の製造方法に係る一実施例を第１図
（ａ）　’Ｉ’ｙ至（ｅ）に工程図を示して説明する。
即ち、この製造方法は、先ず、Ｐ型半導体のシリコン基
板（以下基板という）２１上に、選択的にフィールド酸
化膜２２ｔ−４００ＯＡ形成し、これを除く部分にゲー
ト酸化膜２３を２０ＯＡ夫々積層形成する。次いで、該
ゲート酸化膜２３上全面に、ポリサイド構造（例えば、
リンネ純物を含有のＷシリサイド層２５′ｆｒ：積層し
たもの）のゲート電極層を積層形成し、これヲ・ソター
ニングする。
尚、その際、前記ゲート酸化膜２３はエツチングせずに
残しておく。更に、前記基板２１のソース・ドレイン領
域にイオン圧入法を以って、Ａ１１　　イオンを４０　
ＫｅＶ、　１〜２　Ｘ　１０１３ｉｏｎｓ／−の条件下
で打ち込み、Ｎ−Ｎ！Ｉ２６を形成する。しかる後、前
記基板２１の素子領域全面に鼠って、３００〜１００Ｏ
Ａの薄膜の導電材料（例えば、リンネ純物を５Ｘ１０　
／−程度含有させた多結晶シリコン層又はＷシリサイド
層等）から成る導を層２７を積層形成した後、該４’［
Ａ２７上にＣＶＤ法を用いて酸化シリコン膜２８を４０
０ＯＡ堆積する。次に、鹸酸化シリコン膜２８を、導′
成輸２７に対する酸化シリコン膜２８のエツチング速度
比の大きなＲＩＥ法に↓す、例えば導電層２７が多結晶
シリコン層の場合は、ＣｘＦａ　　等のフッ素系ガスの
雰囲気中でエツチングを行ない、下地の入ヴを層２７ケ
エツチングすることなく、ＩＪ記ゲート電極層２４．２
５の側壁に酸化シリコンのサイドウオールスペーサＰ　
ＲＨ２８ａを形成する。その後、４　ｊｌ　／化２７？
サイドヮオールスペーサ絶縁膜２８ａに対する導電層２
７のエツチング速度比が太きくなるＲ　Ｉ　Ｅ法により
、例えば４電層２７が多結晶ノリコン層の場合は、ＣＣ
ｌ４等の塩素系ガスの雰囲気中でエツチング速度比ない
、下地のゲート酸化膜２３及びフィールド酸化膜２２ど
エツチングすることなく、前記サイドウオールスペープ
絶縁膜２８＆の下方にのミ、導電層２７？残す。続いて
、前記ゲート虐ｆヒ膜２３を所定のＲＩＥエツチング条
件下において、基板２１をエツチングすることなく、前
記ゲート酸化膜２３の４電層２７及びゲート寛極層２４
．２５の直下部分を除きエツチング除去する。次いで、
基板１のソース舎ドレイン領域にＡｓ　　イオンヲ４０
ＫｅＶ、　５　Ｘ　ｌ　Ｏｒｏｎｓ／−の条件でイオン
注入して、９００℃のＮ２　　熱処理を以って、これを
活性化させ、Ｎ　　ｌｍ２９を形成する。続いて、全素
子領域にＢＰＳＧ膜３０全３００ＯＡ堆積し、これをパ
ターニング法により所定の：ｌンククトｆ！Ａ３１に形
成した後、該コンタクト部３１上に１μｍ厚のＡ／配鞭
層３２を形成する。
斯くして、サイドウオールスペーサ、１１１’［Ｉｆｉ
　２８ａ形成時における酸化７リコン膜２８のエツチン
グによるフィールド酸化膜２２及びゲート酸化膜２３の
膜減シが導′心層２７の介在により防止できると共に、
サイドウオール部−く一す絶縁膜２８　ａ　下に発生す
るホットキャリアが導電層２７によりゲート酸化！２３
にトラン！されない。
（発明の効果） 以上詳細に説明した様に本発明ケこよｎば、サイドウオ
ール部のゲート酸化膜上にも自己制御的にゲートを極層
を電気的に接伏する電極を有するので、サイドウオール
部のゲート酸化膜てホットキャリアがトラップさ扛ない
。よって、動作試験初期段階のＮｌψの抵抗増大に伴う
ｇｍ特性の劣化等が防止できると共に、Ｎｎの形成条ｆ
！Ｉ：（不純物の濃度分布及び接合深さ）のＬＤＤ構造
の電界強度を緩和させるための最適化が容易にできる。
更に、サイドウオール部にもゲート電極があるたメ、ト
ランジスタ動作時にはサイドウオール部面下のＮ一層に
も電荷が誘起されるので、Ｎ一層の表面は電子がアキュ
ムレートされる。よって、トランジスタ動作時にはＮｍ
の抵抗値が低減され、ｇｍの低減が防止できる。又、酸
化シリコン膜の下面には導１！層が形成されているので
、ザイドウオールスペーサ絶縁膜形ｈＪＣ時のエツチン
グにＪるフィールド酸化膜及びゲート酸化膜の膜減シが
防止できる。更に又、Ｐｆチャネルトランジスタ場合、
Ｎチャネルトランジスタと同様にサイドウオール部にｒ
−上電極がおるので、オフセットとなったサイドウオー
ル付埋め込みテヤネセ型のＰチャネルトランジスタであ
っても、トランジスタ動作時にはサイドウオール部面下
にホールが誘起されるため、ｇｍ特件の大幅な劣化が生
じない等の特有の効果より前記問題を解決し得る。
【図面の簡単な説明】
第１図（ａ）乃至（ｅＪは本発明方法の実施例に係る工
程図、第２図（ａ）乃至（ｅ）は従来方法の工程図であ
る。 ２１・・・シリコン基板、２２・・・フィールド酸化膜
、２　３　　＝−１−”　　−）　　ＣＩＨｔ［、２４
、２５・　　ｒ−）ｉ　極　ｔ−，２７・・・’；Ｓ　
′＝ｔ　ｉω、２８・・・酸化シリコン膜、２８ａ・・
・ナイドフォールスペーサ絶縁膜。 〜〜　　二φ〜〜

Claims (1)

  1. 【特許請求の範囲】 　シリコン基板上の所要位置にフィールド酸化膜とゲー
    ト酸化膜とを夫々形成する工程と、 該ゲート酸化膜上にゲート電極層を形成する工程と、 前記フィールド酸化膜、前記ゲート酸化膜及び前記ゲー
    ト電極層上に導電材より成る導電層を堆積する工程と、 該導電層上に酸化シリコン膜を堆積する工程と、しかる
    後、該酸化シリコン膜をＲＩＥ法によりエッチングして
    、前記ゲート電極層の側壁にサイドウォールスペーサ絶
    縁膜を形成した後、前記導電層をＲＩＥ法によりエッチ
    ングして、前記サイドウォールスペーサ絶縁膜の下方に
    のみ前記導電層を残す工程とを含むことを特徴とする半
    導体装置の製造方法。
JP62070381A 1987-03-06 1987-03-26 半導体装置の製造方法 Expired - Lifetime JPH0834310B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62070381A JPH0834310B2 (ja) 1987-03-26 1987-03-26 半導体装置の製造方法
US07/174,494 US4808544A (en) 1987-03-06 1988-03-28 LDD structure containing conductive layer between gate oxide and sidewall spacer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62070381A JPH0834310B2 (ja) 1987-03-26 1987-03-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS63237566A true JPS63237566A (ja) 1988-10-04
JPH0834310B2 JPH0834310B2 (ja) 1996-03-29

Family

ID=13429806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62070381A Expired - Lifetime JPH0834310B2 (ja) 1987-03-06 1987-03-26 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4808544A (ja)
JP (1) JPH0834310B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01181471A (ja) * 1988-01-08 1989-07-19 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
JPH02125433A (ja) * 1988-11-04 1990-05-14 Yamaha Corp Ｍｏｓ型トランジスタとその製法
JPH03157938A (ja) * 1989-11-03 1991-07-05 Philips Gloeilampenfab:Nv Ｍｉｓトランジスタを具備する半導体デバイスを製造する方法
DE4143115A1 (de) * 1991-02-26 1992-09-03 Samsung Electronics Co Ltd Invertierter t-ldd mos feldeffekt-transistor und verfahren zu seiner herstellung
JP2004119862A (ja) * 2002-09-27 2004-04-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612557A (en) * 1986-10-27 1997-03-18 Seiko Epson Corporation Semiconductor device having an inter-layer insulating film disposed between two wiring layers
US5191402A (en) * 1986-10-27 1993-03-02 Seiko Epson Corporation Semiconductor device having an inter-layer insulating film disposed between two wiring layers
KR920007787B1 (ko) * 1987-06-09 1992-09-17 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
US5212105A (en) * 1989-05-24 1993-05-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device manufactured thereby
US5286998A (en) * 1989-05-31 1994-02-15 Fujitsu Limited Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere
US4951100A (en) * 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor
WO1991002379A1 (en) * 1989-07-27 1991-02-21 Seiko Instruments Inc. Misfet and method of producing the same
JPH03220729A (ja) * 1990-01-25 1991-09-27 Nec Corp 電界効果型トランジスタの製造方法
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
US4975385A (en) * 1990-04-06 1990-12-04 Applied Materials, Inc. Method of constructing lightly doped drain (LDD) integrated circuit structure
DE69132695T2 (de) * 1990-05-11 2002-06-13 Koninklijke Philips Electronics N.V., Eindhoven CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5426327A (en) * 1990-10-05 1995-06-20 Nippon Steel Corporation MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations
US5244823A (en) * 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
US5401994A (en) * 1991-05-21 1995-03-28 Sharp Kabushiki Kaisha Semiconductor device with a non-uniformly doped channel
JP2633104B2 (ja) * 1991-05-21 1997-07-23 シャープ株式会社 半導体装置の製造方法
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
US5221635A (en) * 1991-12-17 1993-06-22 Texas Instruments Incorporated Method of making a field-effect transistor
US5393685A (en) * 1992-08-10 1995-02-28 Taiwan Semiconductor Manufacturing Company Peeling free metal silicide films using rapid thermal anneal
US5411907A (en) * 1992-09-01 1995-05-02 Taiwan Semiconductor Manufacturing Company Capping free metal silicide integrated process
DE69232311D1 (de) * 1992-09-30 2002-01-31 St Microelectronics Srl Herstellungsverfahren von integrierten Vorrichtungen und so hergestellte integrierte Vorrichtung
US5568418A (en) * 1992-09-30 1996-10-22 Sgs-Thomson Microelectronics S.R.L. Non-volatile memory in an integrated circuit
EP0591598B1 (en) * 1992-09-30 1998-12-02 STMicroelectronics S.r.l. Method of fabricating non-volatile memories, and non-volatile memory produced thereby
US5369041A (en) * 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
US5962898A (en) * 1994-04-11 1999-10-05 Texas Instruments Incorporated Field-effect transistor
US5506161A (en) * 1994-10-24 1996-04-09 Motorola, Inc. Method of manufacturing graded channels underneath the gate electrode extensions
US6074922A (en) * 1998-03-13 2000-06-13 Taiwan Semiconductor Manufacturing Company Enhanced structure for salicide MOSFET
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61119078A (ja) * 1984-11-14 1986-06-06 Toshiba Corp Ｍｏｓ型半導体装置
JPS61255069A (ja) * 1985-05-08 1986-11-12 Toshiba Corp 絶縁ゲ−ト型電界効果トランジスタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663645A (en) * 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
US4727038A (en) * 1984-08-22 1988-02-23 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device
EP0173953B1 (en) * 1984-08-28 1991-07-17 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device having a gate electrode
US4754320A (en) * 1985-02-25 1988-06-28 Kabushiki Kaisha Toshiba EEPROM with sidewall control gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61119078A (ja) * 1984-11-14 1986-06-06 Toshiba Corp Ｍｏｓ型半導体装置
JPS61255069A (ja) * 1985-05-08 1986-11-12 Toshiba Corp 絶縁ゲ−ト型電界効果トランジスタ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01181471A (ja) * 1988-01-08 1989-07-19 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
JPH02125433A (ja) * 1988-11-04 1990-05-14 Yamaha Corp Ｍｏｓ型トランジスタとその製法
JPH03157938A (ja) * 1989-11-03 1991-07-05 Philips Gloeilampenfab:Nv Ｍｉｓトランジスタを具備する半導体デバイスを製造する方法
DE4143115A1 (de) * 1991-02-26 1992-09-03 Samsung Electronics Co Ltd Invertierter t-ldd mos feldeffekt-transistor und verfahren zu seiner herstellung
JPH04317339A (ja) * 1991-02-26 1992-11-09 Samsung Electron Co Ltd 逆ｔ字形状ゲートのｌｄｄ型ｍｏｓ電界効果トランジスタおよびその製造方法
JP2004119862A (ja) * 2002-09-27 2004-04-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
JPH0834310B2 (ja) 1996-03-29
US4808544A (en) 1989-02-28

Similar Documents

Publication Publication Date Title
JPS63237566A (ja) 半導体装置の製造方法
US6770522B2 (en) Semiconductor device and manufacturing method thereof
US6391750B1 (en) Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness
JP3383140B2 (ja) 不揮発性半導体記憶装置の製造方法
JPH08213481A (ja) Ｃｍｏｓデバイスのゲート電極の形成方法
JPH11265987A (ja) 不揮発性メモリ及びその製造方法
JPH04286154A (ja) 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法
US6699758B2 (en) Semiconductor device and method for manufacturing the same
JP2965283B2 (ja) 薄膜トランジスタの製造方法
JP3246094B2 (ja) トランジスタの製造方法
JPH02271674A (ja) 半導体装置
KR20030077387A (ko) 반도체 장치 제조 방법
JPH0855852A (ja) 半導体装置及びその製造方法
KR100311990B1 (ko) 용량 소자를 갖는 반도체 장치 및 그 제조 방법
JPS6193641A (ja) 半導体装置
JPH05251712A (ja) 不揮発性半導体記憶装置の製造方法
JPH04101432A (ja) Ｍｉｓ型トランジスタの製造方法
JPH01165162A (ja) 半導体記憶装置の製造方法
JPH06151779A (ja) 半導体装置の製造方法
JPS60133755A (ja) 半導体装置の製造方法
JPH03283565A (ja) Ｍｏｓ型半導体集積回路装置
JPH06120431A (ja) バイポーラトランジスタ及び半導体装置の製造方法
JPH09246551A (ja) Ｍｏｓ型半導体装置及びその製造方法
JPH01260857A (ja) 半導体素子およびその製造方法
JPH05251570A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term