JPH04101432A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH04101432A JPH04101432A JP21881390A JP21881390A JPH04101432A JP H04101432 A JPH04101432 A JP H04101432A JP 21881390 A JP21881390 A JP 21881390A JP 21881390 A JP21881390 A JP 21881390A JP H04101432 A JPH04101432 A JP H04101432A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｍｌ、Ｓ型トランジスタの製造方法に関し、
特に、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ） ｊｆｌ造ＭＯ８型電界効果トランジスタの製
造方法に関する。
特に、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ） ｊｆｌ造ＭＯ８型電界効果トランジスタの製
造方法に関する。
従来のＬ Ｄ Ｄ構造ＭＯ３型トランジスタの製造方法
を第２図（ａ）、（ｂ）を参照して説明する。
を第２図（ａ）、（ｂ）を参照して説明する。
先ず、第２図（ａ）に示すように、Ｐ型シリコン基板２
０１表面にＬＯＣＯ８法によりフィールド酸化膜２０２
を形成して素子領域を区画したのち、その素子領域のＰ
型シリコン基板２０１の表面を酸化し、ゲート酸化膜２
０３を形成し、フォトエツチング法により、Ｎ型多結晶
シリコンのゲート電極２０４を形成する。その後、イオ
ン注入法によりリン（ＳＩＰ＋）を注入しＮ型の低濃度
拡散層２０５−１，２０５−２を形成する。その後、Ｃ
ＶＤ法により酸化シリコン膜を基板上に形成し、異方性
エツチングによりエッチバックを行いゲート電極２０４
の側壁にのみ酸化シリコン膜を残してスペーサ２１３を
形成する。その後、第２図（ｂ）に示すように、イオン
注入法にて、ひ素（７５ＡＳ＋）を注入し、Ｎ型の高濃
度拡散層２１０−１，２１０−２を形成し、イオン注入
のダメージ回復及びひ素の活性化の為、９００°Ｃ程度
の熱処理を行っていた。
０１表面にＬＯＣＯ８法によりフィールド酸化膜２０２
を形成して素子領域を区画したのち、その素子領域のＰ
型シリコン基板２０１の表面を酸化し、ゲート酸化膜２
０３を形成し、フォトエツチング法により、Ｎ型多結晶
シリコンのゲート電極２０４を形成する。その後、イオ
ン注入法によりリン（ＳＩＰ＋）を注入しＮ型の低濃度
拡散層２０５−１，２０５−２を形成する。その後、Ｃ
ＶＤ法により酸化シリコン膜を基板上に形成し、異方性
エツチングによりエッチバックを行いゲート電極２０４
の側壁にのみ酸化シリコン膜を残してスペーサ２１３を
形成する。その後、第２図（ｂ）に示すように、イオン
注入法にて、ひ素（７５ＡＳ＋）を注入し、Ｎ型の高濃
度拡散層２１０−１，２１０−２を形成し、イオン注入
のダメージ回復及びひ素の活性化の為、９００°Ｃ程度
の熱処理を行っていた。
この従来のＬ Ｄ Ｄ ）−ランジスタの製造方法では
、スペーサ形成のためのエッチバック時にゲート酸化膜
もエツチングされイオンでシリコン基板を直接たたくこ
とが多く将来ソース・トレインを形成する領域にダメー
ジか残る。
、スペーサ形成のためのエッチバック時にゲート酸化膜
もエツチングされイオンでシリコン基板を直接たたくこ
とが多く将来ソース・トレインを形成する領域にダメー
ジか残る。
また、Ｎ型の高濃度拡散層の形成のためのイオン注入時
にアモルファス化したソース・ドレイン領域の再結晶化
及び、注入したヒ素の活性化をすべく、９００℃程度の
熱処理を行うと、スペーサのエツジ部直下のアモルファ
ス化した層はその層の下部の単結晶シリコン層を核にし
て同相エピタキシャル成長する。しかしその際、スペー
サ直下のアモルファス化した層は、スペーサにより強く
固定されている為、再結晶化の際に応力を受は結晶欠陥
２１４が発生し易い。
にアモルファス化したソース・ドレイン領域の再結晶化
及び、注入したヒ素の活性化をすべく、９００℃程度の
熱処理を行うと、スペーサのエツジ部直下のアモルファ
ス化した層はその層の下部の単結晶シリコン層を核にし
て同相エピタキシャル成長する。しかしその際、スペー
サ直下のアモルファス化した層は、スペーサにより強く
固定されている為、再結晶化の際に応力を受は結晶欠陥
２１４が発生し易い。
以上二つの理由により、接合漏れ電流が増加するという
問題があった。
問題があった。
本願箱１の発明のＭＩＳ型電界効果トランジスタの製造
方法は、第１導電型半導体基板上にゲート絶縁膜を形成
し、該ゲート絶縁膜上にゲート電極を形成した後、該ゲ
ート電極をマスクにイオン注入を行ない前記半導体基板
と逆導電型の低濃度拡散層を形成する工程と、前記半導
体基板上に一様に多結晶シリコン膜、絶縁膜の順に被着
する工程と、該絶縁膜を異方性エツチングにより、前記
ゲート電極の側壁にのみ残す工程と、該側壁にのみ残し
た絶縁膜をマスクに前記多結晶シリコン膜を等方性エツ
チングし、前記絶縁膜と前記ゲート電極側壁との間にの
み残す工程と、前記ゲート電極、多結晶シリコン膜及び
絶縁膜をマスクにイオン注入を行ない前記低濃度拡散層
と同導電型の高濃度拡散層を形成する工程と所定温度で
アニールする工程とを有している。
方法は、第１導電型半導体基板上にゲート絶縁膜を形成
し、該ゲート絶縁膜上にゲート電極を形成した後、該ゲ
ート電極をマスクにイオン注入を行ない前記半導体基板
と逆導電型の低濃度拡散層を形成する工程と、前記半導
体基板上に一様に多結晶シリコン膜、絶縁膜の順に被着
する工程と、該絶縁膜を異方性エツチングにより、前記
ゲート電極の側壁にのみ残す工程と、該側壁にのみ残し
た絶縁膜をマスクに前記多結晶シリコン膜を等方性エツ
チングし、前記絶縁膜と前記ゲート電極側壁との間にの
み残す工程と、前記ゲート電極、多結晶シリコン膜及び
絶縁膜をマスクにイオン注入を行ない前記低濃度拡散層
と同導電型の高濃度拡散層を形成する工程と所定温度で
アニールする工程とを有している。
又、本願箱２の発明のＭＩＳ型電界効果トランジスタの
製造方法は、第１導電型半導体基板上にゲート絶縁膜を
形成し、ゲート絶縁膜上にゲート電極を形成した後、該
ゲート電極をマスクにイオン注入を行ない前記半導体基
板と逆導電型の低濃度拡散層を形成する工程と、前記半
導体基板上に一様に多結晶シリコン膜、絶縁膜の順に被
着する工程と、該絶縁膜を異方性エツチングにより、前
記ゲート電極の側壁にのみ残す工程と、前記ゲート電極
及び絶縁膜をマスクにイオン注入を行ない前記低濃度拡
散層と同導電型の高濃度拡散層を形成する工程と、前記
側壁にのみ残した絶縁膜をマスクに、前記多結晶シリコ
ン膜を等方性エツチングし、前記絶縁膜と前記ゲート電
極側壁との間にのみ残す工程と、所定温度でアニールす
る工程とを有している。
製造方法は、第１導電型半導体基板上にゲート絶縁膜を
形成し、ゲート絶縁膜上にゲート電極を形成した後、該
ゲート電極をマスクにイオン注入を行ない前記半導体基
板と逆導電型の低濃度拡散層を形成する工程と、前記半
導体基板上に一様に多結晶シリコン膜、絶縁膜の順に被
着する工程と、該絶縁膜を異方性エツチングにより、前
記ゲート電極の側壁にのみ残す工程と、前記ゲート電極
及び絶縁膜をマスクにイオン注入を行ない前記低濃度拡
散層と同導電型の高濃度拡散層を形成する工程と、前記
側壁にのみ残した絶縁膜をマスクに、前記多結晶シリコ
ン膜を等方性エツチングし、前記絶縁膜と前記ゲート電
極側壁との間にのみ残す工程と、所定温度でアニールす
る工程とを有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本願節１の発明の一実施例のＬ
ＤＤ構造ＭＯ３型電界効果トランジスタの製造方法を説
明するための工程順断面図である。
ＤＤ構造ＭＯ３型電界効果トランジスタの製造方法を説
明するための工程順断面図である。
まず第１図（ａ＞に示すようにＰ型シリコン基板１０１
上に、Ｌ ＯＣＯＳ法により厚さ６００ｎｍのフィール
ド酸化膜１０２を形成して区画した素子領域のシリコン
表面を９００ ’Ｃで酸化し、厚さ２０ｎｍのゲート酸
化膜１０３を形成する。
上に、Ｌ ＯＣＯＳ法により厚さ６００ｎｍのフィール
ド酸化膜１０２を形成して区画した素子領域のシリコン
表面を９００ ’Ｃで酸化し、厚さ２０ｎｍのゲート酸
化膜１０３を形成する。
その後、フォトエツチング法により多結晶シリコンのゲ
ート電極１０４（厚さ３００ｎｍ）のパターニングを行
い、このゲート電ｉ ］、 ０４及びフィールド酸化膜
１０２をマスクにして、セルファライン法によりリン（
３１ｐ＋）をイオン注入しくエネルギー：４０ｋｅＶ、
ドーズ量：３×１０１３ｃ ｍ−２） 、Ｎ型の低濃度
拡散層１０５１．１０５−２を形成する。
ート電極１０４（厚さ３００ｎｍ）のパターニングを行
い、このゲート電ｉ ］、 ０４及びフィールド酸化膜
１０２をマスクにして、セルファライン法によりリン（
３１ｐ＋）をイオン注入しくエネルギー：４０ｋｅＶ、
ドーズ量：３×１０１３ｃ ｍ−２） 、Ｎ型の低濃度
拡散層１０５１．１０５−２を形成する。
次に第１図（ｂ）に示すように、ＣＶＤ法により、多結
晶シリコン膜１０６（厚さ５０ｎｍ）。
晶シリコン膜１０６（厚さ５０ｎｍ）。
酸化シリコン膜１０７（厚さ２００ｎｍ）を順次成長す
る。
る。
その後第１図（ｃ）に示すように、異方性エツチング（
ＲＩＥ）により、酸化シリコン膜をエッチバックし、ゲ
ート電極１０４の側壁にスペーサ絶縁膜１０８を形成す
る。この時のエッチバックにおいてエツチングガスとし
て、ＣＨＦ３＋８２を用いれば、酸化シリコン膜と多結
晶シリコン膜との選択比は５：１以上とれる為、スペー
サ絶縁膜１０８を形成する際に、基板を直接たなくこと
かなく、ダメージは全くない。
ＲＩＥ）により、酸化シリコン膜をエッチバックし、ゲ
ート電極１０４の側壁にスペーサ絶縁膜１０８を形成す
る。この時のエッチバックにおいてエツチングガスとし
て、ＣＨＦ３＋８２を用いれば、酸化シリコン膜と多結
晶シリコン膜との選択比は５：１以上とれる為、スペー
サ絶縁膜１０８を形成する際に、基板を直接たなくこと
かなく、ダメージは全くない。
次に第１図（ｄ）に示すように多結晶シリコン膜を弗酸
及び硝酸を含むエツチング液でエツチングし、スペーサ
シリコン膜１０９を形成する。この時、等方性エツチン
グの為に多結晶シリコン膜はスペーサ絶縁膜１０８のエ
ツジより０．１μｍ程度、サイドエッチされる。その後
、ヒ素（７５Ａｓ＋）をイオン注入しくエネルギー７０
ｋ ｅ Ｖ 、 ドーズ量５ Ｘ １０１５ｃ ｍ−
２） 、少なくとも８００°Ｃ１好ましくは９００°Ｃ
１１０分程度のアニールを行いＮ型の高濃度拡散層１１
０−１゜１１０−２を形成する。この時イオン注入によ
りアモルファス化したシリコンか再結晶するが、スペー
サシリコン膜１０９がスペーサ絶縁膜１０８のエツジよ
り０．１μｍ内側にくるので、スペーサ絶縁膜］０８と
アモルファス化したシリコン層との間にすき間ができる
為、応力を受けることを回避てき、結晶欠陥の発生を防
ぐことができる。
及び硝酸を含むエツチング液でエツチングし、スペーサ
シリコン膜１０９を形成する。この時、等方性エツチン
グの為に多結晶シリコン膜はスペーサ絶縁膜１０８のエ
ツジより０．１μｍ程度、サイドエッチされる。その後
、ヒ素（７５Ａｓ＋）をイオン注入しくエネルギー７０
ｋ ｅ Ｖ 、 ドーズ量５ Ｘ １０１５ｃ ｍ−
２） 、少なくとも８００°Ｃ１好ましくは９００°Ｃ
１１０分程度のアニールを行いＮ型の高濃度拡散層１１
０−１゜１１０−２を形成する。この時イオン注入によ
りアモルファス化したシリコンか再結晶するが、スペー
サシリコン膜１０９がスペーサ絶縁膜１０８のエツジよ
り０．１μｍ内側にくるので、スペーサ絶縁膜］０８と
アモルファス化したシリコン層との間にすき間ができる
為、応力を受けることを回避てき、結晶欠陥の発生を防
ぐことができる。
次に、第１図（ｅ）に示すように、従来法により、層間
絶縁膜１１１を形成し、コンタクト穴を形成し、Ａｆｆ
ｌ配線１１２−１，１１２−２をパターニングすれば、
ＬＤＤ構造ＭＯ３型電界効果トランジスタが完成する。
絶縁膜１１１を形成し、コンタクト穴を形成し、Ａｆｆ
ｌ配線１１２−１，１１２−２をパターニングすれば、
ＬＤＤ構造ＭＯ３型電界効果トランジスタが完成する。
尚、本実施例ではゲート電極として多結晶シリコン層を
用いたが高融点金属及び高融点金属のシリサイド膜を用
いてもよい。また、Ｐ型シリコン基板をＮ型シリコン基
板として、Ｐ型電界効果トランジスタを形成してもよい
。また、アニールを９００℃で行ったが、８００℃以上
であれば、充分再結晶化されることが一般に知られてい
る。
用いたが高融点金属及び高融点金属のシリサイド膜を用
いてもよい。また、Ｐ型シリコン基板をＮ型シリコン基
板として、Ｐ型電界効果トランジスタを形成してもよい
。また、アニールを９００℃で行ったが、８００℃以上
であれば、充分再結晶化されることが一般に知られてい
る。
次に、本願節２の発明の一実施例について説明する。
先に説明した実施例と同様の工程を経て酸化シリコン膜
のスペーサ絶縁膜１０８を形成した後（第１図（Ｃ））
多結晶シリコン層１０６（膜厚３０ｎｍ）をエツチング
する前に、ヒ素（７１ＡＳツをイオン注入（エネルギー
＋１５０ｋｅＶ、 ドーズ量： ５ Ｘ １０１５ｃ
ｍ−２）する。ここで多結晶シリコン１−０６膜厚を３
０ｎｍ、注入エネルギーを１５０ｋｅＶにしたのは多結
晶シリコン層１０６を通して注入するためである。その
後多結晶シリコン膜を弗酸及び硝酸を含むエツチング液
でエツチングし、スペーサシリコン膜１０９を形成した
後、９００℃、１０分程度のアニールを行う。
のスペーサ絶縁膜１０８を形成した後（第１図（Ｃ））
多結晶シリコン層１０６（膜厚３０ｎｍ）をエツチング
する前に、ヒ素（７１ＡＳツをイオン注入（エネルギー
＋１５０ｋｅＶ、 ドーズ量： ５ Ｘ １０１５ｃ
ｍ−２）する。ここで多結晶シリコン１−０６膜厚を３
０ｎｍ、注入エネルギーを１５０ｋｅＶにしたのは多結
晶シリコン層１０６を通して注入するためである。その
後多結晶シリコン膜を弗酸及び硝酸を含むエツチング液
でエツチングし、スペーサシリコン膜１０９を形成した
後、９００℃、１０分程度のアニールを行う。
この実施例では、基板表面を一様に覆った多結晶シリコ
ン膜（導電層）を通して、ヒ素（７１Ａｓツのイオン注
入を行うので、注入時のチャージアップによるゲート酸
化膜の劣化、破壊を軽減できる利点がある。
ン膜（導電層）を通して、ヒ素（７１Ａｓツのイオン注
入を行うので、注入時のチャージアップによるゲート酸
化膜の劣化、破壊を軽減できる利点がある。
以上説明したように本願第１．第２の発明は、スペーサ
として多結晶シリコン膜と絶縁膜の二種類で形成してお
り、スペーサ形成方法としてます絶縁膜を異方性エツチ
ングしてスペーサ絶縁膜を形成したのち、その下層の多
結晶シリコン膜をスペーサ絶縁膜をマスクにして等方性
エツチングをしサイドエッチさせることで、絶縁膜のエ
ッチバック時に基板表面のシリコン層を直接たたかない
こと及び高濃度拡散層の形成のためのイオン注入によっ
て生じた基板表面のアモルファス化したシリコン層の再
結晶化時にスペーサの応力による影響を受けない為、結
晶欠陥の発生を防止できることにより、接合漏れ電流を
低減できるという効果を有している。また、本願第２の
発明は、前述の多結晶シリコン膜のエツチング前に高濃
度拡散層を形成するためのイオン注入を行なうので、ゲ
ート絶縁膜の破壊を防止できる効果も有している。
として多結晶シリコン膜と絶縁膜の二種類で形成してお
り、スペーサ形成方法としてます絶縁膜を異方性エツチ
ングしてスペーサ絶縁膜を形成したのち、その下層の多
結晶シリコン膜をスペーサ絶縁膜をマスクにして等方性
エツチングをしサイドエッチさせることで、絶縁膜のエ
ッチバック時に基板表面のシリコン層を直接たたかない
こと及び高濃度拡散層の形成のためのイオン注入によっ
て生じた基板表面のアモルファス化したシリコン層の再
結晶化時にスペーサの応力による影響を受けない為、結
晶欠陥の発生を防止できることにより、接合漏れ電流を
低減できるという効果を有している。また、本願第２の
発明は、前述の多結晶シリコン膜のエツチング前に高濃
度拡散層を形成するためのイオン注入を行なうので、ゲ
ート絶縁膜の破壊を防止できる効果も有している。
第１図（ａ）〜（ｅ）は本願第１の発明及び第２の発明
それぞれの一実施例を説明するための工程順断面図、第
２図（ａ）、（ｂ）は従来例を説明するための工程順断
面図である。
それぞれの一実施例を説明するための工程順断面図、第
２図（ａ）、（ｂ）は従来例を説明するための工程順断
面図である。
１０１．２０１・Ｐ型シリコン基板、１０２゜２０２・
・フィールド酸化膜、１０３，２０３・・・ゲート酸化
膜、１０４，２０４・・・ゲート電極、１．０５−１，
１０５−２，２０５−１，２０５−２・・・Ｎ型の低濃
度拡散層、１０６・・・多結晶シリコン層、１０７・・
・酸化シリコン膜、］−０８・スペーサ絶縁膜、１０９
・・スペーサシリコン膜、１１０１．１１０〜２，２１
０−１，２１０−２・・・Ｎ型の高濃度拡散層、１１１
・・・層間酸化膜、１１２］、、１１２−２・・・Ａｆ
ｆｌ配線、２１３・・・スペーサ、２１４・・・結晶欠
陥。
・フィールド酸化膜、１０３，２０３・・・ゲート酸化
膜、１０４，２０４・・・ゲート電極、１．０５−１，
１０５−２，２０５−１，２０５−２・・・Ｎ型の低濃
度拡散層、１０６・・・多結晶シリコン層、１０７・・
・酸化シリコン膜、］−０８・スペーサ絶縁膜、１０９
・・スペーサシリコン膜、１１０１．１１０〜２，２１
０−１，２１０−２・・・Ｎ型の高濃度拡散層、１１１
・・・層間酸化膜、１１２］、、１１２−２・・・Ａｆ
ｆｌ配線、２１３・・・スペーサ、２１４・・・結晶欠
陥。
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板上にゲート絶縁膜を形成し、
該ゲート絶縁膜上にゲート電極を形成した後、該ゲート
電極をマスクにイオン注入を行ない前記半導体基板と逆
導電型の低濃度拡散層を形成する工程と、前記半導体基
板上に一様に多結晶シリコン膜、絶縁膜の順に被着する
工程と、該絶縁膜を異方性エッチングにより、前記ゲー
ト電極の側壁にのみ残す工程と、該側壁にのみ残した絶
縁膜をマスクに前記多結晶シリコン膜を等方性エッチン
グし、前記絶縁膜と前記ゲート電極側壁との間にのみ残
す工程と、前記ゲート電極、多結晶シリコン膜及び絶縁
膜をマスクにイオン注入を行ない前記低濃度拡散層と同
導電型の高濃度拡散層を形成する工程と所定温度でアニ
ールする工程とを有することを特徴とするＭＩＳ型トラ
ンジスタの製造方法。 ２、第１導電型半導体基板上にゲート絶縁膜を形成し、
ゲート絶縁膜上にゲート電極を形成した後、該ゲート電
極をマスクにイオン注入を行ない前記半導体基板と逆導
電型の低濃度拡散層を形成する工程と、前記半導体基板
上に一様に多結晶シリコン膜、絶縁膜の順に被着する工
程と、該絶縁膜を異方性エッチングにより、前記ゲート
電極の側壁にのみ残す工程と、前記ゲート電極及び絶縁
膜をマスクにイオン注入を行ない前記低濃度拡散層と同
導電型の高濃度拡散層を形成する工程と、前記側壁にの
み残した絶縁膜をマスクに、前記多結晶シリコン膜を等
方性エッチングし、前記絶縁膜と前記ゲート電極側壁と
の間にのみ残す工程と、所定温度でアニールする工程と
を有することを特徴とするＭＩＳ型トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21881390A JPH04101432A (ja) | 1990-08-20 | 1990-08-20 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21881390A JPH04101432A (ja) | 1990-08-20 | 1990-08-20 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101432A true JPH04101432A (ja) | 1992-04-02 |
Family
ID=16725747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21881390A Pending JPH04101432A (ja) | 1990-08-20 | 1990-08-20 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
-
1990
- 1990-08-20 JP JP21881390A patent/JPH04101432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
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