JPS63237154A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS63237154A JPS63237154A JP7037187A JP7037187A JPS63237154A JP S63237154 A JPS63237154 A JP S63237154A JP 7037187 A JP7037187 A JP 7037187A JP 7037187 A JP7037187 A JP 7037187A JP S63237154 A JPS63237154 A JP S63237154A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- memory
- access
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はマルチＣＰＵ （中央処理装置）システムのメ
モリアクセス方式に関する。
モリアクセス方式に関する。
（従来の技術）
従来マルチＣＰＵシステムにおいては、バス調停回路（
バスの使用権の制御をする回路）を通してバスに信号を
出力し、メモリへのアクセスを行なっていた。第４図示
そのマルチＣＰＵシステムを示し、図中１１＋１２はＣ
ＰＵボード、ＣＰＵ１．ＣＰＵ２は中央処理装置、２１
．２２はバス調停回路、３はメモリボード、４はメモリ
、５はバスである。従ってＣＰＵからメモリ４へのアク
セスが発生した場合、必ずバス調停回路が動作するため
、アクセス時にバス調停回路によるオーバーヘッド（無
駄時間）を生じる。このためＣＰＵのもつ処理能力を低
下させる原因になっていた。
バスの使用権の制御をする回路）を通してバスに信号を
出力し、メモリへのアクセスを行なっていた。第４図示
そのマルチＣＰＵシステムを示し、図中１１＋１２はＣ
ＰＵボード、ＣＰＵ１．ＣＰＵ２は中央処理装置、２１
．２２はバス調停回路、３はメモリボード、４はメモリ
、５はバスである。従ってＣＰＵからメモリ４へのアク
セスが発生した場合、必ずバス調停回路が動作するため
、アクセス時にバス調停回路によるオーバーヘッド（無
駄時間）を生じる。このためＣＰＵのもつ処理能力を低
下させる原因になっていた。
（発明が解決しようとする間遅点）
上記のように従来は、バス調停回路を通してメモリへの
アクセスを行なっていたため、ＣＰＵの処理能力を低下
させていた。
アクセスを行なっていたため、ＣＰＵの処理能力を低下
させていた。
そこで本発明の目的とするところは、ＣＰＵのアクセス
速度を低下させないシステムバス構成を得ることにより
、ＣＰＵの処理能力を低下させないマルチ〇ＰＵのメモ
リアクセス方式を提供することにある。
速度を低下させないシステムバス構成を得ることにより
、ＣＰＵの処理能力を低下させないマルチ〇ＰＵのメモ
リアクセス方式を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明は、第１のＣＰＵからの信号を直接出力する第１
のバスと、このバスからのアクセスを優先して受けつけ
るバス切り換え手段と、この手段の出力側に設けられた
メモリと、第２のＣＰＵからの信号で前記バス切り換え
手段を第２のバス側へ切り換える手段とを具備したこと
を特徴とする。
のバスと、このバスからのアクセスを優先して受けつけ
るバス切り換え手段と、この手段の出力側に設けられた
メモリと、第２のＣＰＵからの信号で前記バス切り換え
手段を第２のバス側へ切り換える手段とを具備したこと
を特徴とする。
即ち本発明は、第１のＣＰＵがメモリをアクセスすると
き第１のバスが使用でき、かつ切り換え糸路は定常では
第１のバス側につながれているから、メモリアクセスを
高速に行なうことができ、従ってＣＰＵのもつ処理能力
を向上できるようにしたものである。
き第１のバスが使用でき、かつ切り換え糸路は定常では
第１のバス側につながれているから、メモリアクセスを
高速に行なうことができ、従ってＣＰＵのもつ処理能力
を向上できるようにしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図であり、１□。
図は同実施例の構成図であり、１□。
１２はＣＰＵボード、ＣＰＵ１ 、ＣＰＵ２は中央処理
装置、２工、２２はバス調停回路、３１゜３２はメモリ
ボード、Ｍ□、Ｍ２はメモリ、ＡはＣＰ Ｕ□の信号を
直接出力するバス（ＣＰＵ１専用のバス）、Ｂはマルチ
ＣＰＵシステムに対応するバス、９はバスＡとＢのバス
信号を切り換える回路である。
装置、２工、２２はバス調停回路、３１゜３２はメモリ
ボード、Ｍ□、Ｍ２はメモリ、ＡはＣＰ Ｕ□の信号を
直接出力するバス（ＣＰＵ１専用のバス）、Ｂはマルチ
ＣＰＵシステムに対応するバス、９はバスＡとＢのバス
信号を切り換える回路である。
第２図は切り換え回路９の具体例であり、１０はバスＡ
よりのアクセスを受けつけ、メモリへの要求を出す回路
、ｉｌはバスＢよりのアクセスを受けつけ、メモリへの
要求を出す回路、１２は回路１０と１１からの要求を調
停しバス切り換えを行なうバス切り換え回路、１３はメ
モリＭ１へのアクセス信号を切り換えるセレクタである
。
よりのアクセスを受けつけ、メモリへの要求を出す回路
、ｉｌはバスＢよりのアクセスを受けつけ、メモリへの
要求を出す回路、１２は回路１０と１１からの要求を調
停しバス切り換えを行なうバス切り換え回路、１３はメ
モリＭ１へのアクセス信号を切り換えるセレクタである
。
第３図は上記構成の動作を示すフロチャートである。な
おこのフロチャートはＣＰＵＩから見たものであり、Ｃ
ＰＵ２から見たものではない。まずＣＰＵ、からメモリ
Ｍ１へのアクセスが発生すると（ステップＳ １） 、
ＣＰＵ１からの信号はバスＡに出力される（ステップＳ
２）。バスＡに出力された信号は切り換え回路９を通し
くステップＳ３）、メモリＭ１のアクセスが行なわれる
（ステップＳ６）。即ちバスＢよりのアクセスが発生し
てないとき（糸路Ｓ４）、切り換え回路１２はバスＡの
信号をメモリＭエヘ接続する論理となっており、セレク
タ１３によりバスＡの信号をメモリＭ１へ接続している
。この時点においてバスＡよりのアクセスが発生すると
、バスの切り換え動作をおこすことなく、アクセス信号
がメモリＭ１へ伝えられ該メモリへのアクセスが行なわ
れる。
おこのフロチャートはＣＰＵＩから見たものであり、Ｃ
ＰＵ２から見たものではない。まずＣＰＵ、からメモリ
Ｍ１へのアクセスが発生すると（ステップＳ １） 、
ＣＰＵ１からの信号はバスＡに出力される（ステップＳ
２）。バスＡに出力された信号は切り換え回路９を通し
くステップＳ３）、メモリＭ１のアクセスが行なわれる
（ステップＳ６）。即ちバスＢよりのアクセスが発生し
てないとき（糸路Ｓ４）、切り換え回路１２はバスＡの
信号をメモリＭエヘ接続する論理となっており、セレク
タ１３によりバスＡの信号をメモリＭ１へ接続している
。この時点においてバスＡよりのアクセスが発生すると
、バスの切り換え動作をおこすことなく、アクセス信号
がメモリＭ１へ伝えられ該メモリへのアクセスが行なわ
れる。
一方、ＣＰＵ２よりバスＢを通してのアクセスが発生し
ていた場合（糸路Ｓ５）、回路１１より要求が出され、
バス切り換え回路１２によりバスＢへの切り換え信号が
出され、セレクタ１３が動作し、バスＢからメモリＭ１
へのアクセスが行なわれる（ステップＳ７）。このアク
セスが終了した時点で、セレクタ１３はバスＡの信号を
メモリＭ１へ接続する論理となるものである（ステップ
Ｓ８）。
ていた場合（糸路Ｓ５）、回路１１より要求が出され、
バス切り換え回路１２によりバスＢへの切り換え信号が
出され、セレクタ１３が動作し、バスＢからメモリＭ１
へのアクセスが行なわれる（ステップＳ７）。このアク
セスが終了した時点で、セレクタ１３はバスＡの信号を
メモリＭ１へ接続する論理となるものである（ステップ
Ｓ８）。
上記のものにおいては、ＣＰＵ、がメモリＭ１をアクセ
スする時、バスΔが使用できかつセレクタ１３の糸路は
、定常では、バスＡにつながれているから、メモリアク
セスを高速に行なうことが可能となり、ＣＩ） Ｕ 、
のもつ処理能力を向上できるものである。
スする時、バスΔが使用できかつセレクタ１３の糸路は
、定常では、バスＡにつながれているから、メモリアク
セスを高速に行なうことが可能となり、ＣＩ） Ｕ 、
のもつ処理能力を向上できるものである。
［発明の効果〕
以上説明した如く本発明によれば、ＣＰＵのアクセス速
度を低下させない構成を得ることにより、ＣＰＵの処理
能力を低下させないマルチＣＰＵのメモリアクセス方式
を提供できるものである。
度を低下させない構成を得ることにより、ＣＰＵの処理
能力を低下させないマルチＣＰＵのメモリアクセス方式
を提供できるものである。
第１図は本発明の一実施例を示す構成図、第２図は同構
成の一部を詳細化して示す構成図、第３図は同構成の動
作を示すフローチャート、第４図は従来のマルチ〇ＰＵ
のメモリアクセス方式を示す構成図ある。 ＣＰＵ１．ＣＰＵ２・・・中央処理装置、Ｍｌ。 Ｍ２・・・メモリ、Ａ、Ｂ・・・バス％１１．１２・・
・ＣＰＵボード、２１１２２・・・バス調停回路、９・
・・切り換え回路、１０．１１・・・アクセス要求回路
、１２・・・バス切り換え回路、１３・・・セレクタ。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
成の一部を詳細化して示す構成図、第３図は同構成の動
作を示すフローチャート、第４図は従来のマルチ〇ＰＵ
のメモリアクセス方式を示す構成図ある。 ＣＰＵ１．ＣＰＵ２・・・中央処理装置、Ｍｌ。 Ｍ２・・・メモリ、Ａ、Ｂ・・・バス％１１．１２・・
・ＣＰＵボード、２１１２２・・・バス調停回路、９・
・・切り換え回路、１０．１１・・・アクセス要求回路
、１２・・・バス切り換え回路、１３・・・セレクタ。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (1)
- 第１のＣＰＵからの信号を直接出力する第１のバスと、
このバスからのアクセスを優先して受けつけるバス切り
換え手段と、この手段の出力側に設けられたメモリと、
第２のＣＰＵからの信号で前記バス切り換え手段を第２
のバス側へ切り換える手段とを具備したことを特徴とす
るメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7037187A JPS63237154A (ja) | 1987-03-26 | 1987-03-26 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7037187A JPS63237154A (ja) | 1987-03-26 | 1987-03-26 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237154A true JPS63237154A (ja) | 1988-10-03 |
Family
ID=13429514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7037187A Pending JPS63237154A (ja) | 1987-03-26 | 1987-03-26 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237154A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750037A (en) * | 1980-09-10 | 1982-03-24 | Fujitsu Ltd | Data transfer system |
| JPS5864529A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 計算機システムの入出力制御装置 |
-
1987
- 1987-03-26 JP JP7037187A patent/JPS63237154A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750037A (en) * | 1980-09-10 | 1982-03-24 | Fujitsu Ltd | Data transfer system |
| JPS5864529A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 計算機システムの入出力制御装置 |
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