JPS63234556A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラトランジスタを構成素子とし、
ショットキバリアダイオードをトランジスタのクランプ
に用いたショットキクランプ構成の半導体集積回路装置
に係り、特にスイッチング不良品を直流電気的特性テス
トでリジェクトすることができる半導体集積回路装置に
関するものである。

〔従来の技術〕

第３図は例えば「“８４三菱半導体データブソクバイボ
ーラＩ　Ｃ＜ＡＬＳＴＴＬ＞繻２−１１頁」に示された
従来の半導体集積回路を説明するための回路図であり、
図において、１は高電位電源用端子、２は低電位電源用
端子、３は入力端子、４は出力端子、５はベースが入力
端子３にエミッタが抵抗２５を介して高電位電源１にコ
レクタが低電位電源２に接続されたｐｎｐｌ−ランジス
タ、６はベースがトランジスタ５のエミッタにコレクタ
が抵抗２７を介して高電位電源１に接続されたショット
キクランプドｎｐｎ）ランジスタ（以下５ＢＤｎｐｎ）
ランジスタと記す）、７はベースがトランジスタ６のエ
ミッタに、コレクタが抵抗２９を介して高電位電源ｌに
接続された５ＢＤｎｐｎ）ランジスタ、８はベースがト
ランジスタ７のエミッタに、コレクタが出力端子４に、
エミッタが低電位電源２に接続された５ＢＤｎｐｎ）ラ
ンジスタ、９はベースがトランジスタ７のコレクタに、
コレクタが抵抗３０を介して高電位電源１に接続された
５ＢＤｎｐｎ）ランジスタ、１０はベースがトランジス
タ９のエミッタに、コレクタがトランジスタ９のコレク
タに、エミッタが出力端子４に接続されたｎｐｎ）ラン
ジスタ、３３はベース及びコレクタがそれぞれ抵抗３１
．３２を介してトランジスタ８のベースに、エミッタが
低電位電源２に接続された５ＢＤｎｐｎ）ランジスタ、
１５はアノードがトランジスタ７のベースに、カソード
がトランジスタ５のベースに接続されたシａｙトキバリ
アダイオード（以下ＳＢＤと記す）である。

次に以上のように構成された回路動作について説明する
。

まず、トランジスタ５のベースに入力端子３からハイレ
ベルの信号が印加されると、トランジスタ５と５ＢＤ１
５が非導通となり、その結果トランジスタ６．７．８が
導通し、出力端子４から電流を吸い込むため出力端子４
の電位はロウレベルとなる。この時トランジスタ７が導
通しているためトランジスタ９，１０は非導通状態とな
っているものである。

一方、トランジスタ５のベースに入力端子３からロウレ
ベルの信号が印加されるとトランジスタ５が導通し、そ
の結果トランジスタ６．７．８が非導通状態となる。ま
た、このことによりトランジスタ９．１０が導通し、高
電位電源１から抵抗３０を介して出力端子４に電流が流
れ、出力端子４の電位がハイ状態となるものである。

この時、５ＢＤ１５はトランジスタ７のベース中の余剰
キャリアを吸収し、ターンオフ時間を速めている。また
トランジスタ３３は過渡的に導通してトランジスタ８の
ベース余剰キャリアを引き抜き、ターンオフを速めてい
る。

第２図は第３図のトランジスタ６のエミッタ。

トランジスタ７のベースおよび５ＢＤ１５のアノードの
従来の配線構造を説明するための図であり、図において
１０１，１０２，１０３はそれぞれ第３図におけるトラ
ンジスタ５となる第３のトランジスタを形成するラテラ
ルｐｎｐ）ランジスタのベース、エミッタ、コレクタで
あり、１０４は入力電位をクランプするＳＢＤ、１０５
は第３図における５ＢＤ１５となる第１のＳＢＤ、１０
６゜１０７．１０８はそれぞれ第３図におけるトランジ
スタ６となる第２のトランジスタを形成するｎｐｎ）ラ
ンジスタのベース、コレクタ、エミッタ、１０９．１１
０，１１１は第３図におけるトランジスタ７となる第１
のトランジスタを形成するｎｐｎ）ランジスタのベース
、コレクタ、エミッタである。

本従来例では図に示すように第２のトランジスタのエミ
ッタ１１３から前記第１のＳＢＤのアノード１０５と前
記第１のトランジスタのベース１０９とをＡβ配線によ
り並列配線している。

ここで第３図の回路で図示するＡ点つまりトランジスタ
６のエミッタと５ＢＤ１５めアノードとの接続点から該
５ＢＤ１５を経て入力端子３に至るまでの経路で、パタ
ーン欠陥などによる配線断又は５ＢＤ１５の特性不良を
起こした場合、トランジスタ７のターンオフ時間が遅れ
てしまい、出力ロウからハイの伝搬時間ｔ　ＰＬＭが正
常時６ｎｓのものが、この不具合によりｔ　ＰＬＨが数
１００ｎｓと非常に大きくなり、スイソチング不良とな
る。

〔発明が解決しようとする問題点〕 従来の半導体集積回路装置は以上のように構成されてい
るので、ＳＢＤクランプドトランジスタ６のエミッタと
５ＢＤ１５のアノードとの接続点Ａから該５ＢＤ１５を
経て入力端子３に至るまでの経路で前述の不具合が発生
した製品はファンクションテスト、直流電気的特性テス
トでは不具合は発見されないため、スイッチングテスト
により不良品と判定する必要がある。そのため、スイッ
チングテストのコストがかかるという問題点があった。

通常、数ゲート程度の集積回路では、ファンクションテ
スト及び直流電気的特性テストで良品となった製品にス
イッチングテストを実施し、不良となった製品を解析す
るとスイッチング不良の９０％以上が第３図に示すＡ点
から５ＢＤ１５を経て入力に至るまでの経路で不具合が
発生していることに因ることが明らかになった。

この発明は上記のような問題点を解消するためになされ
たもので、上記不具合を直流電気的特性テストで発見で
きるようにし、スイッチングテストを省略することによ
り製品コストの低減を図った半導体集積回路装置を擾供
することを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、バイポーラ論理
回路において出力トランジスタをオンさせる第１のトラ
ンジスタのベースと、該第１のトランジスタのベース余
剰キャリアを吸収するためのＳＢＤのカソードと、上記
第１のトランジスタをオンさせる第２のトランジスタの
エミッタとの配線構造を第２のトランジスタのエミッタ
からＳＢＤのカソードを介して第１のトランジスタの゛
ベースに配線する構造としたものである。

〔作用〕

この発明にかかる半導体集積回路装置では、出力トラン
ジスタをオンさせる第１のトランジスタのベースと、該
第１のトランジスタのベース余剰キャリアを吸収するた
めのＳＢＤのカソードと、上記第１のトランジスタをオ
ンさせる第２のトランジスタのエミッタとの配線構造を
第２のトランジスタのエミッタからＳＢＤのカソードを
介して第１のトランジスタのベースに配線する構造とし
たから直流電気的特性を調べることにより、上記第２の
トランジスタのエミッタとＳＢＤのアノードとの接点か
ら第１のトランジスタのベースまでの経路の不具合を発
見することができ、スイッチングテストを実施しなくて
も不良品と判定することが可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路Ｖｔ？
＆の第２のトランジスタのエミッタ、第１のＳＢＤのア
ノード及び第１のトランジスタのベースの配線構造を説
明するための図であり、図において第２図と同一符号は
同一のものを示し、本実施例においてはＡｔ配線を第２
のトランジスタのエミッタ１０日から第１のＳＢＤのア
ノード１０５を遺り、第１のトランジスタのベース１０
９に直列配線したものである。

次に動作について説明する。

入力端子３にハイレベルを印加すると第３のトランジス
タ５が非導通となり、その結果第２のトランジスタ６が
導遺し次段２段の第１のトランジスタ７、出力トランジ
スタ８が駆動する。その時、出力トランジスタ８の電流
−電圧を測定することにより、第１のトランジスタ７の
ベースから第１の５ＢＤ１５のカソードを経て第２のト
ランジスタ６のエミッタまでの経路の不具合を検出する
ことができる。

即ち、第１図においてエミッタ１０８とアノード１０５
の間又はアノード１０５とベース１０９の間の配線に不
具合が生じている場合にはエミッタ１０９への導通が遮
断されることとなり、第３図のトランジスタ７はオンせ
ず、従って出力トランジスタ８もオンしないため、出力
トランジスタ８の電流−電圧は基準値とならず、欠陥を
検出できる。

以上のように本実施例では出力トランジスタ８をオンさ
せるトランジスタ７のベース中の余剰キャリアを吸収す
るための５ＢＤ１５のアノードと、トランジスタ７をオ
ンさせるトランジスタ６のエミッタと、トランジスタ７
のベースとの配線構造を、トランジスタ６のエミッタが
５ＢＤ１５のアノードを介してトランジスタ７のベース
に接続されるようにしたから、該配線のエミッタ・アノ
−ド間あるいはアノード・ベース間のいずれかに不具合
が生じている場合にはトランジスタ７はオンしないため
、直流電気特性テストのみで上記不具合が検出でき、テ
スト時間、テストコストを大幅に削減できる効果がある
。

なお、上記実施例では入力にｐ’ｎｐｌ−ランジスタ５
を使用したものについて示したが、入力にｐｎダイオー
ドを使用した回路でもよ（、上記実施例と同様の効果を
奏する。

〔発明の効果〕

以上のように、この発明によれば、ショットキクランプ
構成のバイポーラ論理回路である半導体集積回路装置に
おいて、出力トランジスタをオンさせる第１のトランジ
スタのベースと、該第１のトランジスタのベース余剰キ
ャリアを吸収するためのＳＢＤのカソードと、上記第１
のトランジス　飄りをオンさせる第２のトランジスタの
エミッタとの配線構造を第２のトランジスタのエミッタ
からＳ　Ｂ、、Ｄのカソードを介して第１のトランジス
タのベースに配線する構造としたので、この経路での不
具合を直流電気的特性で検出でき、テスト時間及びテス
トコストを大幅に削減できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の配線構造を示す平面図、第２図は従来の半導体集積回
路装置の配線構造を示す平面図、第３図はバイポーラ論
理回路の回路図である。 １０１．１０６，１０９はベース、１０２，１０８．１
１１はエミッタ、１０３，１０７，１１０はコレクタ、
１０４，１０５，１１３，１１４はＳＢＤ、１１２はＡ
ｌ配線、１は高電位電源用端子、２は低電位電流用端子
、３は入力端子、４は出力端子、５はｐｎｌ））ランジ
スタ、６，７゜８．９．３３は５ＢＤｎｐｎ）ランジス
タ、１０はｎｐｎ　）ランジスタ、１５はＳＢＤ、２５
，２７．２９，３０，３１．３２は抵抗器。

Claims (2)

【特許請求の範囲】
1. （１）コレクタが出力端子にエミッタが低電位電源に接
   続された出力トランジスタと、 該出力トランジスタを制御する第１のトランジスタと、 該第１のトランジスタを制御する第２のトランジスタと
   、 上記第１のトランジスタのベースの余剰キャリアを引き
   抜くためのショットキバリアダイオードを有する半導体
   集積回路装置において、 上記第２のトランジスタのエミッタと上記ショットキバ
   リアダイオードのアノードを接続する第１の配線と、 上記ショットキバリアダイオードのアノードと上記第１
   のトランジスタのベースを接続する第２の配線を備えた
   ことを特徴とする半導体集積回路装置。
2. （２）上記第１、第２の配線はＡｌ配線であることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。