JP2956855B2 - 集積回路用モニター装置及びモニター方法 - Google Patents
集積回路用モニター装置及びモニター方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路に関し、特に外部の電圧源−電流源
と内部のより正およびより負の導体との間の接続の監視
ができる自己検査能力のある集積回路に関する。
と内部のより正およびより負の導体との間の接続の監視
ができる自己検査能力のある集積回路に関する。
（従来技術） 集積回路は益々大きく且つ複雑化しており、接続に関
して多数の問題が生じている。最も困難な問題の一つは
プリント配線されたボードとその上に実装される集積回
路との間の電圧源および電流源との接続に関する。ASIC
とかVLSIデバイスのような近代的な集積回路は非常に大
きくなってしまったので、単一のピン接続をもってして
は、許容不可の局所的な電圧変化を起こしてしまい、最
大の作動電流を担持することができない。普通、近代的
集積回路は集積回路内により正の導体グリッドとより負
の導体グリッドとを与えることによりこの問題を解決し
ている。これらグリッドは次いで電圧−電流源のより正
又はより負の導体に接続される多重ピンに接続される。
して多数の問題が生じている。最も困難な問題の一つは
プリント配線されたボードとその上に実装される集積回
路との間の電圧源および電流源との接続に関する。ASIC
とかVLSIデバイスのような近代的な集積回路は非常に大
きくなってしまったので、単一のピン接続をもってして
は、許容不可の局所的な電圧変化を起こしてしまい、最
大の作動電流を担持することができない。普通、近代的
集積回路は集積回路内により正の導体グリッドとより負
の導体グリッドとを与えることによりこの問題を解決し
ている。これらグリッドは次いで電圧−電流源のより正
又はより負の導体に接続される多重ピンに接続される。
各ピンが物理的に且つ電気的にその対応の導体グリッ
ドに接続される物理的な構造体はパッドとして知られて
いる。このような構造は、電圧および電流がプリント配
線ボードの電圧−電流導体から多数のピンを介して集積
回路ボード上の内部パッドに接続されていることを意味
する。電圧および電流パッドからはより正の導体グリッ
ドおよびより負の導体グリッドに接続される。
ドに接続される物理的な構造体はパッドとして知られて
いる。このような構造は、電圧および電流がプリント配
線ボードの電圧−電流導体から多数のピンを介して集積
回路ボード上の内部パッドに接続されていることを意味
する。電圧および電流パッドからはより正の導体グリッ
ドおよびより負の導体グリッドに接続される。
多重ピンは電気的に共通の外部点（即ち電圧および電
流塩よりもっと正のもしくはもっと負の導体のいずれ
か）から、電気的に共通の内部点（即ちより正のもしく
はより負の導体グリッドのいずれか）に接続されるので
あるから、集積回路がそのプリント配線ボード上に実装
されているときはより正の導体グリッドに対するピンは
すべて電気的に並列となる。同様により負の導体グリッ
ドに対するピンはすべて電気的に相互に並列となる。各
ピンが、その対応の導体グリッドとプリント配線ボード
導体との間にある並列ピンと同一の電圧電流特性を有す
るかぎり、電流はよく知られた回路分路理論にしたがっ
てそれら並列ピンの間に均等に分割される。従って理想
的な場合は集積回路がその入力および出力状態により電
圧電流源から最大の電流を導入することが要求されてい
るときでもこれらピンにより均等に最大電流が導入され
て、集積回路内にはノイズの形の局所的電圧変化は起き
ないであろう。
流塩よりもっと正のもしくはもっと負の導体のいずれ
か）から、電気的に共通の内部点（即ちより正のもしく
はより負の導体グリッドのいずれか）に接続されるので
あるから、集積回路がそのプリント配線ボード上に実装
されているときはより正の導体グリッドに対するピンは
すべて電気的に並列となる。同様により負の導体グリッ
ドに対するピンはすべて電気的に相互に並列となる。各
ピンが、その対応の導体グリッドとプリント配線ボード
導体との間にある並列ピンと同一の電圧電流特性を有す
るかぎり、電流はよく知られた回路分路理論にしたがっ
てそれら並列ピンの間に均等に分割される。従って理想
的な場合は集積回路がその入力および出力状態により電
圧電流源から最大の電流を導入することが要求されてい
るときでもこれらピンにより均等に最大電流が導入され
て、集積回路内にはノイズの形の局所的電圧変化は起き
ないであろう。
（解決すべき課題） 多重並列ピンに供給電流を担持させることの一つの欠
点は、プリント配線ボードの供給導体の一つのそれに対
応する集積回路導体グリッドとの間の欠陥接続を検出す
ることが実質的に不可能なことである。例えば、多重ピ
ンは集積回路パッケージの外部電源のより正の導体か
ら、内部集積回路のより正のグリッドへ並列に接続さ
れ、あるいは集積回路パッケージの外部電源のより負の
導体から、内部集積回路のより負のグリッドへ並列に接
続されるから、パッケージが密閉されて実装されてしま
った後はすべての並列ピンが良好な接続をしていること
を検査し、証明することは不可能である。従って、集積
回路が一旦そのプリント配線ボードに実装されてしまう
と、集積回路上の並列の供給ピンの状態を適切に検査す
ることは困難であり、ほぼ不可能である。従って並列供
給ピンの一つの欠陥接続は、集積回路が最大電流を流す
入力／出力条件を要求されるまで気づかれないであろ
う。しかしながら、そのような最大電流条件が起きたと
き、欠陥接続によって引き起こされる電圧パルスは、正
常なデータの代わりに集積回路からランダムなデータエ
ラーを出力させる。
点は、プリント配線ボードの供給導体の一つのそれに対
応する集積回路導体グリッドとの間の欠陥接続を検出す
ることが実質的に不可能なことである。例えば、多重ピ
ンは集積回路パッケージの外部電源のより正の導体か
ら、内部集積回路のより正のグリッドへ並列に接続さ
れ、あるいは集積回路パッケージの外部電源のより負の
導体から、内部集積回路のより負のグリッドへ並列に接
続されるから、パッケージが密閉されて実装されてしま
った後はすべての並列ピンが良好な接続をしていること
を検査し、証明することは不可能である。従って、集積
回路が一旦そのプリント配線ボードに実装されてしまう
と、集積回路上の並列の供給ピンの状態を適切に検査す
ることは困難であり、ほぼ不可能である。従って並列供
給ピンの一つの欠陥接続は、集積回路が最大電流を流す
入力／出力条件を要求されるまで気づかれないであろ
う。しかしながら、そのような最大電流条件が起きたと
き、欠陥接続によって引き起こされる電圧パルスは、正
常なデータの代わりに集積回路からランダムなデータエ
ラーを出力させる。
（課題を解決するための手段および作用） 本発明は上記困難を解決す為になされたものであっ
て、簡単に述べると、プリント配線ボードのより正の導
体とこれと対応する集積回路のより正の導体グリッドと
の間、および／又はプリント配線ボードのより負の導体
と対応する集積回路のより負の導体グリッドとの間、に
多重ピンを有する集積回路に対してその接続完全性を監
視するモニターを与える。この接続完全性モニターはそ
の入力端において、供給ピンの一つが電気的にその対応
の導体グリッドに接続している一接続パッドに接続され
る。接続完全性モニターの残りの成分は、出力インター
フェースを含めて、内部集積回路のより正の電力供給導
体グリッドまたはより負の電力供給導体グリッドに接続
される。この接続完全性モニターは接続パッドの一つに
接続されてノイズしきい値電圧を超える入力電圧に応答
する。本接続完全性モニターは入力電圧がしきい値電圧
を超えた量を基準電圧と比較する。もしも入力電圧がし
きい値電圧を超えた量が基準電圧を超えると、トリガー
回路はその状態を変更するようにされる。このトリガー
回路は急速スイッチング性の入力電圧応答特性を有す
る。その応答特性は、入力がトリガー回路を作動させて
状態変化を生じさせた場合メモリ装置の状態を確実に切
換えられるよう、その状態変化速度を加速できるもので
ある。このメモリ装置は、集積回路内に許容できない電
圧パルスが導入されたかいなかを決定するため、外部回
路でアクセス可能な出力インターフェースを有する。
て、簡単に述べると、プリント配線ボードのより正の導
体とこれと対応する集積回路のより正の導体グリッドと
の間、および／又はプリント配線ボードのより負の導体
と対応する集積回路のより負の導体グリッドとの間、に
多重ピンを有する集積回路に対してその接続完全性を監
視するモニターを与える。この接続完全性モニターはそ
の入力端において、供給ピンの一つが電気的にその対応
の導体グリッドに接続している一接続パッドに接続され
る。接続完全性モニターの残りの成分は、出力インター
フェースを含めて、内部集積回路のより正の電力供給導
体グリッドまたはより負の電力供給導体グリッドに接続
される。この接続完全性モニターは接続パッドの一つに
接続されてノイズしきい値電圧を超える入力電圧に応答
する。本接続完全性モニターは入力電圧がしきい値電圧
を超えた量を基準電圧と比較する。もしも入力電圧がし
きい値電圧を超えた量が基準電圧を超えると、トリガー
回路はその状態を変更するようにされる。このトリガー
回路は急速スイッチング性の入力電圧応答特性を有す
る。その応答特性は、入力がトリガー回路を作動させて
状態変化を生じさせた場合メモリ装置の状態を確実に切
換えられるよう、その状態変化速度を加速できるもので
ある。このメモリ装置は、集積回路内に許容できない電
圧パルスが導入されたかいなかを決定するため、外部回
路でアクセス可能な出力インターフェースを有する。
特に、本発明によれば、集積回路に対するモニター装
置が与えられる。この装置は第一しきい値を超える入力
電圧に応答して電流を流す入力検出器を含む。この入力
検出器には、入力電圧がしきい値を超える量となるサン
プル電圧を発生するとともに検出に必要な時間にわたり
サンプル電圧を保持するための保持装置が接続される。
比較装置には基準値電圧を与える装置が接続される。こ
の比較装置は保持装置に接続される第一の入力端と、も
しも保持装置の電圧が基準電圧を超えていれば保持装置
から出る出力電圧を基準電圧と比較するため基準電圧装
置に接続する第二入力とを有する。この比較回路の出力
に接続された入力を有するトリガー回路があって、もし
もそのトリガー入力端の電圧が第二のしきい値を超える
と或第一出力状態と或第二出力状態との間でその出力を
出す。このトリガー回路の出力が該第一出力状態から該
第二出力状態に変わるとその変化を２進法信号として格
納するメモリ装置がこのトリガー装置の出力に接続され
ており、このメモリ装置がモニターした接続完全性が不
十分であることを示す出力を与えることができる。
置が与えられる。この装置は第一しきい値を超える入力
電圧に応答して電流を流す入力検出器を含む。この入力
検出器には、入力電圧がしきい値を超える量となるサン
プル電圧を発生するとともに検出に必要な時間にわたり
サンプル電圧を保持するための保持装置が接続される。
比較装置には基準値電圧を与える装置が接続される。こ
の比較装置は保持装置に接続される第一の入力端と、も
しも保持装置の電圧が基準電圧を超えていれば保持装置
から出る出力電圧を基準電圧と比較するため基準電圧装
置に接続する第二入力とを有する。この比較回路の出力
に接続された入力を有するトリガー回路があって、もし
もそのトリガー入力端の電圧が第二のしきい値を超える
と或第一出力状態と或第二出力状態との間でその出力を
出す。このトリガー回路の出力が該第一出力状態から該
第二出力状態に変わるとその変化を２進法信号として格
納するメモリ装置がこのトリガー装置の出力に接続され
ており、このメモリ装置がモニターした接続完全性が不
十分であることを示す出力を与えることができる。
本発明の目的はパッドの電圧レベルを基準電圧レベル
と比較してそのパッドおよびそのピンが適切に接続され
ているかいないかを決定するための装置を与えることに
ある。本発明の別の目的は、供給ピンが外部電源と集積
回路ボード上の内部電力供給導体との間に適切な接続を
形成しているかいなかを決定する方法を与えることでも
ある。本発明のこれらの目的は他の目的とともに以下の
実施例の説明と添付の図面から明らかになろう。
と比較してそのパッドおよびそのピンが適切に接続され
ているかいないかを決定するための装置を与えることに
ある。本発明の別の目的は、供給ピンが外部電源と集積
回路ボード上の内部電力供給導体との間に適切な接続を
形成しているかいなかを決定する方法を与えることでも
ある。本発明のこれらの目的は他の目的とともに以下の
実施例の説明と添付の図面から明らかになろう。
（実施例） 第１図を参照すると、電力供給線接続完全性モニター
10が入力検出器12を含めて図示されている。入力検出器
12は非常に低い電流を担持する線13を介して電圧および
電流の供給ピン（図示してなし）（以下、電圧電流供給
ピンという）のパッドに接続される。線13の電流は、こ
れを流れる電圧がオーム抵抗損失により低減されること
がないように、またその長さにわたって実質的に一様で
あるように、低くされている。入力検出器12は、線14に
よりピーク保持回路16に接続される出力を有する。ピー
ク保持回路16は、線13上の入力電圧が入力検出器12のし
きい値電圧を超えた量に等しい検出入力電圧のサンプル
を保持する。入力検出器12のしきい値電圧よりも低い入
力電圧パルスは集積回路内でノイズ問題に至らないもの
としてモニター10はこれを無視する。ピーク保持回路16
の出力は線15によって電圧比較器20の一入力に接続され
る。電圧比較器20の第二入力線22を介して基準電圧回路
24に接続される。線26を介して電流バイアス回路30が電
圧比較器20に接続されており、自己回路における電圧お
よび電流（図示してなし）の変化に対する電圧比較器の
感度を低くしている。
10が入力検出器12を含めて図示されている。入力検出器
12は非常に低い電流を担持する線13を介して電圧および
電流の供給ピン（図示してなし）（以下、電圧電流供給
ピンという）のパッドに接続される。線13の電流は、こ
れを流れる電圧がオーム抵抗損失により低減されること
がないように、またその長さにわたって実質的に一様で
あるように、低くされている。入力検出器12は、線14に
よりピーク保持回路16に接続される出力を有する。ピー
ク保持回路16は、線13上の入力電圧が入力検出器12のし
きい値電圧を超えた量に等しい検出入力電圧のサンプル
を保持する。入力検出器12のしきい値電圧よりも低い入
力電圧パルスは集積回路内でノイズ問題に至らないもの
としてモニター10はこれを無視する。ピーク保持回路16
の出力は線15によって電圧比較器20の一入力に接続され
る。電圧比較器20の第二入力線22を介して基準電圧回路
24に接続される。線26を介して電流バイアス回路30が電
圧比較器20に接続されており、自己回路における電圧お
よび電流（図示してなし）の変化に対する電圧比較器の
感度を低くしている。
電圧比較器20はその二つの入力電圧を比較し、ピーク
保持回路16からの電圧の方が大きいと第一状態を表す或
電圧信号を線33に出力する。この電圧信号は基準電圧の
方が大きいと第二状態の電圧信号となる。しかしなが
ら、二つの入力がほぼ等しいと、二つの状態間の遷移は
デジタルスイッチングに必要とされる条件に比較して非
常に緩やかである。従って、電圧比較器20の出力は線33
を介して、比較器20から出るゆっくりした遷移出力電圧
を確実なデジタル信号に形成するためのシュミットトリ
ガー34に接続される。シュミットトリガー34の出力は線
40を介してフリップフロップ41に接続される。フリップ
フロップ41は通常はシュミットトリガー34の出力によっ
て切換え（スイッチング）がなされないかぎり一つの状
態に留まる。そして一旦切換えが行なわれると特別のリ
セットが与えられるまでその切換えられた状態に留ま
る。このようにして線13上の非常に大きな入力（これは
局地的な接続に起こった或欠陥を示唆している）が保持
され、比較され、波形整形されてその起生を記録するた
めに格納される。
保持回路16からの電圧の方が大きいと第一状態を表す或
電圧信号を線33に出力する。この電圧信号は基準電圧の
方が大きいと第二状態の電圧信号となる。しかしなが
ら、二つの入力がほぼ等しいと、二つの状態間の遷移は
デジタルスイッチングに必要とされる条件に比較して非
常に緩やかである。従って、電圧比較器20の出力は線33
を介して、比較器20から出るゆっくりした遷移出力電圧
を確実なデジタル信号に形成するためのシュミットトリ
ガー34に接続される。シュミットトリガー34の出力は線
40を介してフリップフロップ41に接続される。フリップ
フロップ41は通常はシュミットトリガー34の出力によっ
て切換え（スイッチング）がなされないかぎり一つの状
態に留まる。そして一旦切換えが行なわれると特別のリ
セットが与えられるまでその切換えられた状態に留ま
る。このようにして線13上の非常に大きな入力（これは
局地的な接続に起こった或欠陥を示唆している）が保持
され、比較され、波形整形されてその起生を記録するた
めに格納される。
ここで第２図を参照して、モニター10の一実施例を説
明する。上に述べたように、一様な電位を持った線であ
る入力線13は一端において集積回路のパッドに接続さ
れ、他端において電界硬化トランジスター（FET）112の
ゲートに接続される。集積回路のより負の導体グリッド
の電圧レベルをモニターするため、モニター10は、ソー
スの入力検出切12としてｎチャンネルFET（ｎ−FET）11
2を有する。ｎ−FET112のドレーンは集積回路のより正
の導体グリッド113に接続される。より正の導体グリッ
ド113は多重ピン（図示手なし）を介して外部の電圧電
流源（独立には図示してなし）の電圧＋VDDに接続され
る。多重ピンのほとんどが正しく電気的に接続されてい
るときは電圧＋VDDはあたかもそれがより正の導体グリ
ッド113に対して集積回路のほぼ中央に接続されている
ように見える。低電流ないい中間電流の下では、より正
の導体グリッド113に印加される電圧は、入力線13に関
連したパッドまたはピンが欠陥接続を有しそこで局所的
ノイズ電圧を起こしていても、実質的に同じに留まる。
明する。上に述べたように、一様な電位を持った線であ
る入力線13は一端において集積回路のパッドに接続さ
れ、他端において電界硬化トランジスター（FET）112の
ゲートに接続される。集積回路のより負の導体グリッド
の電圧レベルをモニターするため、モニター10は、ソー
スの入力検出切12としてｎチャンネルFET（ｎ−FET）11
2を有する。ｎ−FET112のドレーンは集積回路のより正
の導体グリッド113に接続される。より正の導体グリッ
ド113は多重ピン（図示手なし）を介して外部の電圧電
流源（独立には図示してなし）の電圧＋VDDに接続され
る。多重ピンのほとんどが正しく電気的に接続されてい
るときは電圧＋VDDはあたかもそれがより正の導体グリ
ッド113に対して集積回路のほぼ中央に接続されている
ように見える。低電流ないい中間電流の下では、より正
の導体グリッド113に印加される電圧は、入力線13に関
連したパッドまたはピンが欠陥接続を有しそこで局所的
ノイズ電圧を起こしていても、実質的に同じに留まる。
ｎ−FET112のソースは線114を介してコンデンサ116に
接続される。線13上の電圧がｎ−FET112のゲート・ソー
ス間しきい値電圧を超えると、ｎ−FET112はソースのド
レーンからそのソースへ電流を導通し始める。そのよう
な入力電圧は当該デバイスが電流源（二次的電流源若し
くは制御電流源）として、あるいは電流シンクとして作
動しているとき、接続パッドとその対応のピンとの間の
不良接続によって起こりうる。不良接続は普通二つの成
分を有する。二つの成分とは導通不良により起こされる
線形電圧と不良接続の非線形性によるノイズである。こ
の欠陥電圧は普通は欠陥の最近燐において最も高いが、
付近のコア論理回路（図示してなし）にも広がりうる。
入力検出切FET112のドレーン・ソース間電流は線114を
介してコンデンサー116に接続され、良く知られるよう
にここにサンプル電圧が発生する。蓄積された電流はｎ
−FET117Cによって線115を経て、蓄積される速さに比較
して比較的緩慢に失われる。ｎ−FET117Cの電気的機能
は抵抗切としての機能（以下これをブリード抵抗とい
う）に片寄っている。ｐ−FET117Aおよびｎ−FET117Bは
電圧分割器をなし、より正の導体グリッド113とそれに
対立するより負の導体グリッド119との間の電位差を分
割する。ｎ−FEN117Cのゲートはこの分割された電位に
接続され、従って一定電圧レベルにバイアスされる。そ
の結果一定のブリード抵抗がｎ−FET117Cのドレーンと
ソース間に生ずる。その一定抵抗は、上記の通りコンデ
ンサ116にまたがって蓄積された電圧を緩慢に弱める。
接続される。線13上の電圧がｎ−FET112のゲート・ソー
ス間しきい値電圧を超えると、ｎ−FET112はソースのド
レーンからそのソースへ電流を導通し始める。そのよう
な入力電圧は当該デバイスが電流源（二次的電流源若し
くは制御電流源）として、あるいは電流シンクとして作
動しているとき、接続パッドとその対応のピンとの間の
不良接続によって起こりうる。不良接続は普通二つの成
分を有する。二つの成分とは導通不良により起こされる
線形電圧と不良接続の非線形性によるノイズである。こ
の欠陥電圧は普通は欠陥の最近燐において最も高いが、
付近のコア論理回路（図示してなし）にも広がりうる。
入力検出切FET112のドレーン・ソース間電流は線114を
介してコンデンサー116に接続され、良く知られるよう
にここにサンプル電圧が発生する。蓄積された電流はｎ
−FET117Cによって線115を経て、蓄積される速さに比較
して比較的緩慢に失われる。ｎ−FET117Cの電気的機能
は抵抗切としての機能（以下これをブリード抵抗とい
う）に片寄っている。ｐ−FET117Aおよびｎ−FET117Bは
電圧分割器をなし、より正の導体グリッド113とそれに
対立するより負の導体グリッド119との間の電位差を分
割する。ｎ−FEN117Cのゲートはこの分割された電位に
接続され、従って一定電圧レベルにバイアスされる。そ
の結果一定のブリード抵抗がｎ−FET117Cのドレーンと
ソース間に生ずる。その一定抵抗は、上記の通りコンデ
ンサ116にまたがって蓄積された電圧を緩慢に弱める。
全体的な効果として、このコンデンサとブリード抵抗
との組み合わせによって、入力検出器12で検出される顕
著な欠陥信号に対し、電圧比較器120が比較を行なうこ
とができる十分な長さにわたりサンプルが保持される。
顕著な欠陥信号は付近のコア論理デバイスの状態を誤謬
的に切換えるに十分なエネルギーと接続性とを有する信
号であり、こうした信号は急速に電圧サンプルを生成す
る。この電圧は電圧比較器120が基準電圧と比較できる
ようにするためコンデンサ116によって保持される。ブ
リード抵抗回路網はゆっくりと電荷および電圧を開放す
る。これは（後述する方法で）電圧比較器120が判定を
するサンプルが誤謬スイッチングを起こす前に失われて
蓄積されないことがないようにするためである。
との組み合わせによって、入力検出器12で検出される顕
著な欠陥信号に対し、電圧比較器120が比較を行なうこ
とができる十分な長さにわたりサンプルが保持される。
顕著な欠陥信号は付近のコア論理デバイスの状態を誤謬
的に切換えるに十分なエネルギーと接続性とを有する信
号であり、こうした信号は急速に電圧サンプルを生成す
る。この電圧は電圧比較器120が基準電圧と比較できる
ようにするためコンデンサ116によって保持される。ブ
リード抵抗回路網はゆっくりと電荷および電圧を開放す
る。これは（後述する方法で）電圧比較器120が判定を
するサンプルが誤謬スイッチングを起こす前に失われて
蓄積されないことがないようにするためである。
線115は、本実施例ではFET120A、120B、120Cおよび12
0Dからなる差動増幅器である電圧比較器120に対してコ
ンデンサー116のより正の極板を接続する。ｐ−FET120A
および120Cはこの差動増幅器の入力トランジスターであ
る。ｎ−FET120Bおよび120Dは同一の作りものでこれら
のゲートは共通点に接続される。この構成ではｎ−FET1
20Bおよび120Dはそれぞれ入力ｐ−FET120A、120Cに対し
て等しい直列負荷を与える。ｐ−FET120Aは保持コンデ
ンサー116から欠陥信号を受けるため、そのゲートを線1
15に接続されている。差動増幅器のもう一つの入力であ
るｐ−FET120Cはそのゲートが線122を介して、ｎ−FET1
23、124の直列接続により形成される電圧分割器の中点
に接続されている。ｎ−FET123、124はより正の導体グ
リッド113とより負の導体グリッド119との間に接続され
ている。それらのゲートは共通点すなわち＋VDDにつな
がれている結果、これら２点間の電圧分割は各チャンネ
ル抵抗に依存する。本発明の一実施例はコンピュータシ
ミュレーションプログラムと類似しており、＋VDDを41
対１に分割するように選択されたチャンネル抵抗を有す
る。しかし、当業者は他の比率も可能であること、また
他の比率のほうがよい場合もあることを了解しているの
であろう。かかる設計変更は本発明の範囲に含まれるも
のである。このようにして本発明の一実施例では、差動
増幅器がｐ−FET120Aに接続された欠陥電圧入力を、他
の入力端に接続された＋VDDの約40分の１の基準定電圧
と比較する。
0Dからなる差動増幅器である電圧比較器120に対してコ
ンデンサー116のより正の極板を接続する。ｐ−FET120A
および120Cはこの差動増幅器の入力トランジスターであ
る。ｎ−FET120Bおよび120Dは同一の作りものでこれら
のゲートは共通点に接続される。この構成ではｎ−FET1
20Bおよび120Dはそれぞれ入力ｐ−FET120A、120Cに対し
て等しい直列負荷を与える。ｐ−FET120Aは保持コンデ
ンサー116から欠陥信号を受けるため、そのゲートを線1
15に接続されている。差動増幅器のもう一つの入力であ
るｐ−FET120Cはそのゲートが線122を介して、ｎ−FET1
23、124の直列接続により形成される電圧分割器の中点
に接続されている。ｎ−FET123、124はより正の導体グ
リッド113とより負の導体グリッド119との間に接続され
ている。それらのゲートは共通点すなわち＋VDDにつな
がれている結果、これら２点間の電圧分割は各チャンネ
ル抵抗に依存する。本発明の一実施例はコンピュータシ
ミュレーションプログラムと類似しており、＋VDDを41
対１に分割するように選択されたチャンネル抵抗を有す
る。しかし、当業者は他の比率も可能であること、また
他の比率のほうがよい場合もあることを了解しているの
であろう。かかる設計変更は本発明の範囲に含まれるも
のである。このようにして本発明の一実施例では、差動
増幅器がｐ−FET120Aに接続された欠陥電圧入力を、他
の入力端に接続された＋VDDの約40分の１の基準定電圧
と比較する。
差動増幅器ｐ−FET120A、120Cはそれらのソースを共
通線126に接続されている。この共通線126はこの差動増
幅器をｐ−FET130のドレーンに接続する。ｐ−FET130の
ソースはより正の導体グリッド113に接続される。ｐ−F
ET130のゲートはｐ−FET127と128で形成される別の電圧
分割器に接続される。このゲートとｐ−FET127のドレー
ンはより負の導体グリッド119に接続される。ｐ−FET12
7のソースはｐ−FET128のゲートとおよびドレーンに、
そしてまた出力線129に接続される。ｐ−FET128のソー
スはより正の導体グリッド113に接続されて電圧分割器
を完成する。このように接続された−pFET127および128
はより負の導体グリッド119とより正の導体グリッド113
すなわち＋VDDとの間の電圧差を分割する。上記の実施
例ではｐ−FET127、128は出力線129における電圧がほぼ
3/5（＋VDD）となるように選択されたが、他の電圧分割
比も本実施例で可能であり、かかる選択も本発明の範囲
内である。
通線126に接続されている。この共通線126はこの差動増
幅器をｐ−FET130のドレーンに接続する。ｐ−FET130の
ソースはより正の導体グリッド113に接続される。ｐ−F
ET130のゲートはｐ−FET127と128で形成される別の電圧
分割器に接続される。このゲートとｐ−FET127のドレー
ンはより負の導体グリッド119に接続される。ｐ−FET12
7のソースはｐ−FET128のゲートとおよびドレーンに、
そしてまた出力線129に接続される。ｐ−FET128のソー
スはより正の導体グリッド113に接続されて電圧分割器
を完成する。このように接続された−pFET127および128
はより負の導体グリッド119とより正の導体グリッド113
すなわち＋VDDとの間の電圧差を分割する。上記の実施
例ではｐ−FET127、128は出力線129における電圧がほぼ
3/5（＋VDD）となるように選択されたが、他の電圧分割
比も本実施例で可能であり、かかる選択も本発明の範囲
内である。
出力線129はｐ−FET130のゲートに対してこの分割電
圧を与える。この分割電圧をゲートに備えたｐ−FET130
の線126を介してこの差動増幅器の共通線に対し（予定
された差動範囲内で）一定電流を流す。良く知られたよ
うに、共通線に一定の電流を流す装置は共通の電源電圧
＋VDDの実現を可能とし、その帰路（すなわち接地回
路）が変わっても線122上の基準電圧で定まる比較点に
何らの変化を起こさずに済む。
圧を与える。この分割電圧をゲートに備えたｐ−FET130
の線126を介してこの差動増幅器の共通線に対し（予定
された差動範囲内で）一定電流を流す。良く知られたよ
うに、共通線に一定の電流を流す装置は共通の電源電圧
＋VDDの実現を可能とし、その帰路（すなわち接地回
路）が変わっても線122上の基準電圧で定まる比較点に
何らの変化を起こさずに済む。
差動増幅器120は一般的に第１の電圧比較器20の機能
を果たすものであるが、線122上の基準電圧と保持コン
デンサー116からの入力との間の差を比較するとともに
増幅をも行なう。差動増幅器120のｐ−FET120Cおよびｎ
−FET120Dの間から単一の出力端子が引き出される。こ
の単一出力端子は線133を介して、ｐ−FET134、137およ
びｎ−FET134、138、139で形成されるシュミットトリガ
ー段に接続される。ｐ−FET134およびｎ−FET135はより
正の導体グリッド113とより負の導体グリッド119との間
に標準的な相補的対称インバーターとして接続される。
この相補的対称インバーターは一定の高入力インピーダ
ンス入力端を有し、このため、差動増幅器120の前記単
一出力端子にFET134、135のゲートが接続されても差動
段を負荷降下させることはない。FET134、135の出力は
線136を介して、ｐ−FET136とｎ−FET138とで形成でさ
れる第二の相補的対称インバーターの共通接続ゲートに
接続される。これらのｐ−FET137およびｎ−FET138もま
たより正の導体グリッド113とより負の導体グリッド119
との間に接続される。この第二相補対称インバーターの
出力は導体140を介してｎ−FET139のゲートに帰還され
る。ｎ−FET139のドレーンは線136に接続され、そのソ
ースはより負の導体グリッド119に接続される。
を果たすものであるが、線122上の基準電圧と保持コン
デンサー116からの入力との間の差を比較するとともに
増幅をも行なう。差動増幅器120のｐ−FET120Cおよびｎ
−FET120Dの間から単一の出力端子が引き出される。こ
の単一出力端子は線133を介して、ｐ−FET134、137およ
びｎ−FET134、138、139で形成されるシュミットトリガ
ー段に接続される。ｐ−FET134およびｎ−FET135はより
正の導体グリッド113とより負の導体グリッド119との間
に標準的な相補的対称インバーターとして接続される。
この相補的対称インバーターは一定の高入力インピーダ
ンス入力端を有し、このため、差動増幅器120の前記単
一出力端子にFET134、135のゲートが接続されても差動
段を負荷降下させることはない。FET134、135の出力は
線136を介して、ｐ−FET136とｎ−FET138とで形成でさ
れる第二の相補的対称インバーターの共通接続ゲートに
接続される。これらのｐ−FET137およびｎ−FET138もま
たより正の導体グリッド113とより負の導体グリッド119
との間に接続される。この第二相補対称インバーターの
出力は導体140を介してｎ−FET139のゲートに帰還され
る。ｎ−FET139のドレーンは線136に接続され、そのソ
ースはより負の導体グリッド119に接続される。
第一相補段の線136上の出力が低電位であるときはFET
137、138の出力は高電位であり、ｎ−FET139はそのドレ
ーン・ソース間が低インピーダンス状態となる。この低
インピーダンス状態は既に低レベル線136のレベルをさ
らに低く引き下げ、レベル変化を加速する。ｎ−FET139
の低インピーダンス状態もまたFET137、138の状態を高
レベルに戻すに必要な電流量を変化増大させ、かくして
シュミットトリガーに高速スイッチング特性を与える。
同様に、第一相補段の出力が高電位であるときは、FET1
37、138の出力は低電位であり、ｎ−FET139はそのドレ
ーン・ソース間が高インピーダンス状態にされ、これに
よってFET137、138のゲートに加えられる電流量を増大
し、状態変化を加速する。
137、138の出力は高電位であり、ｎ−FET139はそのドレ
ーン・ソース間が低インピーダンス状態となる。この低
インピーダンス状態は既に低レベル線136のレベルをさ
らに低く引き下げ、レベル変化を加速する。ｎ−FET139
の低インピーダンス状態もまたFET137、138の状態を高
レベルに戻すに必要な電流量を変化増大させ、かくして
シュミットトリガーに高速スイッチング特性を与える。
同様に、第一相補段の出力が高電位であるときは、FET1
37、138の出力は低電位であり、ｎ−FET139はそのドレ
ーン・ソース間が高インピーダンス状態にされ、これに
よってFET137、138のゲートに加えられる電流量を増大
し、状態変化を加速する。
このようにして、シュミットトリガー段は、FET134、
135をトリガーするに足る電圧レベルの信号が得られる
までｎ−FET139の帰還動作によって論理状態変化に対応
する。一旦状態変化がトリガーしきい値に達すると、ｎ
−FET139の正帰還動作がFET137、138の相補インバータ
ー段が次の状態へ移る変化を助長加速する。このよう
に、FET134、135、137、138、および139のシュミットト
リガー段はその緩慢な入力電圧変化を急速な遷移性のあ
る二進法信号に整形する。
135をトリガーするに足る電圧レベルの信号が得られる
までｎ−FET139の帰還動作によって論理状態変化に対応
する。一旦状態変化がトリガーしきい値に達すると、ｎ
−FET139の正帰還動作がFET137、138の相補インバータ
ー段が次の状態へ移る変化を助長加速する。このよう
に、FET134、135、137、138、および139のシュミットト
リガー段はその緩慢な入力電圧変化を急速な遷移性のあ
る二進法信号に整形する。
シュミットトリガー回路の出力は線140を経てフリッ
プフロップ141に接続される。本発明の好ましい実施例
はフリップフロップ141としてエッヂトリガー性のクロ
ック式Ｓ−Ｒフリップフロップを使用する。この実施例
ではＳ−入力が高レベルに接続され、Ｒ−入力が低論理
レベルに接続され、クロック入力がシュミットトリガー
出力に接続される。フリップフロップ141の非同期クリ
ア入力端は集積回路の正規のリセットとは別の特別のリ
セット回路に接続される。その動作を述べると、フリッ
プフロップ141は非同期的にモニター開始時にクリアー
され、線140上にその後に生じるなんらかの論理レベル
変化があるとＳ−入力からフリップフロップ141へ高論
理レベルがクロック入力される。Ｓ−入力端から高論理
レベルがクロック入力されるとき、フリップフロップ14
1が採りうる唯一の途は各モニター期間の始めに設定さ
れた状態に非同期的リセット端子を保つことだけであ
る。
プフロップ141に接続される。本発明の好ましい実施例
はフリップフロップ141としてエッヂトリガー性のクロ
ック式Ｓ−Ｒフリップフロップを使用する。この実施例
ではＳ−入力が高レベルに接続され、Ｒ−入力が低論理
レベルに接続され、クロック入力がシュミットトリガー
出力に接続される。フリップフロップ141の非同期クリ
ア入力端は集積回路の正規のリセットとは別の特別のリ
セット回路に接続される。その動作を述べると、フリッ
プフロップ141は非同期的にモニター開始時にクリアー
され、線140上にその後に生じるなんらかの論理レベル
変化があるとＳ−入力からフリップフロップ141へ高論
理レベルがクロック入力される。Ｓ−入力端から高論理
レベルがクロック入力されるとき、フリップフロップ14
1が採りうる唯一の途は各モニター期間の始めに設定さ
れた状態に非同期的リセット端子を保つことだけであ
る。
ここで第３図を参照して本発明の別の実施例を示す。
電力供給線の接続完全性モニター10Aと第２図に示すモ
ニター10との間の主な相違は、モニター10Aがその入力
検出器としてｎ−FET112の代わりにｐ−FET112Aを有す
ることである。電圧電流供給線のより正の導体に接続さ
れたピンをモニターするため、入力端13Aが集積回路の
より正のパッドに接続される。ｐ−FET12Aのソースおよ
び基盤端子はより正の導体グリッド113に接続され、ｐ
−FET112Aのドレーンは線114を介してコンデンサー116
に接続される。モニター回路10Aの残りの端子は接続お
よび動作において第２図に示したモニター回路10の場合
と実質上同じである。電圧基準フレームが異なることか
ら差動増幅器の基準電圧を変更することが望ましい。し
かし前に述べたようにそのような設計変更は本発明の範
囲内で可能である。
電力供給線の接続完全性モニター10Aと第２図に示すモ
ニター10との間の主な相違は、モニター10Aがその入力
検出器としてｎ−FET112の代わりにｐ−FET112Aを有す
ることである。電圧電流供給線のより正の導体に接続さ
れたピンをモニターするため、入力端13Aが集積回路の
より正のパッドに接続される。ｐ−FET12Aのソースおよ
び基盤端子はより正の導体グリッド113に接続され、ｐ
−FET112Aのドレーンは線114を介してコンデンサー116
に接続される。モニター回路10Aの残りの端子は接続お
よび動作において第２図に示したモニター回路10の場合
と実質上同じである。電圧基準フレームが異なることか
ら差動増幅器の基準電圧を変更することが望ましい。し
かし前に述べたようにそのような設計変更は本発明の範
囲内で可能である。
第２図を参照して電力供給線の接続完全性モニター10
の動作を説明する。電力供給線の接続完全性モニター10
Aの動作は極性の相異のために入力検出器の動作がやや
異なることを除けば類似している。
の動作を説明する。電力供給線の接続完全性モニター10
Aの動作は極性の相異のために入力検出器の動作がやや
異なることを除けば類似している。
線13は低電流線であって、より負の外部電源（すなわ
ち集積回路接地点）に外部接続されたピンのパッド（図
示してなし）に接続されるものである。このパッドはま
た、高電流導体（図示してなし）によってより負の導体
グリッド119に対しても接続される。ｎ−FET112および
コンデンサー116は局所的に発生するすべてのノイズパ
ルスを検出・保持するためモニターパッド近くに配置さ
れる。これらのノイズは不良状態、例えばパッドとピン
間の接続不良あるいはピンとプリント配線ボード間の接
続不良等を示唆する。局所的に起こったそのような電圧
パルスは検出器112に電流を流す。コンデンサー116は、
非常に高い抵抗のブリード抵抗として配置されたFET117
A、117B、117Cとあいまってほとんど瞬間的に検出器112
からの電流により充電される。コンデンサー116は実質
上、入力ピーク電圧からFET112のゲート・ソース間しき
い値電圧を引いたサンプル電圧を発生してこれを保持す
る。
ち集積回路接地点）に外部接続されたピンのパッド（図
示してなし）に接続されるものである。このパッドはま
た、高電流導体（図示してなし）によってより負の導体
グリッド119に対しても接続される。ｎ−FET112および
コンデンサー116は局所的に発生するすべてのノイズパ
ルスを検出・保持するためモニターパッド近くに配置さ
れる。これらのノイズは不良状態、例えばパッドとピン
間の接続不良あるいはピンとプリント配線ボード間の接
続不良等を示唆する。局所的に起こったそのような電圧
パルスは検出器112に電流を流す。コンデンサー116は、
非常に高い抵抗のブリード抵抗として配置されたFET117
A、117B、117Cとあいまってほとんど瞬間的に検出器112
からの電流により充電される。コンデンサー116は実質
上、入力ピーク電圧からFET112のゲート・ソース間しき
い値電圧を引いたサンプル電圧を発生してこれを保持す
る。
コンデンサー116により保持されるこのサンプル電圧
はFET120A−120Dで形成される差動増幅器120の一入力端
に印加される。差動増幅器120の他の入力端はFET123、1
24により与えられる一定基準電圧に接続される。差動増
幅器120はコンデンサ116にかかる平均電圧とFET123、12
4に基準電圧との差を増幅し、従って電圧比較器として
動作する。この電圧比較器の状態変化は、集積回路の領
域のうちそのパッドに線13が接続された領域において論
理回路を誤謬的にトリガーするに足る低レベル電圧パル
スが検出されたことを示唆している。比較器出力は線13
3上のFET134、135、137、138、139で構成されるシュミ
ットトリガーに接続される。FET120Dの出力線、すなわ
ちより負の導体グリッド119に至る差動増幅器120の線13
3、に印加される電圧は、普通、論理レべル低である。
しかしながら、線13に大きなノイズパルスが起こると、
線115により差動増幅器120の入力端に伝達らえる電圧が
線122上にある他入力端にかかる基準電圧を超え、差動
増幅器120は状態を変える。比較器／差動増幅器の状態
が変わった後は、ｎ−FET120A、120Bを通る電流は非常
に小さく、ｎ−FET120Bにおける電圧降下は非常に小さ
い。従ってｎ−FET120Dにかかる差動増幅器の単一出力
電位は高レベル状態に変わる。
はFET120A−120Dで形成される差動増幅器120の一入力端
に印加される。差動増幅器120の他の入力端はFET123、1
24により与えられる一定基準電圧に接続される。差動増
幅器120はコンデンサ116にかかる平均電圧とFET123、12
4に基準電圧との差を増幅し、従って電圧比較器として
動作する。この電圧比較器の状態変化は、集積回路の領
域のうちそのパッドに線13が接続された領域において論
理回路を誤謬的にトリガーするに足る低レベル電圧パル
スが検出されたことを示唆している。比較器出力は線13
3上のFET134、135、137、138、139で構成されるシュミ
ットトリガーに接続される。FET120Dの出力線、すなわ
ちより負の導体グリッド119に至る差動増幅器120の線13
3、に印加される電圧は、普通、論理レべル低である。
しかしながら、線13に大きなノイズパルスが起こると、
線115により差動増幅器120の入力端に伝達らえる電圧が
線122上にある他入力端にかかる基準電圧を超え、差動
増幅器120は状態を変える。比較器／差動増幅器の状態
が変わった後は、ｎ−FET120A、120Bを通る電流は非常
に小さく、ｎ−FET120Bにおける電圧降下は非常に小さ
い。従ってｎ−FET120Dにかかる差動増幅器の単一出力
電位は高レベル状態に変わる。
差動増幅器120は電圧比較器として非常にゆっくりと
状態変化する。残念なことに、多くのデジタル装置はそ
れらの論理ゲートが次の２進法状態に素早く切り替わる
ことができるよう、比較的急速な変化を必要とする。シ
ュミットトリガーはその信号整形特性が前述したもので
あるので、差動増幅器120から得られる緩慢な遷移出力
信号を速い上昇クロックパルスに変え、フリップフロッ
プ141のクロックを確実なものにする。このようにして
差動増幅器120が状態を変えるときは常にシュミットト
リガーが、ゆっくり変わる差動増幅器120からの出力信
号を鋭い立ち上がりのクロックパルスとし、このクロッ
クパルスは欠陥を記録するためのフリップフロップ141
を確実にその始めの低レベル状態から高論理レベルへと
調時する。フリップフロップ141の状態が変化した後
は、変化後の状態は特別の外部回路によってクリアにさ
れるまで変化しない。フリップフロップ141の状態はそ
の非反転性出力に接続された外部回路で随時読み取るこ
とができる。このようにして本発明によらなければ困難
もしくは達成できない集積回路の欠陥接続が監視できる
とともに、その結果は後の診断、メンテナンス工程に利
用することができる。
状態変化する。残念なことに、多くのデジタル装置はそ
れらの論理ゲートが次の２進法状態に素早く切り替わる
ことができるよう、比較的急速な変化を必要とする。シ
ュミットトリガーはその信号整形特性が前述したもので
あるので、差動増幅器120から得られる緩慢な遷移出力
信号を速い上昇クロックパルスに変え、フリップフロッ
プ141のクロックを確実なものにする。このようにして
差動増幅器120が状態を変えるときは常にシュミットト
リガーが、ゆっくり変わる差動増幅器120からの出力信
号を鋭い立ち上がりのクロックパルスとし、このクロッ
クパルスは欠陥を記録するためのフリップフロップ141
を確実にその始めの低レベル状態から高論理レベルへと
調時する。フリップフロップ141の状態が変化した後
は、変化後の状態は特別の外部回路によってクリアにさ
れるまで変化しない。フリップフロップ141の状態はそ
の非反転性出力に接続された外部回路で随時読み取るこ
とができる。このようにして本発明によらなければ困難
もしくは達成できない集積回路の欠陥接続が監視できる
とともに、その結果は後の診断、メンテナンス工程に利
用することができる。
第１図は本発明による電力供給線接続線の完全性モニタ
ーを示すブロック線図である。 第２図は第１図に見られるモニターの一実施例の回路図
である。 第３図は電圧および電流源のより正の導体に接続された
パッドを監視するためのモニターの一実施例の回路図で
ある。 10……電力供給線接続線の完全性モニター、12……入力
検出器、16……ピーク保持回路、24……基準電圧装置、
30……電流バイアス回路、34……シュミットトリガー、
41……フリップフロップ。
ーを示すブロック線図である。 第２図は第１図に見られるモニターの一実施例の回路図
である。 第３図は電圧および電流源のより正の導体に接続された
パッドを監視するためのモニターの一実施例の回路図で
ある。 10……電力供給線接続線の完全性モニター、12……入力
検出器、16……ピーク保持回路、24……基準電圧装置、
30……電流バイアス回路、34……シュミットトリガー、
41……フリップフロップ。
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 トーマス エル．ラングフォード，ザ セカンド アメリカ合衆国 67204 カンザス ウ イチタ，ノース デラウエア 5441 (72)発明者 フイリップ ダブリュー．ブリンガー アメリカ合衆国 67220 カンザス ウ イチタ，プレイリー ホーク ドライブ 5534 (72)発明者 リチャード ディー．ファリス アメリカ合衆国 67208 カンザス ウ イチタ，ノース バティーン 440 (56)参考文献 特開 昭57−180140（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/02
Claims (2)
- 【請求項１】集積回路用のモニター装置において、 第一しきい値を超える入力電圧に応答して電流を流す入
力検出器と、 該入力検出器に接続され、該入力電圧より該第一しきい
値分だけ低い電圧を与える保持装置と、 基準電圧を発生する基準電圧装置と、 該保持装置に接続される第一の入力端と、該保持装置か
ら出る出力電圧を基準電圧と比較するため該基準電圧装
置に接続される第二入力とを有し、該保持装置の電圧が
該基準電圧を超えていれば比較器出力電圧を出す比較器
装置と、 該比較器装置の出力に接続された入力を有するトリガー
回路であって、該トリガー入力電圧の第二のしきい値を
超えると第一出力状態と第二出力状態との間でトリガー
出力を出すようにされたトリガー回路と、 該トリガー装置の出力が該第一出力状態から該第二出力
状態に変わると２進法のビット信号を格納するメモリ装
置と を含むことを特徴とする集積回路用モニター装置。 - 【請求項２】潜在的な欠陥により集積回路パッドに発生
される電圧を監視するモニター方法において、 （ａ） 該パッドへの入力電圧がしきい値電圧を超える
と欠陥を指示するように該入力を検出するステップと、 （ｂ） 該入力電圧が該しきい値を超えた大きさに等し
い大きさのサンプル電圧を保持するステップと、 （ｃ） 該サンプル電圧が基準電圧と比較して、該サン
プル電圧が該基準電圧を超えるともう一つの２進法出力
電圧状態に変わるようにする比較ステップと、 （ｄ） 該２進法出力電圧の変化をメモリ装置に記録す
るステップと、 （ｅ） 潜在的な欠陥により起こされる電圧が生じたか
否かを決定するため該メモリ装置の変化を読み取るステ
ップと を含むことを特徴とするモニター方法。
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