JPH0152934B2 - - Google Patents
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- JPH0152934B2 JPH0152934B2 JP62116873A JP11687387A JPH0152934B2 JP H0152934 B2 JPH0152934 B2 JP H0152934B2 JP 62116873 A JP62116873 A JP 62116873A JP 11687387 A JP11687387 A JP 11687387A JP H0152934 B2 JPH0152934 B2 JP H0152934B2
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- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は走査パルス発生回路、例えば光学文字
読み取り装置、フアクシミリ等の光検知素子アレ
ー、固体撮像装置等のように多数の光電変換素子
を時間的かつデジタル的に選択走査するパルスを
発生させる発生回路で、特にMOS形トランジス
タ等による集積回路(IC、LSI)で構成された回
路に関するものである。
読み取り装置、フアクシミリ等の光検知素子アレ
ー、固体撮像装置等のように多数の光電変換素子
を時間的かつデジタル的に選択走査するパルスを
発生させる発生回路で、特にMOS形トランジス
タ等による集積回路(IC、LSI)で構成された回
路に関するものである。
従来、上述のごとき走査パルス発生回路として
は、一次元あるいは二次元状に配置された多数の
光電変換素子を順次選択するために、第5図に示
したような2相以上のクロツクパルスにより入力
パルスを一定時間ずつ遅延させて順次出力させる
シフトレジスタ型の走査回路が広く利用されてい
る。この走査回路はMOS電界効果トランジスタ
(以下MOSTと略称する)を用いたシフトレジス
タ型走査回路の初めの3段を示した回路図であ
る。
は、一次元あるいは二次元状に配置された多数の
光電変換素子を順次選択するために、第5図に示
したような2相以上のクロツクパルスにより入力
パルスを一定時間ずつ遅延させて順次出力させる
シフトレジスタ型の走査回路が広く利用されてい
る。この走査回路はMOS電界効果トランジスタ
(以下MOSTと略称する)を用いたシフトレジス
タ型走査回路の初めの3段を示した回路図であ
る。
ブロツクG1,G2はそれぞれクロツクパルスφ1,
φ2の発生器、G3は入力パルスV1Nの発生器、また
VDは駆動用の電源電圧、VSは一般にアース電圧
を与える基準電圧印加端子である。トランジスタ
G1,G2はゲートとドレインを短絡させて形成し
た飽和型の負荷MOSであり、トランジスタG3,
G4は駆動用MOSTである。G1のソースとQ3のド
レインあるいはG2のソースとQ4のドレインを直
列に組み合せた回路は極性反転回路として動作す
る。また、Q5,Q6は伝達MOSTである。
φ2の発生器、G3は入力パルスV1Nの発生器、また
VDは駆動用の電源電圧、VSは一般にアース電圧
を与える基準電圧印加端子である。トランジスタ
G1,G2はゲートとドレインを短絡させて形成し
た飽和型の負荷MOSであり、トランジスタG3,
G4は駆動用MOSTである。G1のソースとQ3のド
レインあるいはG2のソースとQ4のドレインを直
列に組み合せた回路は極性反転回路として動作す
る。また、Q5,Q6は伝達MOSTである。
以下の説明はNチヤンネルMOSTを例にとり
正論理(正に高い電圧を“1”、アース電圧を
“0”で表現する)を用いて行うが、Pチヤンネ
ルについても電圧の符号を逆にすれば全く同様に
説明できる。入力パルス発生器G3により、第1
段目の極性反転回路に加えられた入力パルスV1N
はクロツクパルスφ1,φ2によつて交互に開閉す
る伝達MOSTにより、各段を通過する毎にクロ
ツクパルスによつて定まる一定時間だけ遅延され
て、同図Bのタイミングチヤートに示したように
各段の出力端V01,V02,V03に現われる。
正論理(正に高い電圧を“1”、アース電圧を
“0”で表現する)を用いて行うが、Pチヤンネ
ルについても電圧の符号を逆にすれば全く同様に
説明できる。入力パルス発生器G3により、第1
段目の極性反転回路に加えられた入力パルスV1N
はクロツクパルスφ1,φ2によつて交互に開閉す
る伝達MOSTにより、各段を通過する毎にクロ
ツクパルスによつて定まる一定時間だけ遅延され
て、同図Bのタイミングチヤートに示したように
各段の出力端V01,V02,V03に現われる。
上述したMOSTを利用するシフトレジスタ型
走査回路は、回路素子をすべてMOSTから製作
でき、比較的製作工程が簡単である等の点で半導
体集積回路に適しており、その集積度および歩留
りの向上も容易である。また、動作マージンも高
く、各段の特性のバラツキも小さいので、多段の
出力が要求される走査回路としては極めて優れた
ものになる。
走査回路は、回路素子をすべてMOSTから製作
でき、比較的製作工程が簡単である等の点で半導
体集積回路に適しており、その集積度および歩留
りの向上も容易である。また、動作マージンも高
く、各段の特性のバラツキも小さいので、多段の
出力が要求される走査回路としては極めて優れた
ものになる。
しかしながら、上述の走査回路は、以下の欠点
を有している。
を有している。
2段のインバータの片方に常時電流が流れる
ため、消費電力が大きい。
ため、消費電力が大きい。
負荷の駆動能力は、MOST Q2(又はQ1)で
決まるのに、ドライバ・トランジスタの
MOST Q4(又はQ3)のチヤンネル幅(すなわ
ちトランジスタの大きさ)を大きくしなくては
ならず、集積面積が大きくなる。すなわち、出
力オフセツト電圧は、 V=VD×gm(Q2)/gm(Q4)≒VDL2/L4 VD:電源電圧 gm(Q2):MOST Q2のコンダクタンス gm(Q4):MOST Q4のコンダクタンス L2:MOST Q2のチヤンネル幅 L4:MOST Q4のチヤンネル幅 となり、オフセツトを小さくするためには、
MOST Q4のL4を大きくせねばならず、
MOST Q4の面積が大きくなる。
決まるのに、ドライバ・トランジスタの
MOST Q4(又はQ3)のチヤンネル幅(すなわ
ちトランジスタの大きさ)を大きくしなくては
ならず、集積面積が大きくなる。すなわち、出
力オフセツト電圧は、 V=VD×gm(Q2)/gm(Q4)≒VDL2/L4 VD:電源電圧 gm(Q2):MOST Q2のコンダクタンス gm(Q4):MOST Q4のコンダクタンス L2:MOST Q2のチヤンネル幅 L4:MOST Q4のチヤンネル幅 となり、オフセツトを小さくするためには、
MOST Q4のL4を大きくせねばならず、
MOST Q4の面積が大きくなる。
出力振幅が電源電圧に比べて小さい。すなわ
ち、出力の“0”レベルは接地電位にならず
(約VD・gm(Q2)/gm(Q4))、出力の“1”レ
ベルも電源電位にならない。
ち、出力の“0”レベルは接地電位にならず
(約VD・gm(Q2)/gm(Q4))、出力の“1”レ
ベルも電源電位にならない。
MOST Q4のしきい値電圧のバラツキ影響が
大きい。
大きい。
又、第5図に示した走査回路の他にも、相補形
MOST(CMOS)によるシフトレジスタも考えら
れている。CMOS回路によれば、高速で低消費
電力であり、1段あたりの構成素子が少なくなる
が、NチヤンネルMOSTとPチヤンネルMOST
を集積回路化しなければならず、製造プロセスが
繁雑になるといつた点からして、どちらか一方の
チヤンネルのMOSTで走査回路を構成すること
が望ましい。
MOST(CMOS)によるシフトレジスタも考えら
れている。CMOS回路によれば、高速で低消費
電力であり、1段あたりの構成素子が少なくなる
が、NチヤンネルMOSTとPチヤンネルMOST
を集積回路化しなければならず、製造プロセスが
繁雑になるといつた点からして、どちらか一方の
チヤンネルのMOSTで走査回路を構成すること
が望ましい。
本発明は、上述の従来の走査パルス発生回路を
構成する半導体装置の欠点を改善することを目的
としている。
構成する半導体装置の欠点を改善することを目的
としている。
本発明は、MOSTのブートストラツプ回路及
びフイードバツクを利用したリセツト回路によつ
てダイナミツクな走査回路(シフトレジスタ)を
構成した半導体装置である。
びフイードバツクを利用したリセツト回路によつ
てダイナミツクな走査回路(シフトレジスタ)を
構成した半導体装置である。
以下、電子を信号電荷とするNチヤンネル
MOSトランジスタ(以下MOST)で説明する。
第2図A、第3図Aにおいて、1はP形Si基板、
2,3はドレインソースとなるN形拡散層、4は
ゲート電極、5はゲート絶縁膜(SiO2)、6はフ
イールド絶縁膜(SiO2等)、7,8はドレイン、
ソース電極、9はN形反転層である。第2図Aで
ゲート電極4がOVの時、ゲート酸化膜5の下の
P形Si基板1の表面に反転層の形成は無い。ゲー
ト電極4に正の電極4に正の電圧(MOSTの閾
値電圧VTh以上)が印加されると、第3図Aの様
にN形反転層9が形成され、N型拡散層2および
3が電気的に接続される。たとえばN型拡散層2
とゲート電極4との間の容量結合関係を第2図B
および第3図Bで示す。
MOSトランジスタ(以下MOST)で説明する。
第2図A、第3図Aにおいて、1はP形Si基板、
2,3はドレインソースとなるN形拡散層、4は
ゲート電極、5はゲート絶縁膜(SiO2)、6はフ
イールド絶縁膜(SiO2等)、7,8はドレイン、
ソース電極、9はN形反転層である。第2図Aで
ゲート電極4がOVの時、ゲート酸化膜5の下の
P形Si基板1の表面に反転層の形成は無い。ゲー
ト電極4に正の電極4に正の電圧(MOSTの閾
値電圧VTh以上)が印加されると、第3図Aの様
にN形反転層9が形成され、N型拡散層2および
3が電気的に接続される。たとえばN型拡散層2
とゲート電極4との間の容量結合関係を第2図B
および第3図Bで示す。
ゲート電極4がOVの時、N形拡散層2に対応
する端子12とゲート電極4に対応する端子14
との間の結合容量は、それらの構造的なオーバー
ラツプによる容量22のみで、ゲート電極4(端
子14)にはこの容量結合の効果を押える寄生容
量として、実質的に接地20と継ながるゲート電
極4とP型Si基板1とのオーバーラツプ容量2
1、端子13で示したN型拡散層3とのオーバー
ラツプ容量23、およびゲート電極に接続する他
の部分の寄生容量24がある(第2図B)。
する端子12とゲート電極4に対応する端子14
との間の結合容量は、それらの構造的なオーバー
ラツプによる容量22のみで、ゲート電極4(端
子14)にはこの容量結合の効果を押える寄生容
量として、実質的に接地20と継ながるゲート電
極4とP型Si基板1とのオーバーラツプ容量2
1、端子13で示したN型拡散層3とのオーバー
ラツプ容量23、およびゲート電極に接続する他
の部分の寄生容量24がある(第2図B)。
一方ゲート電極(端子14)に正電圧(>Vth)
が印加されている場合、ゲート電極4(端子1
4)とN形拡散層2(端子12)の間の容量結合
は、前記容量22に加え、容量21に代わる反転
層9との間の容量25と、N形拡散層3(端子1
3)との間のオーバーラツプ容量23との和とな
り、接地20と継ながるものは寄生容量24のみ
となる。容量22と23は通常同等であり、容量
21と25も実質的に等しく、かつ、通常容量2
2に比べ、1桁近く大きな値となる。
が印加されている場合、ゲート電極4(端子1
4)とN形拡散層2(端子12)の間の容量結合
は、前記容量22に加え、容量21に代わる反転
層9との間の容量25と、N形拡散層3(端子1
3)との間のオーバーラツプ容量23との和とな
り、接地20と継ながるものは寄生容量24のみ
となる。容量22と23は通常同等であり、容量
21と25も実質的に等しく、かつ、通常容量2
2に比べ、1桁近く大きな値となる。
したがつて、N形拡散層2とゲート電極4の間
の結合容量は、ゲート電極4に印加した電圧によ
り大きく変化するバラクタ容量の性質を持ち、ゲ
ート電極4にあらかじめ正電圧が印加されている
時に、N形拡散層2に正パルスが印加されるとゲ
ート電極4の電圧をさらに大きく上げる、ブート
ストラツプ的効果を与える。
の結合容量は、ゲート電極4に印加した電圧によ
り大きく変化するバラクタ容量の性質を持ち、ゲ
ート電極4にあらかじめ正電圧が印加されている
時に、N形拡散層2に正パルスが印加されるとゲ
ート電極4の電圧をさらに大きく上げる、ブート
ストラツプ的効果を与える。
本発明は、このバラクタ容量の性質を利用した
走査回路で、その原理を第4図に示す。第4図A
は基本回路に相当する2ビツト分を示すもので、
主要各点A〜Eのタイミングチヤートを第4図B
に示す。負荷45および46は抵抗、あるいは容
量およびこれらの混成など何れであつても良い。
C点の電圧があらかじめ正になつている時、φ2
が正になるとC点の電圧は大きく叩き上げられ、
MOST43は非飽和条件でφ2を負荷46に与え
る。
走査回路で、その原理を第4図に示す。第4図A
は基本回路に相当する2ビツト分を示すもので、
主要各点A〜Eのタイミングチヤートを第4図B
に示す。負荷45および46は抵抗、あるいは容
量およびこれらの混成など何れであつても良い。
C点の電圧があらかじめ正になつている時、φ2
が正になるとC点の電圧は大きく叩き上げられ、
MOST43は非飽和条件でφ2を負荷46に与え
る。
設計要件は、たとえばB点が正になつた時のC
点の電圧降下をΔV(=Vth+K√VD−Vth;VD:
VD:φ1,φ2の振巾、K:基板効果定数)とする
と、 (C1+C2)VD/C1+C2+C3+C4ΔV ……(1) C2VD/C1+C2+C3+C4Vth ……(2) であれば良い。
点の電圧降下をΔV(=Vth+K√VD−Vth;VD:
VD:φ1,φ2の振巾、K:基板効果定数)とする
と、 (C1+C2)VD/C1+C2+C3+C4ΔV ……(1) C2VD/C1+C2+C3+C4Vth ……(2) であれば良い。
負荷45及び46が小さい場合は、これと並列
に、容量、高抵抗(通常の集積回路素子寸法、用
途においては105〜107Ω程度)あるいは直流電圧
をゲート電極に印加し、定常的に少量の電流を流
すことのできるMOSTを設け、合わせて負荷と
して扱えば良い。
に、容量、高抵抗(通常の集積回路素子寸法、用
途においては105〜107Ω程度)あるいは直流電圧
をゲート電極に印加し、定常的に少量の電流を流
すことのできるMOSTを設け、合わせて負荷と
して扱えば良い。
本発明の走査パルス発生回路は著るしく構成が
簡単であり、通常の極性反転回路の如く、負荷に
比べ不釣合に大きなドライバ用MOSTも不要で
集積化に適し、低消費電力であり、且つ、印加さ
れたパルスφ1,φ2がそのまま負荷に印加される
ために、これを構成する各MOSTの特性のバラ
付、たとえばVthのバラ付けによる負荷へ印加さ
れるパルスの変動も無く、振巾の低下も無い。特
にアナログ素子、たとえば固体撮像素子やフレー
ムメモリなどの画像素子に適用する場合には、著
しく低雑音化することができる。
簡単であり、通常の極性反転回路の如く、負荷に
比べ不釣合に大きなドライバ用MOSTも不要で
集積化に適し、低消費電力であり、且つ、印加さ
れたパルスφ1,φ2がそのまま負荷に印加される
ために、これを構成する各MOSTの特性のバラ
付、たとえばVthのバラ付けによる負荷へ印加さ
れるパルスの変動も無く、振巾の低下も無い。特
にアナログ素子、たとえば固体撮像素子やフレー
ムメモリなどの画像素子に適用する場合には、著
しく低雑音化することができる。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第1図に示した回路は、本発明の一実施例であ
る。第1図でH1,H2は同期(クロツク)パル
ス、Hinは入力パルス、VSはアースで、O1,O2,
O3は出力パルスであり、これを用いて、例えば
固体撮線素子の水平スイツチMOSトランジスタ
等を開閉する。
る。第1図でH1,H2は同期(クロツク)パル
ス、Hinは入力パルス、VSはアースで、O1,O2,
O3は出力パルスであり、これを用いて、例えば
固体撮線素子の水平スイツチMOSトランジスタ
等を開閉する。
いま点Aが高レベル(以下“H”と略す)とす
る。次に同期パルスH2が入力される(“H”にな
る)と、トランジスタT1を通じて点Bの電位が
上昇する。点AとBのブートストラツプ容量51
(先述したところのMOSTの寄生容量で良いが、
外部から容量を付加しても良く、本発明の実施例
を以下に各種述べるが、それ等の例においても同
様である。)を通じて点Aの電位がパルス振幅の
VDより上昇し、トランジスタT1は非飽和領域で
動作するようになる。したがつて点Bには同期パ
ルスH2と全く同じ波形のパルスO1が出力される。
また、この時、同時にトランジスタT2がonして
いるので、点Cに“H”が書き込まれる。この電
位はほぼVDからT2のしきい電圧を引いた値とな
る。
る。次に同期パルスH2が入力される(“H”にな
る)と、トランジスタT1を通じて点Bの電位が
上昇する。点AとBのブートストラツプ容量51
(先述したところのMOSTの寄生容量で良いが、
外部から容量を付加しても良く、本発明の実施例
を以下に各種述べるが、それ等の例においても同
様である。)を通じて点Aの電位がパルス振幅の
VDより上昇し、トランジスタT1は非飽和領域で
動作するようになる。したがつて点Bには同期パ
ルスH2と全く同じ波形のパルスO1が出力される。
また、この時、同時にトランジスタT2がonして
いるので、点Cに“H”が書き込まれる。この電
位はほぼVDからT2のしきい電圧を引いた値とな
る。
次にH1が“H”になると、トランジスタT3と
T4がonし、前述したと同じ理由により点Eに
“H”が書き込まれる。
T4がonし、前述したと同じ理由により点Eに
“H”が書き込まれる。
さらに、次にH2が“H”になると、同様に点
FにパルスO2が出力される。さて、この時、ト
ランジスタT2もonする。点Cには“H”が書き
込まれているので、そこに蓄積されていた電荷が
点Bへ逆流し、点BとCが同じ電位になろうと
し、点Bの電位が0から正の方へ持ち上がる。
FにパルスO2が出力される。さて、この時、ト
ランジスタT2もonする。点Cには“H”が書き
込まれているので、そこに蓄積されていた電荷が
点Bへ逆流し、点BとCが同じ電位になろうと
し、点Bの電位が0から正の方へ持ち上がる。
例えば固体撮像素子等では水平出力パルスは第
1図Bに描いてあるように、1度だけパルスが出
て、あとはゼロ電位になつていなければ、雑音が
増大する。トランジスタT7は点BとCの電位を
ゼロにクリアするためのトランジスタである。高
レベルになつている点Fがゲートに接続されてい
るので、T7はonし、点BとCはゼロ電位に固定
されたままになる。
1図Bに描いてあるように、1度だけパルスが出
て、あとはゼロ電位になつていなければ、雑音が
増大する。トランジスタT7は点BとCの電位を
ゼロにクリアするためのトランジスタである。高
レベルになつている点Fがゲートに接続されてい
るので、T7はonし、点BとCはゼロ電位に固定
されたままになる。
第1図に示した回路では、直流的に電流が流れ
る訳ではないので、消費電力はCMOSなみに少
なく、また素子は全てNチヤンネルMOSTだけ
で構成出来る。
る訳ではないので、消費電力はCMOSなみに少
なく、また素子は全てNチヤンネルMOSTだけ
で構成出来る。
第6図に示した回路は、出力線にリセツト用ト
ランジスタ61,62を挿入したものであり、動
作原理は第5図に示した回路と全く同じである
が、リセツトトランジスタにより動作がより確実
になる。リセツトトランジスタを挿入しても、シ
フトレジスタのピツチには何ら悪影響はない。
ランジスタ61,62を挿入したものであり、動
作原理は第5図に示した回路と全く同じである
が、リセツトトランジスタにより動作がより確実
になる。リセツトトランジスタを挿入しても、シ
フトレジスタのピツチには何ら悪影響はない。
第7図は第1図の実施例の変形であり、フイー
ドバツクする点が若干異なるだけである。つま
り、第1図において点Fの電位が点Cにフイード
バツクされているが、第7図では第1図の点Bに
フイードバツクしたものである(フイードバツク
MOST:T8,T9)。
ドバツクする点が若干異なるだけである。つま
り、第1図において点Fの電位が点Cにフイード
バツクされているが、第7図では第1図の点Bに
フイードバツクしたものである(フイードバツク
MOST:T8,T9)。
逆に、第7図において点Bは点Fからフイード
バツクされているが、第8図に示す本発明の他の
実施例のように点Eからフイードバツクを受けて
も本発明の原理には何ら支障はない。
バツクされているが、第8図に示す本発明の他の
実施例のように点Eからフイードバツクを受けて
も本発明の原理には何ら支障はない。
第9図から第12図は本発明の他の実施例であ
る。第9図の実施例は第1図において、ゲートト
ランジスタT2のドレインを電源VDの線に接続し、
出力O1をトランジスタT2のゲートに印加するよ
うにしたものである。第1図、第6図、第7図及
び第8図までの実施例では同期パルスH1,H2が
onする度にトランジスタT2,T4がonし、点Bと
Cの電荷がその度にゲート下に移動する。パルス
H1,H2がoffする時に、その電荷の一部が基板へ
流出し、点Cの電位が若干正の方へ移動する事が
ある。第9図から第12図の実施例はそれを避け
たものである。動作原理は第1図とほぼ同じであ
る。
る。第9図の実施例は第1図において、ゲートト
ランジスタT2のドレインを電源VDの線に接続し、
出力O1をトランジスタT2のゲートに印加するよ
うにしたものである。第1図、第6図、第7図及
び第8図までの実施例では同期パルスH1,H2が
onする度にトランジスタT2,T4がonし、点Bと
Cの電荷がその度にゲート下に移動する。パルス
H1,H2がoffする時に、その電荷の一部が基板へ
流出し、点Cの電位が若干正の方へ移動する事が
ある。第9図から第12図の実施例はそれを避け
たものである。動作原理は第1図とほぼ同じであ
る。
第10図は第9図のブートストラツプ容量51
としてMOSTトランジスタ101のゲート容量
を用いたものである。
としてMOSTトランジスタ101のゲート容量
を用いたものである。
第11図は、トランジスタT1,T2が既にバラ
クタ容量を有しているが、特にブートストラツプ
容量としてコンデンサ111を外付けで設けた例
である。
クタ容量を有しているが、特にブートストラツプ
容量としてコンデンサ111を外付けで設けた例
である。
第9図のフイードバツクトランジスタT0のゲ
ートが点Eに接続されているのに比べ、第12図
は点Dからフイードバツクされている例である。
ートが点Eに接続されているのに比べ、第12図
は点Dからフイードバツクされている例である。
第13図は本発明の別の実施例である。第13
図は第6図において、フイードバツクトランジス
タT7を点Cではなく、点Bへフイードバツクし
たものである。
図は第6図において、フイードバツクトランジス
タT7を点Cではなく、点Bへフイードバツクし
たものである。
第14図に他の実施例を示す。この実施例は第
9図の実施例の出力O1,O2,O3…の線にリセツ
トトランジスタ141,142を設け、そのゲー
トをそれぞれ同期パルスH1,H2に接続したもの
である。
9図の実施例の出力O1,O2,O3…の線にリセツ
トトランジスタ141,142を設け、そのゲー
トをそれぞれ同期パルスH1,H2に接続したもの
である。
また、以上の実施例では出力O1,O2,O3は、
同期パルスのH1あるいはH2の一方のみに同期し
たパルスであつたが、通常の走査回路として使用
する場合には、これに限定されるものではない。
たとえば第1図において、H1,H2を相似のパル
スとすれば点B,D,Fから出力パルスが得られ
る。この使用法は本発明の実施例全てに適用出来
ることは言うまでもない。
同期パルスのH1あるいはH2の一方のみに同期し
たパルスであつたが、通常の走査回路として使用
する場合には、これに限定されるものではない。
たとえば第1図において、H1,H2を相似のパル
スとすれば点B,D,Fから出力パルスが得られ
る。この使用法は本発明の実施例全てに適用出来
ることは言うまでもない。
本発明の他のタイプの実施例を以下説明する。
第15図は本発明の走査回路の一実施例を示
す。4個のMOST、例えばT11,T12,T14で単位
回路(ビツト)を構成する。第15図Bに入力パ
ルスφio、駆動パルスφ1,φ2、および第15図A
に於ける主な点の代表として点15A,15B、
および走査パルスを得る点15C,15F,15
Iの電位のタイムチヤートを第15図Bに示す。
点15Dと15E、15Gと15Hの各点の電位
はそれぞれ点15Aと15Bと同様な電位が
360゜、720゜の位相遅となつて現われる。端子VSは
接地するが、φ1と結合しても(点15Aの電位
波形は少し変るが)同様な効果を得る。
す。4個のMOST、例えばT11,T12,T14で単位
回路(ビツト)を構成する。第15図Bに入力パ
ルスφio、駆動パルスφ1,φ2、および第15図A
に於ける主な点の代表として点15A,15B、
および走査パルスを得る点15C,15F,15
Iの電位のタイムチヤートを第15図Bに示す。
点15Dと15E、15Gと15Hの各点の電位
はそれぞれ点15Aと15Bと同様な電位が
360゜、720゜の位相遅となつて現われる。端子VSは
接地するが、φ1と結合しても(点15Aの電位
波形は少し変るが)同様な効果を得る。
点15Aの得る最高電位はT11の閾電圧Vthと
基板効果によりΔV1低下し、さらにT13のゲート
容量の充電のためにΔV2低下して点15Bに伝え
られ、T13を導通させる。φ1により点15Bの電
位は前記バラクタ容量効果(容量151で代表)
により叩き上げられΔV3上昇する。ΔV3Vth+
ΔV1+ΔV2であれば、φ1はT13を素通りして
(T13が非飽和の条件で)出力端、たとえば点1
5Cに伝えられる。
基板効果によりΔV1低下し、さらにT13のゲート
容量の充電のためにΔV2低下して点15Bに伝え
られ、T13を導通させる。φ1により点15Bの電
位は前記バラクタ容量効果(容量151で代表)
により叩き上げられΔV3上昇する。ΔV3Vth+
ΔV1+ΔV2であれば、φ1はT13を素通りして
(T13が非飽和の条件で)出力端、たとえば点1
5Cに伝えられる。
またT12のゲート電極容量効果により、第15
図Bに示すように、φ2のパルスが正になる度に
点15A,15Bには電位ΔV4が現われT15を周
期的に導通させる。この時φ1は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T14の閾値電圧のみを他の
MOSTより高くすれば、この効果はさに良く発
揮される。
図Bに示すように、φ2のパルスが正になる度に
点15A,15Bには電位ΔV4が現われT15を周
期的に導通させる。この時φ1は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T14の閾値電圧のみを他の
MOSTより高くすれば、この効果はさに良く発
揮される。
本発明の走査回路は、出力パルスがφ1のみか
ら得れ、且つ、各MOST、特にT13閾電圧などの
特性のバラ付の影響を受けず、減衰も無く、一様
性が著しく改善される。また、所要電力が著しく
少なく、インバータ回路に必要な、負荷に不均合
に大きなドライバ用MOSTも不要であり、高集
積化に特に適している。
ら得れ、且つ、各MOST、特にT13閾電圧などの
特性のバラ付の影響を受けず、減衰も無く、一様
性が著しく改善される。また、所要電力が著しく
少なく、インバータ回路に必要な、負荷に不均合
に大きなドライバ用MOSTも不要であり、高集
積化に特に適している。
第16図は前例におけるリセツト動作をより大
きくするために、φ2によつてφ1と出力端を接続
するMOST、T15を設けたものである。T15のド
レインをφ1の代り、接地用の端子VSに接続して
も同様を効果を得る。
きくするために、φ2によつてφ1と出力端を接続
するMOST、T15を設けたものである。T15のド
レインをφ1の代り、接地用の端子VSに接続して
も同様を効果を得る。
第17図は第15図の例にソースドレインを
φ2に接続したMOST、T16を加えたもので、T16
はT13と同様なバラクタ容量効果を発揮し、前記
T13のゲート容量充電により低下するΔV2を解消
し、設計要件を簡略化する。
φ2に接続したMOST、T16を加えたもので、T16
はT13と同様なバラクタ容量効果を発揮し、前記
T13のゲート容量充電により低下するΔV2を解消
し、設計要件を簡略化する。
言うまでも無く第16図は第17図の実施例と
組み合わせた、すなわち、T15とT16を設ければ
両方の効果を同時に得る。また、第15図で示し
たT13の有するバラクタ的容量151に加え、並
列に容量を設けることにより、ΔV3をより大きく
することができる。これは第2図Bおよび第3図
Bにおける容量23を大きくすることと等価であ
る。
組み合わせた、すなわち、T15とT16を設ければ
両方の効果を同時に得る。また、第15図で示し
たT13の有するバラクタ的容量151に加え、並
列に容量を設けることにより、ΔV3をより大きく
することができる。これは第2図Bおよび第3図
Bにおける容量23を大きくすることと等価であ
る。
いずれの例においても同様な効果を得ることは
言うまでもない。
言うまでもない。
第18図は本発明の走査回路の例のタイプの実
施例を示す。4個のMOST、例えばT21,T22,
T23,T24で単位回路(ビツト)を構成する。第
18図Bに入力パルスφio、駆動パルスφ1,φ2、
および第18図Aに於ける主な点の代表として点
18A〜18Hの電位のタイムチヤートを第18
図Bに示す。
施例を示す。4個のMOST、例えばT21,T22,
T23,T24で単位回路(ビツト)を構成する。第
18図Bに入力パルスφio、駆動パルスφ1,φ2、
および第18図Aに於ける主な点の代表として点
18A〜18Hの電位のタイムチヤートを第18
図Bに示す。
たとえば点18Cの得る最高電位はT21のしき
い電圧Vthと基板効果によりΔV1低下し、さらに
T23のゲート容量の充電のためにΔV2低下して点
18Dに伝えられ、T23を導通させる。φ1により
点18Dの電位は前記バラクタ容量効果により叩
き上げられ、ΔV3上昇する。ΔV3Vth+ΔV1+
ΔV2であれば、φ1はT23を素通りして(T23が非
飽和の条件で)出力端、点18Eに伝えられる。
い電圧Vthと基板効果によりΔV1低下し、さらに
T23のゲート容量の充電のためにΔV2低下して点
18Dに伝えられ、T23を導通させる。φ1により
点18Dの電位は前記バラクタ容量効果により叩
き上げられ、ΔV3上昇する。ΔV3Vth+ΔV1+
ΔV2であれば、φ1はT23を素通りして(T23が非
飽和の条件で)出力端、点18Eに伝えられる。
またT2のゲート電極容量効果により、第18
図Bに示すように、φ2のパルスが正になる度に
点18C,18Dには電位ΔV4が現われT23を周
期的に導通させる。この時φ1は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T24の閾値電圧のみを他の
MOSTより高くすれば、この効果はさらに良く
発揮される。
図Bに示すように、φ2のパルスが正になる度に
点18C,18Dには電位ΔV4が現われT23を周
期的に導通させる。この時φ1は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T24の閾値電圧のみを他の
MOSTより高くすれば、この効果はさらに良く
発揮される。
第19図は前例におけるリセツト動作をより大
きくするために、φ2によりφ1と出力端を接続す
るMOST、T25を設けたものである。T25のドレ
インをφ1に代り、接地に接続しても同様な効果
を得る。
きくするために、φ2によりφ1と出力端を接続す
るMOST、T25を設けたものである。T25のドレ
インをφ1に代り、接地に接続しても同様な効果
を得る。
第20図は第18図の例にソース、ドレインを
φ2に接続したMOST、T20を加えたもので、T20
はT23と同様なバラクタ容量効果を発揮し、前記
T23のゲート容量充電により低下するΔV2を解消
し、設計要件を簡略化する。
φ2に接続したMOST、T20を加えたもので、T20
はT23と同様なバラクタ容量効果を発揮し、前記
T23のゲート容量充電により低下するΔV2を解消
し、設計要件を簡略化する。
言うまでも無く第19図と第20図の例を組み
合わせた、すなわち、T25とT26を設ければ両方
の効果を同時に得る。また、第18図で示した
T23の有するバラクタ的容量に加え、並列に容量
を設けることにより、ΔV3をより大きくすること
ができる。これは第2図Bおよび第3図Bにおけ
る容量23を大きくすることと等価である。いず
れの実施例においても同様な効果を得ることは言
うまでもない。
合わせた、すなわち、T25とT26を設ければ両方
の効果を同時に得る。また、第18図で示した
T23の有するバラクタ的容量に加え、並列に容量
を設けることにより、ΔV3をより大きくすること
ができる。これは第2図Bおよび第3図Bにおけ
る容量23を大きくすることと等価である。いず
れの実施例においても同様な効果を得ることは言
うまでもない。
第21図は、本発明による走査回路のさらに別
のタイプの実施例である。また第21図Bは、第
21図Aの各ノードの電圧波形を示したものであ
る。本走査回路の動作を簡単に説明する。第21
図において、入力パルスφINが与えられると、ク
ロツクパルスφ2によつて、MOSトランジスタ
(以下MOSTと略す)T31がONし、ノード21Z
(MOST、T32のゲート)に電荷がたまる。次に、
クロツクパルスφ1が高レベル(“H”)になると、
ノード21Aは“H”になり、MOST、T33も
ONして、ノード21Bも“H”となる。φ1が低
レベル(“H”)なるとノード21Aの電位は
“L”になるが、ノード21BはMOST、T33の
ダイオード特性のおかげで“H”になつたままで
ある。ノード21Bの電位は、MOST、T35のゲ
ートと同電位であり、φ2が“H”になると、ノ
ード21Cおよびノード21Dも“H”となる。
再び、φ2が“L”になると、ノード21Cの電
位は“L”になるが、ノード21Dの電位は
“H”のままである。同様に、ノード21E,2
1F,21G,21Hに電圧が伝わつていき、ノ
ード21Fの電位が“H”になればMOST、T34
のゲートが“H”になり、ON状態になり、ノー
ド21Bの電位はVSS、すなわち“L”にリセツ
トされる。
のタイプの実施例である。また第21図Bは、第
21図Aの各ノードの電圧波形を示したものであ
る。本走査回路の動作を簡単に説明する。第21
図において、入力パルスφINが与えられると、ク
ロツクパルスφ2によつて、MOSトランジスタ
(以下MOSTと略す)T31がONし、ノード21Z
(MOST、T32のゲート)に電荷がたまる。次に、
クロツクパルスφ1が高レベル(“H”)になると、
ノード21Aは“H”になり、MOST、T33も
ONして、ノード21Bも“H”となる。φ1が低
レベル(“H”)なるとノード21Aの電位は
“L”になるが、ノード21BはMOST、T33の
ダイオード特性のおかげで“H”になつたままで
ある。ノード21Bの電位は、MOST、T35のゲ
ートと同電位であり、φ2が“H”になると、ノ
ード21Cおよびノード21Dも“H”となる。
再び、φ2が“L”になると、ノード21Cの電
位は“L”になるが、ノード21Dの電位は
“H”のままである。同様に、ノード21E,2
1F,21G,21Hに電圧が伝わつていき、ノ
ード21Fの電位が“H”になればMOST、T34
のゲートが“H”になり、ON状態になり、ノー
ド21Bの電位はVSS、すなわち“L”にリセツ
トされる。
第21図Bを見るとわかるように、走査回路の
出力としては、21A,21C,21E,21
G,…という幅の狭いパネル列(歯抜けのパルス
列)とB,D,F,H,…という幅の広い列を得
ることができる。また21A,21C,21E,
21G,…のパルス振幅はMOST、T32,T35,
T38…のゲート・チヤンネル間の容量によるブー
ト・ストラツプ効果によりφ1(あるいはφ2)のパ
ルス振幅とまつたく同じものが得られる。
出力としては、21A,21C,21E,21
G,…という幅の狭いパネル列(歯抜けのパルス
列)とB,D,F,H,…という幅の広い列を得
ることができる。また21A,21C,21E,
21G,…のパルス振幅はMOST、T32,T35,
T38…のゲート・チヤンネル間の容量によるブー
ト・ストラツプ効果によりφ1(あるいはφ2)のパ
ルス振幅とまつたく同じものが得られる。
電力の消費は入力パルスが伝達しているステー
ジだけであり、しかも負荷を充電するだけでよく
極めて小さくなる。
ジだけであり、しかも負荷を充電するだけでよく
極めて小さくなる。
本発明の他の例を第22図に示す。これは、第
21図におけるMOST、T32,T35,T38,T41…
のブート・ストラツプ効果を強めるためにゲー
ト・ソース間に外付けの容量221を付加したも
のである。
21図におけるMOST、T32,T35,T38,T41…
のブート・ストラツプ効果を強めるためにゲー
ト・ソース間に外付けの容量221を付加したも
のである。
第23図は他の例であり、ノード21B,21
D,…の電位を“L”にリセツトするためのノー
ド21E,21G,…からフイード・バツクした
ものである(第21図とはフイード・バツクの場
所が異なるだけである)。
D,…の電位を“L”にリセツトするためのノー
ド21E,21G,…からフイード・バツクした
ものである(第21図とはフイード・バツクの場
所が異なるだけである)。
第24図は別の例であり、第23図の例にブー
ト・ストラツプ効果を強める外付けの容量241
を付け加えたものである。
ト・ストラツプ効果を強める外付けの容量241
を付け加えたものである。
第25図は他の例である。リセツト用トランジ
スタのソスをφ1,φ2に接続したものである。
スタのソスをφ1,φ2に接続したものである。
第26図は他の例であり、第25図の回路構成
にブート・ストラツプ効果を強めるための容量2
61を加えたものである。
にブート・ストラツプ効果を強めるための容量2
61を加えたものである。
第27図は他の例である。第21図に271の
MOSバラクタを加えたもので、これらはゲート
が“H”のときだけ容量が大きいという性質があ
る。例えばノード21Bの電位了“H”であれば
271の容量によつてMOST、T35のゲートは十
分“H”になり、“L”であれば271の容量は
小さく何も悪影響を示さない。なお、このMOS
バラクタは第22図〜第26図の例にも加えるこ
とができる。
MOSバラクタを加えたもので、これらはゲート
が“H”のときだけ容量が大きいという性質があ
る。例えばノード21Bの電位了“H”であれば
271の容量によつてMOST、T35のゲートは十
分“H”になり、“L”であれば271の容量は
小さく何も悪影響を示さない。なお、このMOS
バラクタは第22図〜第26図の例にも加えるこ
とができる。
第28図は他の例である。第23図の回路のノ
ード、21A,21C,21E,21G,…の
“H”電位をより完全にするためにMOST、T51
〜T54を加えたものである。このリセツトを完全
にするMOSTは第21図、第22図、第24図
〜第27図にも加えたことができる。
ード、21A,21C,21E,21G,…の
“H”電位をより完全にするためにMOST、T51
〜T54を加えたものである。このリセツトを完全
にするMOSTは第21図、第22図、第24図
〜第27図にも加えたことができる。
なお、第22図から第27図の回路に対するタ
イミング・チヤートは第21図Bと同様である。
イミング・チヤートは第21図Bと同様である。
本実施例の特徴をまとめると次のようになる。
(i) 3MOST/stageでよく、集積度が向上する。
(ただし、第28図の実施例では4MOST/
stageとなる) (ii) 6MOST/stageとして用いると、φ1(あるい
はφ2)だけに同期した出力パルスが得られ、
出力パルスの不均一性はいちじるしく減少す
る。
(ただし、第28図の実施例では4MOST/
stageとなる) (ii) 6MOST/stageとして用いると、φ1(あるい
はφ2)だけに同期した出力パルスが得られ、
出力パルスの不均一性はいちじるしく減少す
る。
(iii) 出力パルスとして、ノード21A,21C,
21E,21G,…を用いると出力パルス増幅
がφ1(orφ2)とまつたく同じであり、MOSTに
よるVTHdropがない。
21E,21G,…を用いると出力パルス増幅
がφ1(orφ2)とまつたく同じであり、MOSTに
よるVTHdropがない。
(iv) 出力パルス幅は、クロツクパルス幅と同じも
の(狭にパルス幅)と、クロツクパルス周期
(広いパルス幅)とが得られる。
の(狭にパルス幅)と、クロツクパルス周期
(広いパルス幅)とが得られる。
(v) IC化したときの悪い寄生効果(chatge
pumping)がない。
pumping)がない。
(vi) 消費電力が極めて小さい。
(vii) 本走査回路を動作させるためには、φ1,φ2,
φIN,VSS(GND)だけでよく、VDDは不要であ
る。
φIN,VSS(GND)だけでよく、VDDは不要であ
る。
第29図は以上の走査回路の終端回路を示した
ものである。
ものである。
この図は第21図の実施例にT61,T62,T63,
T64,T65のMOSTを接続したものである。
T64,T65のMOSTを接続したものである。
ノード21Fの電位は、ノード21Hの電位が
“H”の時の限り、MOST、T61によつてφ1に同
期したパルス21Iによつてリセツトする。また
パルスHの電位は、ノード21Gの電位が“L”
のときに限りMOST、T63によつてφ2同期したパ
ルス21Jによつてリセツトされることを示して
いる。なお、MOST、T63,T64のgm比はgm、
64/gm、638程度にすればよい。また、
MOST、T62は特になくてもよい動作を確実にす
るために入れてある。
“H”の時の限り、MOST、T61によつてφ1に同
期したパルス21Iによつてリセツトする。また
パルスHの電位は、ノード21Gの電位が“L”
のときに限りMOST、T63によつてφ2同期したパ
ルス21Jによつてリセツトされることを示して
いる。なお、MOST、T63,T64のgm比はgm、
64/gm、638程度にすればよい。また、
MOST、T62は特になくてもよい動作を確実にす
るために入れてある。
第30図は別の終端回路について説明したもの
である。今シフトレジスタの30A点に“H”が
蓄積されているとする。次にφ1が“H”になる
とT71はON状態であるため、30B点、30C
点の電位は“H”となる。φ1が“L”となると、
30B電位は“L”となるが、30C電位は
“H”のまま保持される。次にφ2が“H”となる
とT73がON状態となり、30C電位は30C点、
30D点の容量分割される。(30C点容量CC、
30D点容量CD電位はCC/CC+CDדH”となる。) この時30Dの電位がT75のしきい電圧より大き
くしておくとT75はON状態となり、30A電位
は放電し、“L”となる。次にφ1が“H”となる
と、T74はON状態となり、30D電位は“L”
となる(C電位はCC/CC+CDדH”のままであ る)。次にφ2が“H”となると30C電位は再び
CCCDに分割される。以上のくり返しで30Aの
電位を放電させた後、30Cの電位は“L”に下
がつてゆく。
である。今シフトレジスタの30A点に“H”が
蓄積されているとする。次にφ1が“H”になる
とT71はON状態であるため、30B点、30C
点の電位は“H”となる。φ1が“L”となると、
30B電位は“L”となるが、30C電位は
“H”のまま保持される。次にφ2が“H”となる
とT73がON状態となり、30C電位は30C点、
30D点の容量分割される。(30C点容量CC、
30D点容量CD電位はCC/CC+CDדH”となる。) この時30Dの電位がT75のしきい電圧より大き
くしておくとT75はON状態となり、30A電位
は放電し、“L”となる。次にφ1が“H”となる
と、T74はON状態となり、30D電位は“L”
となる(C電位はCC/CC+CDדH”のままであ る)。次にφ2が“H”となると30C電位は再び
CCCDに分割される。以上のくり返しで30Aの
電位を放電させた後、30Cの電位は“L”に下
がつてゆく。
この回路の特徴は、
{CC/CC+CDדH”>(T74のしきい電圧)30
D電位(シフトレジスタのくり返し時間後<
(T74のしきい電圧)} となる様にCC、CDを選べばよく、CCとCDの関
係は厳しくなく、ラフな比率でよい。
(T74のしきい電圧)} となる様にCC、CDを選べばよく、CCとCDの関
係は厳しくなく、ラフな比率でよい。
30B,30Cの電位がチヤージポンピング
等により“H”に上がろうとしてもφ2で分割
し、φ1で放電するタイミングのくり返しで、
“L”にもどす事ができる。
等により“H”に上がろうとしてもφ2で分割
し、φ1で放電するタイミングのくり返しで、
“L”にもどす事ができる。
2ケのMOSTを付け加えるだけで終端する
事ができる。
事ができる。
本発明によれば、極性反転回路のごとく直流電
流が流れる期間がなく、このため低消費電力で高
速走査に適し、高集積化に適し、効率の良いブー
トストラツプの結合容量により出力波形の一様性
が良く、誤動作の少なく動作マージンが大きくと
れるという効果がある。
流が流れる期間がなく、このため低消費電力で高
速走査に適し、高集積化に適し、効率の良いブー
トストラツプの結合容量により出力波形の一様性
が良く、誤動作の少なく動作マージンが大きくと
れるという効果がある。
第1図は本発明の走査パルス発生回路の一実施
例を示す図、第2図および第3図はMOST形ト
ランジスタの寄生容量を説明する図、第4図は本
発明の走査パルス発生回路の原理を説明する図、
第5図は従来の走査パルス発生回路を示す図、第
6図、第7図、第8図、第9図、第10図、第1
1図、第12図、第13図、第14図、第15
図、第16図、第17図、第18図、第19図、
第20図、第21図、第22図、第23図、第2
4図、第25図、第26図、第27図、第28
図、第29図及び第30図は本発明の走査パルス
発生回路の他の実施例を示す図である。 φ1,φ2…同期パルス(端子)、41,42,4
3,44…MOS形トランジスタ、45,46…
負荷、C1,C2,C3,C4…寄生容量。
例を示す図、第2図および第3図はMOST形ト
ランジスタの寄生容量を説明する図、第4図は本
発明の走査パルス発生回路の原理を説明する図、
第5図は従来の走査パルス発生回路を示す図、第
6図、第7図、第8図、第9図、第10図、第1
1図、第12図、第13図、第14図、第15
図、第16図、第17図、第18図、第19図、
第20図、第21図、第22図、第23図、第2
4図、第25図、第26図、第27図、第28
図、第29図及び第30図は本発明の走査パルス
発生回路の他の実施例を示す図である。 φ1,φ2…同期パルス(端子)、41,42,4
3,44…MOS形トランジスタ、45,46…
負荷、C1,C2,C3,C4…寄生容量。
Claims (1)
- 【特許請求の範囲】 1 ソース又はドレインとなる第1及び第2電極
並びにゲート電極をそれぞれ有する少なくとも6
個の第1、第2、第3、第4、第5、第6の
MOS形電界効果トランジスタからなる基本回路
を複数個接続して構成され、上記第1トランジス
タのゲート電極は前段の上記基本回路の出力端に
接続され、上記第1トランジスタの第1電極は上
記第2トランジスタの第1電極に接続され、上記
第2トランジスタの第2電極は上記第3トランジ
スタのゲート電極に接続され、上記第3トランジ
スタの第1電極は上記第4トランジスタの第1電
極に接続され、上記第4トランジスタの第2電極
は後段の上記基本回路の入力端に接続され、上記
第5及び第6トランジスタの第1端子はそれぞれ
上記第2及び第4トランジスタの第1又は第2電
極のいずれか一方に接続され、上記第5及び第6
トランジスタの第2電極はそれぞれ接地され、上
記第5及び第6トランジスタのゲート電極はそれ
ぞれ後段の第1及び第3トランジスタの第1電極
又はゲート電極に接続され、上記第1及び第3ト
ランジスタのゲート電極と第1電極との間に容量
性素子が設けられ、上記第1トランジスタの第2
電極及び上記第2トランジスタのゲート電極には
第1の同期パルスが印加され、上記第3トランジ
スタの第2電極及び上記第4トランジスタのゲー
ト電極には第2の同期パルスが印加されてなり、
上記第1及び第3トランジスタの第1電極の少な
くとも一方から走査パルス出力を出力することを
特徴とする半導体装置。 2 ソース又はドレインとなる第1及び第2電極
並びにゲート電極をそれぞれ有する少なくとも6
個の第1、第2、第3、第4、第5、第6の
MOS形電界効果トランジスタからなる基本回路
を複数個接続して構成され、上記第1トランジス
タのゲート電極は前段の上記基本回路の出力端に
接続され、上記第1トランジスタの第1電極は上
記第2トランジスタのゲート電極に接続され、上
記第2トランジスタの第1電極は上記第3トラン
ジスタのゲート電極に接続され、上記第3トラン
ジスタの第1電極は上記第4トランジスタのゲー
ト電極に接続され、上記第4トランジスタの第1
電極は後段の上記基本回路の入力端に接続され、
上記第5及び第6トランジスタの第1端子はそれ
ぞれ上記第2及び第4トランジスタの第1電極に
接続され、上記第5及び第6トランジスタの第2
電極はそれぞれ接地され、上記第5及び第6トラ
ンジスタのゲート電極はそれぞれ後段の第2及び
第4トランジスタの第1電極又はゲート電極に接
続され、上記第1及び第3トランジスタのゲート
電極と第1電極との間に容量性素子が設けられ、
上記第1トランジスタの第2電極には第1の同期
パルスが印加され、上記第3トランジスタの第2
電極には第2の同期パルスが印加され、上記第2
及び第4トランジスタの第2電極には電源電圧が
印加されてなり、上記第1及び第3トランジスタ
の第1電極の少なくとも一方から走査パルス出力
を出力されることを特徴とする半導体装置。 3 ソース又はドレインとなる第1及び第2電極
並びにゲート電極をそれぞれ有する少なくとも6
個の第1、第2、第3、第4、第5、第6の
MOS形電界効果トランジスタからなる基本回路
を複数個接続して構成され、上記第1トランジス
タのゲート電極は前段の上記基本回路の出力端に
接続され、上記第1トランジスタの第1電極は上
記第2トランジスタの第1電極及びゲート電極に
接続され、上記第2トランジスタの第2電極は上
記第3トランジスタのゲート電極に接続され、上
記第3トランジスタの第1電極は上記第4トラン
ジスタの第1電極及びゲート電極に接続され、上
記第4トランジスタの第2電極は後段の上記基本
回路の入力端に接続され、上記第5及び第6トラ
ンジスタの第1端子はそれぞれ上記第2及び第4
トランジスタの第2電極に接続され、上記第5及
び第6トランジスタの第2電極はそれぞれ接地さ
れ、上記第5及び第6トランジスタのゲート電極
はそれぞれ後段の第2及び第4トランジスタの第
2電極又はゲート電極に接続され、上記第1及び
第3トランジスタのゲート電極と第1電極との間
に容量性素子が設けらけ、上記第1トランジスタ
の第2電極には第1の同期パルスが印加され、上
記第3トランジスタの第2電極には第2の同期パ
ルスが印加されてなり、上記第1及び第3トラン
ジスタの第1電極の少なくとも一方から走査パル
ス出力が出力されることを特徴とする半導体装
置。 4 特許請求の範囲第3項において、前記第1及
び第3トランジスタの第1電極に第7及び第8ト
ランジスタの第1電極がそれぞれ接続され、上記
第7及び第8トランジスタの第2電極はそれぞれ
接地され、上記第7トランジスタのゲート電極に
は前記第2の同期パルスが印加され、上記第8ト
ランジスタのゲート電極には前記第1の同期パル
スが印加されることを特徴とする半導体装置。 5 特許請求の範囲第3項において、さらに第
9、第10、第11、第12及び第13のMOS電界効果
トランジスからなる終端回路が上記基本回路の最
終段に接続され、上記第9トランジスタのゲート
電極は前段の第4トランジスタの第2電極に接続
され、上記第9トランジスタの第1電極は第10ト
ランジスタの第1電極及び前段の第5トランジス
タのゲート電極に接続され、上記第9トランジス
タの第2電極には上記第1の同期パルスが印加さ
れ、上記第10トランジスタの第2電極は接地さ
れ、上記第10トランジスタのゲート電極は上記第
2同期パルスが印加され、上記第11トランジスタ
のゲート電極及び第2電極には上記第2の同期パ
ルスが印加され、上記第11トランジスタの第1電
極は上記第12トランジスタの第1電極、上記第13
トランジスタの第1電極及び前段の第6トランジ
スタのゲート電極に接続され、上記第12トランジ
スタのゲート電極は前段の第3トランジスタの第
1電極に接続され、上記第13トランジスタのゲー
ト電極には上記第1の同期パルスが印加され、上
記第10、第12及び第13トランジスタの第2電極は
それぞれ接地されていることを特徴とする半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116873A JPS6323414A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116873A JPS6323414A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6979378A Division JPS54161288A (en) | 1978-06-12 | 1978-06-12 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6323414A JPS6323414A (ja) | 1988-01-30 |
JPH0152934B2 true JPH0152934B2 (ja) | 1989-11-10 |
Family
ID=14697743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62116873A Granted JPS6323414A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6323414A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009077415A (ja) * | 2001-05-29 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3363888B2 (ja) * | 1991-09-27 | 2003-01-08 | キヤノン株式会社 | 電子回路装置 |
JP3866070B2 (ja) | 2000-10-20 | 2007-01-10 | 株式会社 日立ディスプレイズ | 表示装置 |
JP5190722B2 (ja) | 2005-05-20 | 2013-04-24 | Nltテクノロジー株式会社 | ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 |
JP4832100B2 (ja) * | 2006-02-15 | 2011-12-07 | 株式会社 日立ディスプレイズ | 表示装置 |
-
1987
- 1987-05-15 JP JP62116873A patent/JPS6323414A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009077415A (ja) * | 2001-05-29 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US9024930B2 (en) | 2001-05-29 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US9590632B2 (en) | 2001-05-29 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US10304399B2 (en) | 2001-05-29 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
Also Published As
Publication number | Publication date |
---|---|
JPS6323414A (ja) | 1988-01-30 |
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