JPH0152934B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は走査パルス発生回路、例えば光学文字
読み取り装置、フアクシミリ等の光検知素子アレ
ー、固体撮像装置等のように多数の光電変換素子
を時間的かつデジタル的に選択走査するパルスを
発生させる発生回路で、特にMOS形トランジス
タ等による集積回路（IC、LSI）で構成された回
路に関するものである。

〔従来技術〕

従来、上述のごとき走査パルス発生回路として
は、一次元あるいは二次元状に配置された多数の
光電変換素子を順次選択するために、第５図に示
したような２相以上のクロツクパルスにより入力
パルスを一定時間ずつ遅延させて順次出力させる
シフトレジスタ型の走査回路が広く利用されてい
る。この走査回路はMOS電界効果トランジスタ
（以下MOSTと略称する）を用いたシフトレジス
タ型走査回路の初めの３段を示した回路図であ
る。

ブロツクG₁，G₂はそれぞれクロツクパルスφ₁，
φ₂の発生器、G₃は入力パルスV_1Nの発生器、また
V_Dは駆動用の電源電圧、V_Sは一般にアース電圧
を与える基準電圧印加端子である。トランジスタ
G₁，G₂はゲートとドレインを短絡させて形成し
た飽和型の負荷MOSであり、トランジスタG₃，
G₄は駆動用MOSTである。G₁のソースとQ₃のド
レインあるいはG₂のソースとQ₄のドレインを直
列に組み合せた回路は極性反転回路として動作す
る。また、Q₅，Q₆は伝達MOSTである。

以下の説明はＮチヤンネルMOSTを例にとり
正論理（正に高い電圧を“１”、アース電圧を
“０”で表現する）を用いて行うが、Ｐチヤンネ
ルについても電圧の符号を逆にすれば全く同様に
説明できる。入力パルス発生器G₃により、第１
段目の極性反転回路に加えられた入力パルスV_1N
はクロツクパルスφ₁，φ₂によつて交互に開閉す
る伝達MOSTにより、各段を通過する毎にクロ
ツクパルスによつて定まる一定時間だけ遅延され
て、同図Ｂのタイミングチヤートに示したように
各段の出力端V₀₁，V₀₂，V₀₃に現われる。

上述したMOSTを利用するシフトレジスタ型
走査回路は、回路素子をすべてMOSTから製作
でき、比較的製作工程が簡単である等の点で半導
体集積回路に適しており、その集積度および歩留
りの向上も容易である。また、動作マージンも高
く、各段の特性のバラツキも小さいので、多段の
出力が要求される走査回路としては極めて優れた
ものになる。

〔発明が解決しようとする問題点〕

しかしながら、上述の走査回路は、以下の欠点
を有している。

２段のインバータの片方に常時電流が流れる
ため、消費電力が大きい。

負荷の駆動能力は、MOST Q₂（又はQ₁）で
決まるのに、ドライバ・トランジスタの
MOST Q₄（又はQ₃）のチヤンネル幅（すなわ
ちトランジスタの大きさ）を大きくしなくては
ならず、集積面積が大きくなる。すなわち、出
力オフセツト電圧は、 Ｖ＝V_D×gm（Q₂）／gm（Q₄）≒V_DL₂／L₄ V_D：電源電圧 gm（Q₂）：MOST Q₂のコンダクタンス gm（Q₄）：MOST Q₄のコンダクタンス L₂：MOST Q₂のチヤンネル幅 L₄：MOST Q₄のチヤンネル幅 となり、オフセツトを小さくするためには、
MOST Q₄のL₄を大きくせねばならず、
MOST Q₄の面積が大きくなる。

出力振幅が電源電圧に比べて小さい。すなわ
ち、出力の“０”レベルは接地電位にならず
（約V_D・gm（Q₂）／gm（Q₄））、出力の“１”レ
ベルも電源電位にならない。

MOST Q₄のしきい値電圧のバラツキ影響が
大きい。

又、第５図に示した走査回路の他にも、相補形
MOST（CMOS）によるシフトレジスタも考えら
れている。CMOS回路によれば、高速で低消費
電力であり、１段あたりの構成素子が少なくなる
が、ＮチヤンネルMOSTとＰチヤンネルMOST
を集積回路化しなければならず、製造プロセスが
繁雑になるといつた点からして、どちらか一方の
チヤンネルのMOSTで走査回路を構成すること
が望ましい。

本発明は、上述の従来の走査パルス発生回路を
構成する半導体装置の欠点を改善することを目的
としている。

〔問題点を解決するための手段〕

本発明は、MOSTのブートストラツプ回路及
びフイードバツクを利用したリセツト回路によつ
てダイナミツクな走査回路（シフトレジスタ）を
構成した半導体装置である。

〔作 用〕

以下、電子を信号電荷とするＮチヤンネル
MOSトランジスタ（以下MOST）で説明する。
第２図Ａ、第３図Ａにおいて、１はＰ形Si基板、
２，３はドレインソースとなるＮ形拡散層、４は
ゲート電極、５はゲート絶縁膜（SiO₂）、６はフ
イールド絶縁膜（SiO₂等）、７，８はドレイン、
ソース電極、９はＮ形反転層である。第２図Ａで
ゲート電極４がOVの時、ゲート酸化膜５の下の
Ｐ形Si基板１の表面に反転層の形成は無い。ゲー
ト電極４に正の電極４に正の電圧（MOSTの閾
値電圧V_Th以上）が印加されると、第３図Ａの様
にＮ形反転層９が形成され、Ｎ型拡散層２および
３が電気的に接続される。たとえばＮ型拡散層２
とゲート電極４との間の容量結合関係を第２図Ｂ
および第３図Ｂで示す。

ゲート電極４がOVの時、Ｎ形拡散層２に対応
する端子１２とゲート電極４に対応する端子１４
との間の結合容量は、それらの構造的なオーバー
ラツプによる容量２２のみで、ゲート電極４（端
子１４）にはこの容量結合の効果を押える寄生容
量として、実質的に接地２０と継ながるゲート電
極４とＰ型Si基板１とのオーバーラツプ容量２
１、端子１３で示したＮ型拡散層３とのオーバー
ラツプ容量２３、およびゲート電極に接続する他
の部分の寄生容量２４がある（第２図Ｂ）。

一方ゲート電極（端子１４）に正電圧（＞V_th）
が印加されている場合、ゲート電極４（端子１
４）とＮ形拡散層２（端子１２）の間の容量結合
は、前記容量２２に加え、容量２１に代わる反転
層９との間の容量２５と、Ｎ形拡散層３（端子１
３）との間のオーバーラツプ容量２３との和とな
り、接地２０と継ながるものは寄生容量２４のみ
となる。容量２２と２３は通常同等であり、容量
２１と２５も実質的に等しく、かつ、通常容量２
２に比べ、１桁近く大きな値となる。

したがつて、Ｎ形拡散層２とゲート電極４の間
の結合容量は、ゲート電極４に印加した電圧によ
り大きく変化するバラクタ容量の性質を持ち、ゲ
ート電極４にあらかじめ正電圧が印加されている
時に、Ｎ形拡散層２に正パルスが印加されるとゲ
ート電極４の電圧をさらに大きく上げる、ブート
ストラツプ的効果を与える。

本発明は、このバラクタ容量の性質を利用した
走査回路で、その原理を第４図に示す。第４図Ａ
は基本回路に相当する２ビツト分を示すもので、
主要各点Ａ〜Ｅのタイミングチヤートを第４図Ｂ
に示す。負荷４５および４６は抵抗、あるいは容
量およびこれらの混成など何れであつても良い。
Ｃ点の電圧があらかじめ正になつている時、φ₂
が正になるとＣ点の電圧は大きく叩き上げられ、
MOST４３は非飽和条件でφ₂を負荷４６に与え
る。

設計要件は、たとえばＢ点が正になつた時のＣ
点の電圧降下をΔV（＝V_th＋Ｋ√V_D−V_th；V_D：
V_D：φ₁，φ₂の振巾、Ｋ：基板効果定数）とする
と、 （C₁＋C₂）V_D／C₁＋C₂＋C₃＋C₄ΔV ……（１） C₂V_D／C₁＋C₂＋C₃＋C₄V_th ……（２） であれば良い。

負荷４５及び４６が小さい場合は、これと並列
に、容量、高抵抗（通常の集積回路素子寸法、用
途においては10⁵〜10⁷Ω程度）あるいは直流電圧
をゲート電極に印加し、定常的に少量の電流を流
すことのできるMOSTを設け、合わせて負荷と
して扱えば良い。

本発明の走査パルス発生回路は著るしく構成が
簡単であり、通常の極性反転回路の如く、負荷に
比べ不釣合に大きなドライバ用MOSTも不要で
集積化に適し、低消費電力であり、且つ、印加さ
れたパルスφ₁，φ₂がそのまま負荷に印加される
ために、これを構成する各MOSTの特性のバラ
付、たとえばV_thのバラ付けによる負荷へ印加さ
れるパルスの変動も無く、振巾の低下も無い。特
にアナログ素子、たとえば固体撮像素子やフレー
ムメモリなどの画像素子に適用する場合には、著
しく低雑音化することができる。

〔実施例〕

以下、本発明を実施例を参照して詳細に説明す
る。

第１図に示した回路は、本発明の一実施例であ
る。第１図でH₁，H₂は同期（クロツク）パル
ス、Hinは入力パルス、V_Sはアースで、O₁，O₂，
O₃は出力パルスであり、これを用いて、例えば
固体撮線素子の水平スイツチMOSトランジスタ
等を開閉する。

いま点Ａが高レベル（以下“Ｈ”と略す）とす
る。次に同期パルスH₂が入力される（“Ｈ”にな
る）と、トランジスタT₁を通じて点Ｂの電位が
上昇する。点ＡとＢのブートストラツプ容量５１
（先述したところのMOSTの寄生容量で良いが、
外部から容量を付加しても良く、本発明の実施例
を以下に各種述べるが、それ等の例においても同
様である。）を通じて点Ａの電位がパルス振幅の
V_Dより上昇し、トランジスタT₁は非飽和領域で
動作するようになる。したがつて点Ｂには同期パ
ルスH₂と全く同じ波形のパルスO₁が出力される。
また、この時、同時にトランジスタT₂がonして
いるので、点Ｃに“Ｈ”が書き込まれる。この電
位はほぼV_DからT₂のしきい電圧を引いた値とな
る。

次にH₁が“Ｈ”になると、トランジスタT₃と
T₄がonし、前述したと同じ理由により点Ｅに
“Ｈ”が書き込まれる。

さらに、次にH₂が“Ｈ”になると、同様に点
ＦにパルスO₂が出力される。さて、この時、ト
ランジスタT₂もonする。点Ｃには“Ｈ”が書き
込まれているので、そこに蓄積されていた電荷が
点Ｂへ逆流し、点ＢとＣが同じ電位になろうと
し、点Ｂの電位が０から正の方へ持ち上がる。

例えば固体撮像素子等では水平出力パルスは第
１図Ｂに描いてあるように、１度だけパルスが出
て、あとはゼロ電位になつていなければ、雑音が
増大する。トランジスタT₇は点ＢとＣの電位を
ゼロにクリアするためのトランジスタである。高
レベルになつている点Ｆがゲートに接続されてい
るので、T₇はonし、点ＢとＣはゼロ電位に固定
されたままになる。

第１図に示した回路では、直流的に電流が流れ
る訳ではないので、消費電力はCMOSなみに少
なく、また素子は全てＮチヤンネルMOSTだけ
で構成出来る。

第６図に示した回路は、出力線にリセツト用ト
ランジスタ６１，６２を挿入したものであり、動
作原理は第５図に示した回路と全く同じである
が、リセツトトランジスタにより動作がより確実
になる。リセツトトランジスタを挿入しても、シ
フトレジスタのピツチには何ら悪影響はない。

第７図は第１図の実施例の変形であり、フイー
ドバツクする点が若干異なるだけである。つま
り、第１図において点Ｆの電位が点Ｃにフイード
バツクされているが、第７図では第１図の点Ｂに
フイードバツクしたものである（フイードバツク
MOST：T₈，T₉）。

逆に、第７図において点Ｂは点Ｆからフイード
バツクされているが、第８図に示す本発明の他の
実施例のように点Ｅからフイードバツクを受けて
も本発明の原理には何ら支障はない。

第９図から第１２図は本発明の他の実施例であ
る。第９図の実施例は第１図において、ゲートト
ランジスタT₂のドレインを電源V_Dの線に接続し、
出力O₁をトランジスタT₂のゲートに印加するよ
うにしたものである。第１図、第６図、第７図及
び第８図までの実施例では同期パルスH₁，H₂が
onする度にトランジスタT₂，T₄がonし、点Ｂと
Ｃの電荷がその度にゲート下に移動する。パルス
H₁，H₂がoffする時に、その電荷の一部が基板へ
流出し、点Ｃの電位が若干正の方へ移動する事が
ある。第９図から第１２図の実施例はそれを避け
たものである。動作原理は第１図とほぼ同じであ
る。

第１０図は第９図のブートストラツプ容量５１
としてMOSTトランジスタ１０１のゲート容量
を用いたものである。

第１１図は、トランジスタT₁，T₂が既にバラ
クタ容量を有しているが、特にブートストラツプ
容量としてコンデンサ１１１を外付けで設けた例
である。

第９図のフイードバツクトランジスタT₀のゲ
ートが点Ｅに接続されているのに比べ、第１２図
は点Ｄからフイードバツクされている例である。

第１３図は本発明の別の実施例である。第１３
図は第６図において、フイードバツクトランジス
タT₇を点Ｃではなく、点Ｂへフイードバツクし
たものである。

第１４図に他の実施例を示す。この実施例は第
９図の実施例の出力O₁，O₂，O₃…の線にリセツ
トトランジスタ１４１，１４２を設け、そのゲー
トをそれぞれ同期パルスH₁，H₂に接続したもの
である。

また、以上の実施例では出力O₁，O₂，O₃は、
同期パルスのH₁あるいはH₂の一方のみに同期し
たパルスであつたが、通常の走査回路として使用
する場合には、これに限定されるものではない。
たとえば第１図において、H₁，H₂を相似のパル
スとすれば点Ｂ，Ｄ，Ｆから出力パルスが得られ
る。この使用法は本発明の実施例全てに適用出来
ることは言うまでもない。

本発明の他のタイプの実施例を以下説明する。

第１５図は本発明の走査回路の一実施例を示
す。４個のMOST、例えばT₁₁，T₁₂，T₁₄で単位
回路（ビツト）を構成する。第１５図Ｂに入力パ
ルスφ_io、駆動パルスφ₁，φ₂、および第１５図Ａ
に於ける主な点の代表として点１５Ａ，１５Ｂ、
および走査パルスを得る点１５Ｃ，１５Ｆ，１５
Ｉの電位のタイムチヤートを第１５図Ｂに示す。
点１５Ｄと１５Ｅ、１５Ｇと１５Ｈの各点の電位
はそれぞれ点１５Ａと１５Ｂと同様な電位が
360゜、720゜の位相遅となつて現われる。端子V_Sは
接地するが、φ₁と結合しても（点１５Ａの電位
波形は少し変るが）同様な効果を得る。

点１５Ａの得る最高電位はT₁₁の閾電圧V_thと
基板効果によりΔV₁低下し、さらにT₁₃のゲート
容量の充電のためにΔV₂低下して点１５Ｂに伝え
られ、T₁₃を導通させる。φ₁により点１５Ｂの電
位は前記バラクタ容量効果（容量１５１で代表）
により叩き上げられΔV₃上昇する。ΔV₃V_th＋
ΔV₁＋ΔV₂であれば、φ₁はT₁₃を素通りして
（T₁₃が非飽和の条件で）出力端、たとえば点１
５Ｃに伝えられる。

またT₁₂のゲート電極容量効果により、第１５
図Ｂに示すように、φ₂のパルスが正になる度に
点１５Ａ，１５Ｂには電位ΔV₄が現われT₁₅を周
期的に導通させる。この時φ₁は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T₁₄の閾値電圧のみを他の
MOSTより高くすれば、この効果はさに良く発
揮される。

本発明の走査回路は、出力パルスがφ₁のみか
ら得れ、且つ、各MOST、特にT₁₃閾電圧などの
特性のバラ付の影響を受けず、減衰も無く、一様
性が著しく改善される。また、所要電力が著しく
少なく、インバータ回路に必要な、負荷に不均合
に大きなドライバ用MOSTも不要であり、高集
積化に特に適している。

第１６図は前例におけるリセツト動作をより大
きくするために、φ₂によつてφ₁と出力端を接続
するMOST、T₁₅を設けたものである。T₁₅のド
レインをφ₁の代り、接地用の端子V_Sに接続して
も同様を効果を得る。

第１７図は第１５図の例にソースドレインを
φ₂に接続したMOST、T₁₆を加えたもので、T₁₆
はT₁₃と同様なバラクタ容量効果を発揮し、前記
T₁₃のゲート容量充電により低下するΔV₂を解消
し、設計要件を簡略化する。

言うまでも無く第１６図は第１７図の実施例と
組み合わせた、すなわち、T₁₅とT₁₆を設ければ
両方の効果を同時に得る。また、第１５図で示し
たT₁₃の有するバラクタ的容量１５１に加え、並
列に容量を設けることにより、ΔV₃をより大きく
することができる。これは第２図Ｂおよび第３図
Ｂにおける容量２３を大きくすることと等価であ
る。

いずれの例においても同様な効果を得ることは
言うまでもない。

第１８図は本発明の走査回路の例のタイプの実
施例を示す。４個のMOST、例えばT₂₁，T₂₂，
T₂₃，T₂₄で単位回路（ビツト）を構成する。第
１８図Ｂに入力パルスφ_io、駆動パルスφ₁，φ₂、
および第１８図Ａに於ける主な点の代表として点
１８Ａ〜１８Ｈの電位のタイムチヤートを第１８
図Ｂに示す。

たとえば点１８Ｃの得る最高電位はT₂₁のしき
い電圧V_thと基板効果によりΔV₁低下し、さらに
T₂₃のゲート容量の充電のためにΔV₂低下して点
１８Ｄに伝えられ、T₂₃を導通させる。φ₁により
点１８Ｄの電位は前記バラクタ容量効果により叩
き上げられ、ΔV₃上昇する。ΔV₃V_th＋ΔV₁＋
ΔV₂であれば、φ₁はT₂₃を素通りして（T₂₃が非
飽和の条件で）出力端、点１８Ｅに伝えられる。

またT₂のゲート電極容量効果により、第１８
図Ｂに示すように、φ₂のパルスが正になる度に
点１８Ｃ，１８Ｄには電位ΔV₄が現われT₂₃を周
期的に導通させる。この時φ₁は接地レベルにあ
り、出力端を常に接地電位に安定化させるリセツ
ト動作を行なう。T₂₄の閾値電圧のみを他の
MOSTより高くすれば、この効果はさらに良く
発揮される。

第１９図は前例におけるリセツト動作をより大
きくするために、φ₂によりφ₁と出力端を接続す
るMOST、T₂₅を設けたものである。T₂₅のドレ
インをφ₁に代り、接地に接続しても同様な効果
を得る。

第２０図は第１８図の例にソース、ドレインを
φ₂に接続したMOST、T₂₀を加えたもので、T₂₀
はT₂₃と同様なバラクタ容量効果を発揮し、前記
T₂₃のゲート容量充電により低下するΔV₂を解消
し、設計要件を簡略化する。

言うまでも無く第１９図と第２０図の例を組み
合わせた、すなわち、T₂₅とT₂₆を設ければ両方
の効果を同時に得る。また、第１８図で示した
T₂₃の有するバラクタ的容量に加え、並列に容量
を設けることにより、ΔV₃をより大きくすること
ができる。これは第２図Ｂおよび第３図Ｂにおけ
る容量２３を大きくすることと等価である。いず
れの実施例においても同様な効果を得ることは言
うまでもない。

第２１図は、本発明による走査回路のさらに別
のタイプの実施例である。また第２１図Ｂは、第
２１図Ａの各ノードの電圧波形を示したものであ
る。本走査回路の動作を簡単に説明する。第２１
図において、入力パルスφ_INが与えられると、ク
ロツクパルスφ₂によつて、MOSトランジスタ
（以下MOSTと略す）T₃₁がONし、ノード２１Ｚ
（MOST、T₃₂のゲート）に電荷がたまる。次に、
クロツクパルスφ₁が高レベル（“Ｈ”）になると、
ノード２１Ａは“Ｈ”になり、MOST、T₃₃も
ONして、ノード２１Ｂも“Ｈ”となる。φ₁が低
レベル（“Ｈ”）なるとノード２１Ａの電位は
“Ｌ”になるが、ノード２１ＢはMOST、T₃₃の
ダイオード特性のおかげで“Ｈ”になつたままで
ある。ノード２１Ｂの電位は、MOST、T₃₅のゲ
ートと同電位であり、φ₂が“Ｈ”になると、ノ
ード２１Ｃおよびノード２１Ｄも“Ｈ”となる。
再び、φ₂が“Ｌ”になると、ノード２１Ｃの電
位は“Ｌ”になるが、ノード２１Ｄの電位は
“Ｈ”のままである。同様に、ノード２１Ｅ，２
１Ｆ，２１Ｇ，２１Ｈに電圧が伝わつていき、ノ
ード２１Ｆの電位が“Ｈ”になればMOST、T₃₄
のゲートが“Ｈ”になり、ON状態になり、ノー
ド２１Ｂの電位はV_SS、すなわち“Ｌ”にリセツ
トされる。

第２１図Ｂを見るとわかるように、走査回路の
出力としては、２１Ａ，２１Ｃ，２１Ｅ，２１
Ｇ，…という幅の狭いパネル列（歯抜けのパルス
列）とＢ，Ｄ，Ｆ，Ｈ，…という幅の広い列を得
ることができる。また２１Ａ，２１Ｃ，２１Ｅ，
２１Ｇ，…のパルス振幅はMOST、T₃₂，T₃₅，
T₃₈…のゲート・チヤンネル間の容量によるブー
ト・ストラツプ効果によりφ₁（あるいはφ₂）のパ
ルス振幅とまつたく同じものが得られる。

電力の消費は入力パルスが伝達しているステー
ジだけであり、しかも負荷を充電するだけでよく
極めて小さくなる。

本発明の他の例を第２２図に示す。これは、第
２１図におけるMOST、T₃₂，T₃₅，T₃₈，T₄₁…
のブート・ストラツプ効果を強めるためにゲー
ト・ソース間に外付けの容量２２１を付加したも
のである。

第２３図は他の例であり、ノード２１Ｂ，２１
Ｄ，…の電位を“Ｌ”にリセツトするためのノー
ド２１Ｅ，２１Ｇ，…からフイード・バツクした
ものである（第２１図とはフイード・バツクの場
所が異なるだけである）。

第２４図は別の例であり、第２３図の例にブー
ト・ストラツプ効果を強める外付けの容量２４１
を付け加えたものである。

第２５図は他の例である。リセツト用トランジ
スタのソスをφ₁，φ₂に接続したものである。

第２６図は他の例であり、第２５図の回路構成
にブート・ストラツプ効果を強めるための容量２
６１を加えたものである。

第２７図は他の例である。第２１図に２７１の
MOSバラクタを加えたもので、これらはゲート
が“Ｈ”のときだけ容量が大きいという性質があ
る。例えばノード２１Ｂの電位了“Ｈ”であれば
２７１の容量によつてMOST、T₃₅のゲートは十
分“Ｈ”になり、“Ｌ”であれば２７１の容量は
小さく何も悪影響を示さない。なお、このMOS
バラクタは第２２図〜第２６図の例にも加えるこ
とができる。

第２８図は他の例である。第２３図の回路のノ
ード、２１Ａ，２１Ｃ，２１Ｅ，２１Ｇ，…の
“Ｈ”電位をより完全にするためにMOST、T₅₁
〜T₅₄を加えたものである。このリセツトを完全
にするMOSTは第２１図、第２２図、第２４図
〜第２７図にも加えたことができる。

なお、第２２図から第２７図の回路に対するタ
イミング・チヤートは第２１図Ｂと同様である。

本実施例の特徴をまとめると次のようになる。

(i) 3MOST／stageでよく、集積度が向上する。
（ただし、第２８図の実施例では4MOST／
stageとなる） (ii) 6MOST／stageとして用いると、φ₁（あるい
はφ₂）だけに同期した出力パルスが得られ、
出力パルスの不均一性はいちじるしく減少す
る。

(iii) 出力パルスとして、ノード２１Ａ，２１Ｃ，
２１Ｅ，２１Ｇ，…を用いると出力パルス増幅
がφ₁（orφ₂）とまつたく同じであり、MOSTに
よるV_THdropがない。

(iv) 出力パルス幅は、クロツクパルス幅と同じも
の（狭にパルス幅）と、クロツクパルス周期
（広いパルス幅）とが得られる。

(v) IC化したときの悪い寄生効果（chatge
pumping）がない。

(vi) 消費電力が極めて小さい。

(vii) 本走査回路を動作させるためには、φ₁，φ₂，
φ_IN，V_SS（GND）だけでよく、V_DDは不要であ
る。

第２９図は以上の走査回路の終端回路を示した
ものである。

この図は第２１図の実施例にT₆₁，T₆₂，T₆₃，
T₆₄，T₆₅のMOSTを接続したものである。

ノード２１Ｆの電位は、ノード２１Ｈの電位が
“Ｈ”の時の限り、MOST、T₆₁によつてφ₁に同
期したパルス２１Ｉによつてリセツトする。また
パルスＨの電位は、ノード２１Ｇの電位が“Ｌ”
のときに限りMOST、T₆₃によつてφ₂同期したパ
ルス２１Ｊによつてリセツトされることを示して
いる。なお、MOST、T₆₃，T₆₄のgm比はgm、
64／gm、63８程度にすればよい。また、
MOST、T₆₂は特になくてもよい動作を確実にす
るために入れてある。

第３０図は別の終端回路について説明したもの
である。今シフトレジスタの３０Ａ点に“Ｈ”が
蓄積されているとする。次にφ₁が“Ｈ”になる
とT₇₁はON状態であるため、３０Ｂ点、３０Ｃ
点の電位は“Ｈ”となる。φ₁が“Ｌ”となると、
３０Ｂ電位は“Ｌ”となるが、３０Ｃ電位は
“Ｈ”のまま保持される。次にφ₂が“Ｈ”となる
とT₇₃がON状態となり、３０Ｃ電位は３０Ｃ点、
３０Ｄ点の容量分割される。（３０Ｃ点容量C_C、
３０Ｄ点容量C_D電位はC_C／C_C＋C_DדＨ”となる。） この時３０Ｄの電位がT₇₅のしきい電圧より大き
くしておくとT₇₅はON状態となり、３０Ａ電位
は放電し、“Ｌ”となる。次にφ₁が“Ｈ”となる
と、T₇₄はON状態となり、３０Ｄ電位は“Ｌ”
となる（Ｃ電位はC_C／C_C＋C_DדＨ”のままであ る）。次にφ₂が“Ｈ”となると３０Ｃ電位は再び
C_CC_Dに分割される。以上のくり返しで３０Ａの
電位を放電させた後、３０Ｃの電位は“Ｌ”に下
がつてゆく。

この回路の特徴は、 ｛C_C／C_C＋C_DדＨ”＞（T₇₄のしきい電圧）３０ Ｄ電位（シフトレジスタのくり返し時間後＜
（T₇₄のしきい電圧）｝ となる様にC_C、C_Dを選べばよく、C_CとC_Dの関
係は厳しくなく、ラフな比率でよい。

３０Ｂ，３０Ｃの電位がチヤージポンピング
等により“Ｈ”に上がろうとしてもφ₂で分割
し、φ₁で放電するタイミングのくり返しで、
“Ｌ”にもどす事ができる。

２ケのMOSTを付け加えるだけで終端する
事ができる。

〔発明の効果〕

本発明によれば、極性反転回路のごとく直流電
流が流れる期間がなく、このため低消費電力で高
速走査に適し、高集積化に適し、効率の良いブー
トストラツプの結合容量により出力波形の一様性
が良く、誤動作の少なく動作マージンが大きくと
れるという効果がある。

【図面の簡単な説明】

第１図は本発明の走査パルス発生回路の一実施
例を示す図、第２図および第３図はMOST形ト
ランジスタの寄生容量を説明する図、第４図は本
発明の走査パルス発生回路の原理を説明する図、
第５図は従来の走査パルス発生回路を示す図、第
６図、第７図、第８図、第９図、第１０図、第１
１図、第１２図、第１３図、第１４図、第１５
図、第１６図、第１７図、第１８図、第１９図、
第２０図、第２１図、第２２図、第２３図、第２
４図、第２５図、第２６図、第２７図、第２８
図、第２９図及び第３０図は本発明の走査パルス
発生回路の他の実施例を示す図である。 φ₁，φ₂…同期パルス（端子）、４１，４２，４
３，４４…MOS形トランジスタ、４５，４６…
負荷、C₁，C₂，C₃，C₄…寄生容量。

Claims (1)

1. 【特許請求の範囲】 １ ソース又はドレインとなる第１及び第２電極
   並びにゲート電極をそれぞれ有する少なくとも６
   個の第１、第２、第３、第４、第５、第６の
   MOS形電界効果トランジスタからなる基本回路
   を複数個接続して構成され、上記第１トランジス
   タのゲート電極は前段の上記基本回路の出力端に
   接続され、上記第１トランジスタの第１電極は上
   記第２トランジスタの第１電極に接続され、上記
   第２トランジスタの第２電極は上記第３トランジ
   スタのゲート電極に接続され、上記第３トランジ
   スタの第１電極は上記第４トランジスタの第１電
   極に接続され、上記第４トランジスタの第２電極
   は後段の上記基本回路の入力端に接続され、上記
   第５及び第６トランジスタの第１端子はそれぞれ
   上記第２及び第４トランジスタの第１又は第２電
   極のいずれか一方に接続され、上記第５及び第６
   トランジスタの第２電極はそれぞれ接地され、上
   記第５及び第６トランジスタのゲート電極はそれ
   ぞれ後段の第１及び第３トランジスタの第１電極
   又はゲート電極に接続され、上記第１及び第３ト
   ランジスタのゲート電極と第１電極との間に容量
   性素子が設けられ、上記第１トランジスタの第２
   電極及び上記第２トランジスタのゲート電極には
   第１の同期パルスが印加され、上記第３トランジ
   スタの第２電極及び上記第４トランジスタのゲー
   ト電極には第２の同期パルスが印加されてなり、
   上記第１及び第３トランジスタの第１電極の少な
   くとも一方から走査パルス出力を出力することを
   特徴とする半導体装置。 ２ ソース又はドレインとなる第１及び第２電極
   並びにゲート電極をそれぞれ有する少なくとも６
   個の第１、第２、第３、第４、第５、第６の
   MOS形電界効果トランジスタからなる基本回路
   を複数個接続して構成され、上記第１トランジス
   タのゲート電極は前段の上記基本回路の出力端に
   接続され、上記第１トランジスタの第１電極は上
   記第２トランジスタのゲート電極に接続され、上
   記第２トランジスタの第１電極は上記第３トラン
   ジスタのゲート電極に接続され、上記第３トラン
   ジスタの第１電極は上記第４トランジスタのゲー
   ト電極に接続され、上記第４トランジスタの第１
   電極は後段の上記基本回路の入力端に接続され、
   上記第５及び第６トランジスタの第１端子はそれ
   ぞれ上記第２及び第４トランジスタの第１電極に
   接続され、上記第５及び第６トランジスタの第２
   電極はそれぞれ接地され、上記第５及び第６トラ
   ンジスタのゲート電極はそれぞれ後段の第２及び
   第４トランジスタの第１電極又はゲート電極に接
   続され、上記第１及び第３トランジスタのゲート
   電極と第１電極との間に容量性素子が設けられ、
   上記第１トランジスタの第２電極には第１の同期
   パルスが印加され、上記第３トランジスタの第２
   電極には第２の同期パルスが印加され、上記第２
   及び第４トランジスタの第２電極には電源電圧が
   印加されてなり、上記第１及び第３トランジスタ
   の第１電極の少なくとも一方から走査パルス出力
   を出力されることを特徴とする半導体装置。 ３ ソース又はドレインとなる第１及び第２電極
   並びにゲート電極をそれぞれ有する少なくとも６
   個の第１、第２、第３、第４、第５、第６の
   MOS形電界効果トランジスタからなる基本回路
   を複数個接続して構成され、上記第１トランジス
   タのゲート電極は前段の上記基本回路の出力端に
   接続され、上記第１トランジスタの第１電極は上
   記第２トランジスタの第１電極及びゲート電極に
   接続され、上記第２トランジスタの第２電極は上
   記第３トランジスタのゲート電極に接続され、上
   記第３トランジスタの第１電極は上記第４トラン
   ジスタの第１電極及びゲート電極に接続され、上
   記第４トランジスタの第２電極は後段の上記基本
   回路の入力端に接続され、上記第５及び第６トラ
   ンジスタの第１端子はそれぞれ上記第２及び第４
   トランジスタの第２電極に接続され、上記第５及
   び第６トランジスタの第２電極はそれぞれ接地さ
   れ、上記第５及び第６トランジスタのゲート電極
   はそれぞれ後段の第２及び第４トランジスタの第
   ２電極又はゲート電極に接続され、上記第１及び
   第３トランジスタのゲート電極と第１電極との間
   に容量性素子が設けらけ、上記第１トランジスタ
   の第２電極には第１の同期パルスが印加され、上
   記第３トランジスタの第２電極には第２の同期パ
   ルスが印加されてなり、上記第１及び第３トラン
   ジスタの第１電極の少なくとも一方から走査パル
   ス出力が出力されることを特徴とする半導体装
   置。 ４ 特許請求の範囲第３項において、前記第１及
   び第３トランジスタの第１電極に第７及び第８ト
   ランジスタの第１電極がそれぞれ接続され、上記
   第７及び第８トランジスタの第２電極はそれぞれ
   接地され、上記第７トランジスタのゲート電極に
   は前記第２の同期パルスが印加され、上記第８ト
   ランジスタのゲート電極には前記第１の同期パル
   スが印加されることを特徴とする半導体装置。 ５ 特許請求の範囲第３項において、さらに第
   ９、第10、第11、第12及び第13のMOS電界効果
   トランジスからなる終端回路が上記基本回路の最
   終段に接続され、上記第９トランジスタのゲート
   電極は前段の第４トランジスタの第２電極に接続
   され、上記第９トランジスタの第１電極は第10ト
   ランジスタの第１電極及び前段の第５トランジス
   タのゲート電極に接続され、上記第９トランジス
   タの第２電極には上記第１の同期パルスが印加さ
   れ、上記第10トランジスタの第２電極は接地さ
   れ、上記第10トランジスタのゲート電極は上記第
   ２同期パルスが印加され、上記第11トランジスタ
   のゲート電極及び第２電極には上記第２の同期パ
   ルスが印加され、上記第11トランジスタの第１電
   極は上記第12トランジスタの第１電極、上記第13
   トランジスタの第１電極及び前段の第６トランジ
   スタのゲート電極に接続され、上記第12トランジ
   スタのゲート電極は前段の第３トランジスタの第
   １電極に接続され、上記第13トランジスタのゲー
   ト電極には上記第１の同期パルスが印加され、上
   記第10、第12及び第13トランジスタの第２電極は
   それぞれ接地されていることを特徴とする半導体
   装置。