JP3452444B2 - ドライバ回路 - Google Patents
ドライバ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多値パルス信号を
生成するドライバ回路及び多値パルス信号の生成方法に
関し、特に、ＣＣＤ型固体撮像素子を動作させるドライ
バ回路及びＣＣＤ型固体撮像素子の駆動用パルス信号の
生成方法に関する。
生成するドライバ回路及び多値パルス信号の生成方法に
関し、特に、ＣＣＤ型固体撮像素子を動作させるドライ
バ回路及びＣＣＤ型固体撮像素子の駆動用パルス信号の
生成方法に関する。
【０００２】
【従来の技術】ビデオカメラ、監視カメラ、ドアホンカ
メラ、車載用カメラ、ＴＶ電話用カメラ、およびマルチ
メディア用カメラなどの各種のカメラシステムに用いら
れる固体撮像素子として、ＣＣＤ（Charge Coupled Dev
ice）型固体撮像素子が広く用いられている。図１は従
来の一般的なＣＣＤ型固体撮像素子１００の構成を示し
ている。図１に示すように、受光部のフォトダイオード
１０１によって光電変換された電荷は、まず一括して垂
直ＣＣＤ１０２に転送される。垂直ＣＣＤ１０２の電荷
は、端子ｖ1〜ｖ4に印加される４相のパルス電圧信号に
従って１行ずつ水平ＣＣＤ１０３に転送される。水平Ｃ
ＣＤ１０３に転送された電荷は、端子ｈ1及びｈ2に印加
される２相のパルス電圧信号に従って、水平ＣＣＤ１０
３内を順次転送され、映像信号として出力される。
メラ、車載用カメラ、ＴＶ電話用カメラ、およびマルチ
メディア用カメラなどの各種のカメラシステムに用いら
れる固体撮像素子として、ＣＣＤ（Charge Coupled Dev
ice）型固体撮像素子が広く用いられている。図１は従
来の一般的なＣＣＤ型固体撮像素子１００の構成を示し
ている。図１に示すように、受光部のフォトダイオード
１０１によって光電変換された電荷は、まず一括して垂
直ＣＣＤ１０２に転送される。垂直ＣＣＤ１０２の電荷
は、端子ｖ1〜ｖ4に印加される４相のパルス電圧信号に
従って１行ずつ水平ＣＣＤ１０３に転送される。水平Ｃ
ＣＤ１０３に転送された電荷は、端子ｈ1及びｈ2に印加
される２相のパルス電圧信号に従って、水平ＣＣＤ１０
３内を順次転送され、映像信号として出力される。
【０００３】図２は、垂直ＣＣＤ１０２を駆動する４相
のパルス電圧信号φＶ1〜φＶ4の一例を示している。図
２に示されるように、φＶ2及びφＶ4は、負レベル（−
ＶL）及び０レベル（０電位）とを有する２値電圧信号
であり、φＶ1及びφＶ3は、正レベル（ＶH）、負レベ
ル（−ＶL）、及び中間レベル（０電位）を有する３値
電圧信号である。通常、−ＶL及びＶHの値は、それぞ
れ、−１０Ｖ及び１５Ｖ程度に設定される。また、中間
レベルは、フォトダイオード１０１から垂直ＣＣＤ１０
２への電荷の読み出しゲートのしきい値電圧（０〜１
Ｖ）をとることができるが、システムの設計上の簡便さ
から、０電位が選ばれることが多い。
のパルス電圧信号φＶ1〜φＶ4の一例を示している。図
２に示されるように、φＶ2及びφＶ4は、負レベル（−
ＶL）及び０レベル（０電位）とを有する２値電圧信号
であり、φＶ1及びφＶ3は、正レベル（ＶH）、負レベ
ル（−ＶL）、及び中間レベル（０電位）を有する３値
電圧信号である。通常、−ＶL及びＶHの値は、それぞ
れ、−１０Ｖ及び１５Ｖ程度に設定される。また、中間
レベルは、フォトダイオード１０１から垂直ＣＣＤ１０
２への電荷の読み出しゲートのしきい値電圧（０〜１
Ｖ）をとることができるが、システムの設計上の簡便さ
から、０電位が選ばれることが多い。
【０００４】垂直ＣＣＤ１０２内の電荷の転送は、通
常、負レベル及び０レベルのパルス電圧を垂直ＣＣＤの
各ゲートに印加することによって行なわれる。すなわ
ち、図２に示されるように、パルス電圧信号φＶ1〜φ
Ｖ4における負レベル（−ＶL）及び０レベル（０電位）
の信号部分によって、垂直ＣＣＤ１０２内の電荷の転送
が行なわれる（転送期間）。また、フォトダイオード１
０１から垂直ＣＣＤ１０２へ電荷の転送は、読み出しゲ
ートに正レベルのパルス電圧を印加することによって行
なわれる。すなわち、図２に示されるように、パルス電
圧信号φＶ1及びφＶ3の正レベル（ＶH）パルスによっ
て、光電変換された電荷のフォトダイオード１０１から
の読み出しが行なわれる（読み出し期間）。このよう
に、パルス電圧信号φＶ2及びφＶ4は垂直ＣＣＤ１０２
内の電荷の転送にのみ寄与する駆動信号であり、パルス
電圧信号φＶ1及びφＶ3は、光電変換された電荷の読み
出し及び垂直ＣＣＤ１０２内の電荷の転送に寄与する駆
動信号である。
常、負レベル及び０レベルのパルス電圧を垂直ＣＣＤの
各ゲートに印加することによって行なわれる。すなわ
ち、図２に示されるように、パルス電圧信号φＶ1〜φ
Ｖ4における負レベル（−ＶL）及び０レベル（０電位）
の信号部分によって、垂直ＣＣＤ１０２内の電荷の転送
が行なわれる（転送期間）。また、フォトダイオード１
０１から垂直ＣＣＤ１０２へ電荷の転送は、読み出しゲ
ートに正レベルのパルス電圧を印加することによって行
なわれる。すなわち、図２に示されるように、パルス電
圧信号φＶ1及びφＶ3の正レベル（ＶH）パルスによっ
て、光電変換された電荷のフォトダイオード１０１から
の読み出しが行なわれる（読み出し期間）。このよう
に、パルス電圧信号φＶ2及びφＶ4は垂直ＣＣＤ１０２
内の電荷の転送にのみ寄与する駆動信号であり、パルス
電圧信号φＶ1及びφＶ3は、光電変換された電荷の読み
出し及び垂直ＣＣＤ１０２内の電荷の転送に寄与する駆
動信号である。
【０００５】垂直ＣＣＤ１０２内の電荷の転送を負電圧
によって行う理由は以下の通りである。読み出しゲート
のしきい値電圧が０〜１Ｖ程度であるため、電荷の転送
を０Ｖ以上の電圧で行った場合、垂直ＣＣＤ内の電荷の
転送中にフォトダイオード１０１に蓄積された電荷が垂
直ＣＣＤ１０２に漏れ出してしまう。従って、負電圧信
号によって電荷を転送することにより、読み出しゲート
からの電荷の漏れ出しを防止することができる。また、
もう１つの理由は、垂直ＣＣＤ１０２内のバルク（半導
体層）と酸化膜との境界面にホールを蓄積した状態（ピ
ンニング状態）することにより、バルクと酸化膜との境
界付近に発生する暗電流を抑制するためには、垂直ＣＣ
Ｄ１０２に印加される電圧を負電圧にする必要があるか
らである。
によって行う理由は以下の通りである。読み出しゲート
のしきい値電圧が０〜１Ｖ程度であるため、電荷の転送
を０Ｖ以上の電圧で行った場合、垂直ＣＣＤ内の電荷の
転送中にフォトダイオード１０１に蓄積された電荷が垂
直ＣＣＤ１０２に漏れ出してしまう。従って、負電圧信
号によって電荷を転送することにより、読み出しゲート
からの電荷の漏れ出しを防止することができる。また、
もう１つの理由は、垂直ＣＣＤ１０２内のバルク（半導
体層）と酸化膜との境界面にホールを蓄積した状態（ピ
ンニング状態）することにより、バルクと酸化膜との境
界付近に発生する暗電流を抑制するためには、垂直ＣＣ
Ｄ１０２に印加される電圧を負電圧にする必要があるか
らである。
【０００６】ＣＣＤ型撮像素子１００は、図３に示すよ
うに、 パルス電圧信号φＶ1〜φＶ4を印加するドライ
バ回路１２０によって駆動される（例えば、特開平５−
１０３２７２号公報参照）。ドライバ回路１２０は、電
源回路１６０から供給されるレベルＶH及び−ＶLに相当
する直流電圧によって、周辺ＩＣのタイミング回路１４
０から与えられるタイミングパルス信号（通常０Ｖ〜５
Ｖ駆動）から所定の電圧レベルを有するパルス電圧信号
φＶ1〜φＶ4を生成し、ＣＣＤ撮像素子１００に印加す
る。
うに、 パルス電圧信号φＶ1〜φＶ4を印加するドライ
バ回路１２０によって駆動される（例えば、特開平５−
１０３２７２号公報参照）。ドライバ回路１２０は、電
源回路１６０から供給されるレベルＶH及び−ＶLに相当
する直流電圧によって、周辺ＩＣのタイミング回路１４
０から与えられるタイミングパルス信号（通常０Ｖ〜５
Ｖ駆動）から所定の電圧レベルを有するパルス電圧信号
φＶ1〜φＶ4を生成し、ＣＣＤ撮像素子１００に印加す
る。
【０００７】タイミング回路１４０は、垂直ＣＣＤ駆動
用のタイミングパルス信号Ｖ1〜Ｖ4、及び読み出し用の
タイミングパルス信号ＴＧを発生する。図４は、タイミ
ングパルス信号の一例を示している。図４からわかるよ
うに、タイミングパルス信号ＴＧは、フォトダイオード
１０１からの電荷の読み出し期間にのみハイ（Ｈ）レベ
ル（５Ｖ）となり、垂直ＣＣＤ１０２内の電荷の転送期
間はロー（Ｌ）レベル（０Ｖ）となる。タイミングパル
ス信号Ｖ1〜Ｖ4は、電荷の転送期間においてそれぞれ異
なる位相のパルスを有している。
用のタイミングパルス信号Ｖ1〜Ｖ4、及び読み出し用の
タイミングパルス信号ＴＧを発生する。図４は、タイミ
ングパルス信号の一例を示している。図４からわかるよ
うに、タイミングパルス信号ＴＧは、フォトダイオード
１０１からの電荷の読み出し期間にのみハイ（Ｈ）レベ
ル（５Ｖ）となり、垂直ＣＣＤ１０２内の電荷の転送期
間はロー（Ｌ）レベル（０Ｖ）となる。タイミングパル
ス信号Ｖ1〜Ｖ4は、電荷の転送期間においてそれぞれ異
なる位相のパルスを有している。
【０００８】タイミングパルス信号の電圧レベルは通常
０Ｖ〜５Ｖの論理レベルであるため、ドライバ回路１２
０（Ｖドライバと呼ばれる）によって、垂直ＣＣＤ１０
２の駆動に必要な電圧レベルを有する駆動用のパルス電
圧信号φＶ1〜φＶ4に変換される。図２及び４からわか
るように、タイミングパルス信号Ｖ1〜Ｖ4は、それぞ
れ、パルス電圧信号φＶ1〜φＶ4に対応しており、更
に、タイミングパルス信号ＴＧの読み出しパルス（Ｈレ
ベル）は、パルス電圧信号φＶ1及びφＶ3の正レベルパ
ルス（ＶH）によって担われる。このように、５つの２
値のタイミングパルス信号Ｖ1〜Ｖ4が、２つの３値のパ
ルス電圧信号φＶ1及びφＶ3と、２つの２値のパルス電
圧信号φＶ2及びφＶ4に変換される。
０Ｖ〜５Ｖの論理レベルであるため、ドライバ回路１２
０（Ｖドライバと呼ばれる）によって、垂直ＣＣＤ１０
２の駆動に必要な電圧レベルを有する駆動用のパルス電
圧信号φＶ1〜φＶ4に変換される。図２及び４からわか
るように、タイミングパルス信号Ｖ1〜Ｖ4は、それぞ
れ、パルス電圧信号φＶ1〜φＶ4に対応しており、更
に、タイミングパルス信号ＴＧの読み出しパルス（Ｈレ
ベル）は、パルス電圧信号φＶ1及びφＶ3の正レベルパ
ルス（ＶH）によって担われる。このように、５つの２
値のタイミングパルス信号Ｖ1〜Ｖ4が、２つの３値のパ
ルス電圧信号φＶ1及びφＶ3と、２つの２値のパルス電
圧信号φＶ2及びφＶ4に変換される。
【０００９】図５は、従来のドライバ回路１２０の構成
の一例を示している。図５に示されるように、ドライバ
回路１２０は、クランプ回路１２１、第１の振幅変換回
路１２２、第２の振幅変換回路１２４、及びパルス合成
回路１２３を有している。電源回路１６０からの負の電
源電圧（−ＶL）はクランプ回路１２１と及び第１の振
幅変換回路１２２に供給され、電源回路１６０からの正
の電源電圧（ＶH）は第２の振幅変換回路１２４に供給
される。
の一例を示している。図５に示されるように、ドライバ
回路１２０は、クランプ回路１２１、第１の振幅変換回
路１２２、第２の振幅変換回路１２４、及びパルス合成
回路１２３を有している。電源回路１６０からの負の電
源電圧（−ＶL）はクランプ回路１２１と及び第１の振
幅変換回路１２２に供給され、電源回路１６０からの正
の電源電圧（ＶH）は第２の振幅変換回路１２４に供給
される。
【００１０】ドライバ回路１２０に入力されたタイミン
グパルス信号Ｖ1〜Ｖ4は、それぞれ、クランプ回路１２
１及び第１の振幅変換回路１２２によって、所定の振幅
（−ＶL〜０）を有する信号Ｖ1m〜Ｖ4mに変換される。
タイミングパルス信号ＴＧは、第２の振幅変換回路１２
４によって、所定の振幅（０〜ＶH）を有する信号ＴＧm
に変換され、パルス合成回路１２３に与えられる。
グパルス信号Ｖ1〜Ｖ4は、それぞれ、クランプ回路１２
１及び第１の振幅変換回路１２２によって、所定の振幅
（−ＶL〜０）を有する信号Ｖ1m〜Ｖ4mに変換される。
タイミングパルス信号ＴＧは、第２の振幅変換回路１２
４によって、所定の振幅（０〜ＶH）を有する信号ＴＧm
に変換され、パルス合成回路１２３に与えられる。
【００１１】振幅変換されたタイミングパルス信号Ｖ2m
及びＶ4mは、そのまま、パルス電圧信号φＶ2及びφＶ4
として出力される。振幅変換されたタイミングパルス信
号Ｖ1m及びＶ3mは、更に、パルス合成回路１２３におい
て、読み出し期間に対応する正レベルのパルス（ＶH）
を付加され、パルス電圧信号φＶ1及びφＶ3として出力
される。図６に、振幅変換されたタイミング信号Ｖ1m〜
Ｖ4m及びＴＧmを示す。
及びＶ4mは、そのまま、パルス電圧信号φＶ2及びφＶ4
として出力される。振幅変換されたタイミングパルス信
号Ｖ1m及びＶ3mは、更に、パルス合成回路１２３におい
て、読み出し期間に対応する正レベルのパルス（ＶH）
を付加され、パルス電圧信号φＶ1及びφＶ3として出力
される。図６に、振幅変換されたタイミング信号Ｖ1m〜
Ｖ4m及びＴＧmを示す。
【００１２】図７は、クランプ回路１２１及び第１の振
幅変換回路１２２の具体的な構成例を示している。図７
に示されるクランプ回路１２１は、キャパシタＣ及びダ
イオード１３１を有するダイオードクランプ回路であ
る。ダイオード１３１のアノードには、電源回路から１
６０からの負電圧（−ＶL）が印加されている。クラン
プ回路１２１は、入力線１３０ａに入力されるタイミン
グパルス信号（図７では、Ｖ2及びＶ4が示されている）
の交流成分（振幅５Ｖ）をキャパシタＣによって伝送す
る。また、クランプ回路１２１から出力される直流成分
は、ダイオード１３１のカソード側の電位がアノード側
の電位（−ＶL）よりも高くなる電位で安定することに
より決定される。従って、出力線１３０ｂ上の信号は、
図７に示されるように、レベル−ＶL〜（−ＶL＋５）の
２値信号となる。
幅変換回路１２２の具体的な構成例を示している。図７
に示されるクランプ回路１２１は、キャパシタＣ及びダ
イオード１３１を有するダイオードクランプ回路であ
る。ダイオード１３１のアノードには、電源回路から１
６０からの負電圧（−ＶL）が印加されている。クラン
プ回路１２１は、入力線１３０ａに入力されるタイミン
グパルス信号（図７では、Ｖ2及びＶ4が示されている）
の交流成分（振幅５Ｖ）をキャパシタＣによって伝送す
る。また、クランプ回路１２１から出力される直流成分
は、ダイオード１３１のカソード側の電位がアノード側
の電位（−ＶL）よりも高くなる電位で安定することに
より決定される。従って、出力線１３０ｂ上の信号は、
図７に示されるように、レベル−ＶL〜（−ＶL＋５）の
２値信号となる。
【００１３】尚、厳密には、カソード側電位は、アノー
ド側電位−ダイオードのドロップ電位より大きくなる電
位で安定となるが、ドロップ電位が０．５Ｖ程度である
ので、簡単のためドロップ電位は無視して考えることに
する。
ド側電位−ダイオードのドロップ電位より大きくなる電
位で安定となるが、ドロップ電位が０．５Ｖ程度である
ので、簡単のためドロップ電位は無視して考えることに
する。
【００１４】第１の振幅変換回路１２２は、電源回路１
６０から与えられる負の電源電圧（−ＶL）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
からなる。クランプ回路１２１から出力された信号は、
第１の振幅変換回路１２２の１段目のＣＭＯＳインバー
タによってパルスを反転されると共に、パルス振幅が−
ＶL〜０になるように増幅され、更に２段目のインバー
タによって再びパルスが反転されて、振幅が増幅された
（−ＶL〜０）パルス信号として出力される（図７に
は、Ｖ2m及びＶ4mが示されている）。振幅変換されたタ
イミング信号Ｖ2m及びＶ4mは、そのままパルス電圧信号
φＶ2及びφＶ4として出力され、垂直ＣＣＤ１０２の駆
動に用いられる。
６０から与えられる負の電源電圧（−ＶL）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
からなる。クランプ回路１２１から出力された信号は、
第１の振幅変換回路１２２の１段目のＣＭＯＳインバー
タによってパルスを反転されると共に、パルス振幅が−
ＶL〜０になるように増幅され、更に２段目のインバー
タによって再びパルスが反転されて、振幅が増幅された
（−ＶL〜０）パルス信号として出力される（図７に
は、Ｖ2m及びＶ4mが示されている）。振幅変換されたタ
イミング信号Ｖ2m及びＶ4mは、そのままパルス電圧信号
φＶ2及びφＶ4として出力され、垂直ＣＣＤ１０２の駆
動に用いられる。
【００１５】図８は、第２の振幅変換回路１２４及びパ
ルス合成回路１２３の具体的な構成例を示している。ク
ランプ回路１２１及び第１の振幅変換回路１２２の構成
及び動作は図７で説明した通りである。タイミングパル
ス信号Ｖ1及びＶ3は、クランプ回路１２１及び第１の振
幅変換回路１２２によって振幅変換され、タイミング信
号Ｖ1m及びＶ3mとしてパルス合成回路１２３に出力され
る。
ルス合成回路１２３の具体的な構成例を示している。ク
ランプ回路１２１及び第１の振幅変換回路１２２の構成
及び動作は図７で説明した通りである。タイミングパル
ス信号Ｖ1及びＶ3は、クランプ回路１２１及び第１の振
幅変換回路１２２によって振幅変換され、タイミング信
号Ｖ1m及びＶ3mとしてパルス合成回路１２３に出力され
る。
【００１６】第２の振幅変換回路１２４は、電源回路１
６０から与えられる正の電源電圧（ＶH）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
からなる。タイミング信号ＴＧは、第２の振幅変換回路
１２４の１段目のＣＭＯＳインバータによってパルスが
反転されるとともに、パルス振幅が０〜ＶHになるよう
に増幅され、更に２段目のインバータによって再びパル
スが反転されて、パルス信号ＴＧmとして出力される。
振幅変換されたタイミング信号ＴＧmは、パルス合成回
路１２３に与えられる。
６０から与えられる正の電源電圧（ＶH）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
からなる。タイミング信号ＴＧは、第２の振幅変換回路
１２４の１段目のＣＭＯＳインバータによってパルスが
反転されるとともに、パルス振幅が０〜ＶHになるよう
に増幅され、更に２段目のインバータによって再びパル
スが反転されて、パルス信号ＴＧmとして出力される。
振幅変換されたタイミング信号ＴＧmは、パルス合成回
路１２３に与えられる。
【００１７】パルス合成回路１２３は、第１の振幅変換
回路１２２からの信号（Ｖ1m及びＶ3m）と、第２の振幅
変換回路１２４からの信号ＴＧmとを合成するスイッチ
／加算回路である。図８に示されるように、パルス合成
回路１２３は、ＮチャネルＭＯＳＦＥＴ１３３ａ及びＰ
チャネルＭＯＳＦＥＴ１３３ｂを有している。ＭＯＳＦ
ＥＴ１３３ａのゲート端子は第２の振幅変換回路１２４
の１段目のインバータから出力されるタイミング信号Ｔ
Ｇの増幅反転信号ＴＧmバーが入力され、ＭＯＳＦＥＴ
１３３ｂのゲート端子は接地されている。
回路１２２からの信号（Ｖ1m及びＶ3m）と、第２の振幅
変換回路１２４からの信号ＴＧmとを合成するスイッチ
／加算回路である。図８に示されるように、パルス合成
回路１２３は、ＮチャネルＭＯＳＦＥＴ１３３ａ及びＰ
チャネルＭＯＳＦＥＴ１３３ｂを有している。ＭＯＳＦ
ＥＴ１３３ａのゲート端子は第２の振幅変換回路１２４
の１段目のインバータから出力されるタイミング信号Ｔ
Ｇの増幅反転信号ＴＧmバーが入力され、ＭＯＳＦＥＴ
１３３ｂのゲート端子は接地されている。
【００１８】したがって、タイミングパルス信号ＴＧが
０Ｖレベルの期間（電荷の転送期間）には、第２の振幅
変換回路１２４から出力される０Ｖレベルのタイミング
信号ＴＧmによってＭＯＳＦＥＴ１３３ｂはＯＦＦとな
り、同時に、ＶHレベルの反転信号ＴＧmバーによってＭ
ＯＳＦＥＴ１３３ａがＯＮとなる。その結果、電荷転送
期間において、パルス合成回路１２３からは、第１の振
幅変換回路１２２からの出力（増幅されたタイミング信
号Ｖ1m及びＶ3m）が出力される。
０Ｖレベルの期間（電荷の転送期間）には、第２の振幅
変換回路１２４から出力される０Ｖレベルのタイミング
信号ＴＧmによってＭＯＳＦＥＴ１３３ｂはＯＦＦとな
り、同時に、ＶHレベルの反転信号ＴＧmバーによってＭ
ＯＳＦＥＴ１３３ａがＯＮとなる。その結果、電荷転送
期間において、パルス合成回路１２３からは、第１の振
幅変換回路１２２からの出力（増幅されたタイミング信
号Ｖ1m及びＶ3m）が出力される。
【００１９】また、タイミングパルス信号ＴＧが５Ｖレ
ベルの期間（読み出し期間）には、第２の振幅変換回路
１２４から出力されるＶHＶレベルのタイミング信号Ｔ
ＧmによってＭＯＳＦＥＴ１３３ｂはＯＮとなり、同時
に、０Ｖレベルの反転信号ＴＧmバーによってＭＯＳＦ
ＥＴ１３３ａがＯＦＦとなる。その結果、読み出し期間
において、パルス合成回路１２３からは、第２の振幅変
換回路１２４からの出力（増幅されたタイミング信号Ｔ
Ｇm）が出力される。
ベルの期間（読み出し期間）には、第２の振幅変換回路
１２４から出力されるＶHＶレベルのタイミング信号Ｔ
ＧmによってＭＯＳＦＥＴ１３３ｂはＯＮとなり、同時
に、０Ｖレベルの反転信号ＴＧmバーによってＭＯＳＦ
ＥＴ１３３ａがＯＦＦとなる。その結果、読み出し期間
において、パルス合成回路１２３からは、第２の振幅変
換回路１２４からの出力（増幅されたタイミング信号Ｔ
Ｇm）が出力される。
【００２０】このようにタイミング信号ＴＧに従って、
第１及び第１の振幅変換回路１２２及び１２４からの出
力を選択的に出力することにより、増幅されたタイミン
グ信号Ｖ1m及びＶ3mとＴＧmとが合成され、読み出し及
びＣＣＤ駆動用のパルス電圧信号φＶ1及びφＶ3として
出力される。
第１及び第１の振幅変換回路１２２及び１２４からの出
力を選択的に出力することにより、増幅されたタイミン
グ信号Ｖ1m及びＶ3mとＴＧmとが合成され、読み出し及
びＣＣＤ駆動用のパルス電圧信号φＶ1及びφＶ3として
出力される。
【００２１】
【発明が解決しようとする課題】上述のように、従来の
ドライバ回路１２０は、電荷読み出し用の正レベルの
（ＶH）電源電圧と、電荷転送用の負レベル（−ＶL）の
電源電圧とを必要とする。このため、電源回路１６０
は、極性の異なる２つの電源電圧を供給しなければなら
ず、回路構成が複雑化しかつ占有スペースが大きくな
る。従って、固体撮像素子を用いるカメラシステムの小
型化やローコスト化の大きな障害になっている。また、
極性の異なる２つの電源電圧供給の問題は、上述のＣＣ
Ｄ撮像素子用のドライバ回路に限らず、多値の駆動パル
スを発生して各種システムの駆動を行う従来のドライバ
回路においても同様の問題を生じている。
ドライバ回路１２０は、電荷読み出し用の正レベルの
（ＶH）電源電圧と、電荷転送用の負レベル（−ＶL）の
電源電圧とを必要とする。このため、電源回路１６０
は、極性の異なる２つの電源電圧を供給しなければなら
ず、回路構成が複雑化しかつ占有スペースが大きくな
る。従って、固体撮像素子を用いるカメラシステムの小
型化やローコスト化の大きな障害になっている。また、
極性の異なる２つの電源電圧供給の問題は、上述のＣＣ
Ｄ撮像素子用のドライバ回路に限らず、多値の駆動パル
スを発生して各種システムの駆動を行う従来のドライバ
回路においても同様の問題を生じている。
【００２２】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、正電圧または負電圧
の何れか１つの極性の電源電圧のみを用いて、入力パル
ス信号を電源電圧とは極性の異なるパルス（振幅ピー
ク）を有するパルス信号に変換することにより、極性の
異なる電源電圧を別途必要としないドライバ回路を提供
し、更に、正電圧または負電圧の何れか１つの極性の電
源電圧のみを用いて、異なる極性の振幅ピークを含む多
値レベルの駆動用パルス信号を発生できるドライバ回路
を提供することにある。
であり、その目的とするところは、正電圧または負電圧
の何れか１つの極性の電源電圧のみを用いて、入力パル
ス信号を電源電圧とは極性の異なるパルス（振幅ピー
ク）を有するパルス信号に変換することにより、極性の
異なる電源電圧を別途必要としないドライバ回路を提供
し、更に、正電圧または負電圧の何れか１つの極性の電
源電圧のみを用いて、異なる極性の振幅ピークを含む多
値レベルの駆動用パルス信号を発生できるドライバ回路
を提供することにある。
【００２３】
【課題を解決するための手段】本発明のドライバ回路
は、入力されるタイミング信号に基づき、電源から供給
される第１の極性の電源電圧を用いて、複数レベルを有
する駆動用パルス信号を生成するドライバ回路であっ
て、該ドライバ回路は、該電源電圧を分圧することによ
り第１の電圧を生成する分圧手段と、該第１の電圧を用
いて該入力タイミング信号の振幅を変換し、実質的に該
第１の電圧と接地電圧とにピークを有する増幅信号を生
成する振幅変換手段と、該増幅信号の該接地電圧ピーク
が、該第１の極性とは異なる第２の極性を有する第２の
電圧にシフトされるように、該増幅信号を該接地電圧と
該第１の電圧との間の所定の電圧でクランプするクラン
プ手段とを備えており、そのことにより、該第２の電圧
にピークを有し、該第１の電圧に実質的に等しい振幅を
有するパルス電圧信号を生成する。これにより上記目的
が達成される。
は、入力されるタイミング信号に基づき、電源から供給
される第１の極性の電源電圧を用いて、複数レベルを有
する駆動用パルス信号を生成するドライバ回路であっ
て、該ドライバ回路は、該電源電圧を分圧することによ
り第１の電圧を生成する分圧手段と、該第１の電圧を用
いて該入力タイミング信号の振幅を変換し、実質的に該
第１の電圧と接地電圧とにピークを有する増幅信号を生
成する振幅変換手段と、該増幅信号の該接地電圧ピーク
が、該第１の極性とは異なる第２の極性を有する第２の
電圧にシフトされるように、該増幅信号を該接地電圧と
該第１の電圧との間の所定の電圧でクランプするクラン
プ手段とを備えており、そのことにより、該第２の電圧
にピークを有し、該第１の電圧に実質的に等しい振幅を
有するパルス電圧信号を生成する。これにより上記目的
が達成される。
【００２４】前記クランプ手段で生成されたパルス電圧
信号に第３の電圧信号を合成し、３値以上のレベルを有
する駆動用パルス電圧信号を生成する合成手段を備えて
いてもよい。
信号に第３の電圧信号を合成し、３値以上のレベルを有
する駆動用パルス電圧信号を生成する合成手段を備えて
いてもよい。
【００２５】前記第３の電圧信号は、前記電源から供給
される前記第１の極性の電源電圧レベルを有する直流電
圧信号であってもよい。
される前記第１の極性の電源電圧レベルを有する直流電
圧信号であってもよい。
【００２６】前記第３の電圧信号は、前記電源電圧と前
記接地電圧とにピークを有するパルス電圧信号であって
もよい。
記接地電圧とにピークを有するパルス電圧信号であって
もよい。
【００２７】前記合成手段は、前記クランプ手段で生成
されるパルス電圧信号と前記第３の電圧信号とを所定の
タイミングで切り替えて出力する手段を含んでいてもよ
い。
されるパルス電圧信号と前記第３の電圧信号とを所定の
タイミングで切り替えて出力する手段を含んでいてもよ
い。
【００２８】前記クランプ手段で生成されるパルス電圧
信号と前記第３の電圧信号とを所定のタイミングで切り
替えるための第２の入力タイミング信号の振幅を、前記
電源から供給される前記電源電圧を用いて変換し、前記
第１の極性の電源電圧及び接地電圧にピークを有する第
２の増幅信号を生成する第２の振幅変換手段を更に備え
ていてもよい。
信号と前記第３の電圧信号とを所定のタイミングで切り
替えるための第２の入力タイミング信号の振幅を、前記
電源から供給される前記電源電圧を用いて変換し、前記
第１の極性の電源電圧及び接地電圧にピークを有する第
２の増幅信号を生成する第２の振幅変換手段を更に備え
ていてもよい。
【００２９】前記第３の電圧信号は前記第２の増幅信号
であってもよい。
であってもよい。
【００３０】前記クランプ手段がクランプする前記所定
の電圧は、接地電圧であってもよい。
の電圧は、接地電圧であってもよい。
【００３１】前記クランプ手段は、キャパシタ及びダイ
オードを有するダイオードクランプ回路であってもよ
い。
オードを有するダイオードクランプ回路であってもよ
い。
【００３２】本発明の方法は、入力されるタイミング信
号に基づき、電源から供給される第１の極性の電源電圧
を用いて、複数レベルを有する駆動用のパルス電圧信号
を生成する方法であって、該方法は、該電源電圧を分圧
して第１の電圧を生成する分圧ステップと、該第１の電
圧を用いて該入力タイミング信号の振幅を変換し、実質
的に該第１の電圧と接地電圧とにピークを有する増幅信
号を生成する振幅変換ステップと、該増幅信号の該接地
電圧ピークが、該第１の極性とは異なる第２の極性を有
する第２の電圧にシフトされるように、該増幅信号を該
接地電圧と該第１の電圧との間の所定の電圧でクランプ
することにより、該第２の電圧にピークを有し、該第１
の電圧に実質的に等しい振幅を有するパルス電圧信号を
生成するクランプステップとを含んでおり、これにより
上記目的が達成される。
号に基づき、電源から供給される第１の極性の電源電圧
を用いて、複数レベルを有する駆動用のパルス電圧信号
を生成する方法であって、該方法は、該電源電圧を分圧
して第１の電圧を生成する分圧ステップと、該第１の電
圧を用いて該入力タイミング信号の振幅を変換し、実質
的に該第１の電圧と接地電圧とにピークを有する増幅信
号を生成する振幅変換ステップと、該増幅信号の該接地
電圧ピークが、該第１の極性とは異なる第２の極性を有
する第２の電圧にシフトされるように、該増幅信号を該
接地電圧と該第１の電圧との間の所定の電圧でクランプ
することにより、該第２の電圧にピークを有し、該第１
の電圧に実質的に等しい振幅を有するパルス電圧信号を
生成するクランプステップとを含んでおり、これにより
上記目的が達成される。
【００３３】前記クランプステップにおいて生成された
パルス電圧信号に第３の電圧信号を合成し、３値以上の
レベルを有する駆動用パルス電圧信号を生成する合成ス
テップを含んでいてもよい。
パルス電圧信号に第３の電圧信号を合成し、３値以上の
レベルを有する駆動用パルス電圧信号を生成する合成ス
テップを含んでいてもよい。
【００３４】前記合成ステップにおいて、前記第３の電
圧信号として、前記電源から供給される前記第１の極性
の電源電圧レベルを有する直流電圧信号を用いてもよ
い。
圧信号として、前記電源から供給される前記第１の極性
の電源電圧レベルを有する直流電圧信号を用いてもよ
い。
【００３５】前記合成ステップにおいて、前記第３の電
圧信号として、前記電源電圧と前記接地電圧とにピーク
を有するパルス電圧信号を用いてもよい。
圧信号として、前記電源電圧と前記接地電圧とにピーク
を有するパルス電圧信号を用いてもよい。
【００３６】前記合成ステップは、前記クランプ手段で
生成されるパルス電圧信号と前記第３の電圧信号とを所
定のタイミングで切り替えて出力するステップを含んで
いてもよい。
生成されるパルス電圧信号と前記第３の電圧信号とを所
定のタイミングで切り替えて出力するステップを含んで
いてもよい。
【００３７】前記クランプステップで生成されるパルス
電圧信号と前記第３の電圧信号とを所定のタイミングで
切り替えるための第２の入力タイミング信号の振幅を、
前記電源から供給される前記第１の極性の電源電圧を用
いて変換し、該電源電圧と接地電圧とにピークを有する
第２の増幅信号を生成する第２の振幅変換ステップを更
に含んでいてもよい。
電圧信号と前記第３の電圧信号とを所定のタイミングで
切り替えるための第２の入力タイミング信号の振幅を、
前記電源から供給される前記第１の極性の電源電圧を用
いて変換し、該電源電圧と接地電圧とにピークを有する
第２の増幅信号を生成する第２の振幅変換ステップを更
に含んでいてもよい。
【００３８】前記合成ステップにおいて、前記第３の電
圧信号として前記第２の増幅信号を用いてもよい。
圧信号として前記第２の増幅信号を用いてもよい。
【００３９】前記クランプするステップにおいて、前記
所定の電圧は接地電圧であってもよい。
所定の電圧は接地電圧であってもよい。
【００４０】
【発明の実施の形態】以下、図面を参照しながら、本発
明によるドライバ回路を、ＣＣＤ撮像素子を駆動するド
ライバ回路の実施例を用いて説明する。
明によるドライバ回路を、ＣＣＤ撮像素子を駆動するド
ライバ回路の実施例を用いて説明する。
【００４１】図９は、本発明によるドライバ回路１をＣ
ＣＤ型撮像素子３の駆動に用いる場合を示している。図
９に示されるように、ドライバ回路１には、電源回路４
から正レベル（ＶH）の直流電圧が供給され、周辺ＩＣ
のタイミング回路２から垂直ＣＣＤ駆動用のタイミング
パルス信号Ｖ1〜Ｖ4、及び読み出し用のタイミングパル
ス信号ＴＧが与えられる。タイミング回路２は、従来の
タイミング回路１４０と同様である。本発明によるドラ
イバ回路１は、タイミングパルス信号（通常０Ｖ〜５Ｖ
駆動）から、正レベルの電源電圧のみを用いて、所定の
電圧レベルを有するパルス電圧信号φＶ1〜φＶ4を生成
し、ＣＣＤ撮像素子３に印加する。
ＣＤ型撮像素子３の駆動に用いる場合を示している。図
９に示されるように、ドライバ回路１には、電源回路４
から正レベル（ＶH）の直流電圧が供給され、周辺ＩＣ
のタイミング回路２から垂直ＣＣＤ駆動用のタイミング
パルス信号Ｖ1〜Ｖ4、及び読み出し用のタイミングパル
ス信号ＴＧが与えられる。タイミング回路２は、従来の
タイミング回路１４０と同様である。本発明によるドラ
イバ回路１は、タイミングパルス信号（通常０Ｖ〜５Ｖ
駆動）から、正レベルの電源電圧のみを用いて、所定の
電圧レベルを有するパルス電圧信号φＶ1〜φＶ4を生成
し、ＣＣＤ撮像素子３に印加する。
【００４２】（実施例１）図１０は、第１の実施例によ
るドライバ回路１の構成を示している。図１０に示され
るように、ドライバ回路１は、第１の振幅変換回路５、
第２の振幅変換回路６、クランプ回路７、クランプ／パ
ルス合成回路８、及び分圧回路９を有している。電源回
路４からの正の電源電圧（ＶH）は、第２の振幅変換回
路６、分圧回路９の一方の端子、及びクランプ／パルス
合成回路８に供給される。分圧回路９の出力（中間電圧
ＶL）は、各振幅変換回路５に供給される。タイミング
パルス信号Ｖ1〜Ｖ4は、それぞれ、対応する第１の振幅
変換回路５に入力され、タイミングパルス信号ＴＧは第
２の振幅変換回路６に入力される。
るドライバ回路１の構成を示している。図１０に示され
るように、ドライバ回路１は、第１の振幅変換回路５、
第２の振幅変換回路６、クランプ回路７、クランプ／パ
ルス合成回路８、及び分圧回路９を有している。電源回
路４からの正の電源電圧（ＶH）は、第２の振幅変換回
路６、分圧回路９の一方の端子、及びクランプ／パルス
合成回路８に供給される。分圧回路９の出力（中間電圧
ＶL）は、各振幅変換回路５に供給される。タイミング
パルス信号Ｖ1〜Ｖ4は、それぞれ、対応する第１の振幅
変換回路５に入力され、タイミングパルス信号ＴＧは第
２の振幅変換回路６に入力される。
【００４３】各第１の振幅変換回路５は、分圧回路９か
ら与えられる中間電圧（ＶL）を用い、タイミングパル
ス信号Ｖ1〜Ｖ4を、所定の振幅（０〜ＶL ）を有する信
号Ｖ1m〜Ｖ4mに変換する。振幅変換されたタイミング信
号Ｖ1m及びＶ3mは、クランプ／パルス合成回路８に入力
され、振幅変換されたタイミング信号Ｖ2m及びＶ4mは、
クランプ回路７に入力される。
ら与えられる中間電圧（ＶL）を用い、タイミングパル
ス信号Ｖ1〜Ｖ4を、所定の振幅（０〜ＶL ）を有する信
号Ｖ1m〜Ｖ4mに変換する。振幅変換されたタイミング信
号Ｖ1m及びＶ3mは、クランプ／パルス合成回路８に入力
され、振幅変換されたタイミング信号Ｖ2m及びＶ4mは、
クランプ回路７に入力される。
【００４４】また、第２の振幅変換回路６は、電源回路
４から与えられる正レベルの電圧（ＶH）を用い、タイ
ミング信号ＴＧを、所定の振幅（０〜ＶH）を有する信
号ＴＧmに変換する。後述するように、信号ＴＧmは、タ
イミング信号ＴＧの振幅を増幅し且つパルスを反転した
信号（すなわち、タイミング信号ＴＧがハイレベルのと
きにローレベルであり、タイミング信号ＴＧがローレベ
ルのときにハイレベル）である。振幅変換されたタイミ
ング信号ＴＧmは、クランプ／パルス合成回路８に入力
される。
４から与えられる正レベルの電圧（ＶH）を用い、タイ
ミング信号ＴＧを、所定の振幅（０〜ＶH）を有する信
号ＴＧmに変換する。後述するように、信号ＴＧmは、タ
イミング信号ＴＧの振幅を増幅し且つパルスを反転した
信号（すなわち、タイミング信号ＴＧがハイレベルのと
きにローレベルであり、タイミング信号ＴＧがローレベ
ルのときにハイレベル）である。振幅変換されたタイミ
ング信号ＴＧmは、クランプ／パルス合成回路８に入力
される。
【００４５】クランプ回路７の出力は、垂直ＣＣＤ駆動
専用のパルス電圧信号φＶ2及びφＶ4となり、クランプ
／パルス合成８の出力は、読み出し及び垂直ＣＣＤ駆動
のパルス電圧信号φＶ1及びφＶ3となる。
専用のパルス電圧信号φＶ2及びφＶ4となり、クランプ
／パルス合成８の出力は、読み出し及び垂直ＣＣＤ駆動
のパルス電圧信号φＶ1及びφＶ3となる。
【００４６】図１０に示すように、分圧回路９は、直列
に接続された抵抗Ｒ１及びＲ２を有しており、一方の端
子は正レベルの電源電圧（ＶH）に接続され、他方の端
子は接地電圧（０Ｖ）に接続されている。抵抗Ｒ1及び
Ｒ2の接続ノードから、電圧ＶHを抵抗分圧して得られる
中間電圧ＶLが出力され、第１の振幅変換回路５に供給
される。
に接続された抵抗Ｒ１及びＲ２を有しており、一方の端
子は正レベルの電源電圧（ＶH）に接続され、他方の端
子は接地電圧（０Ｖ）に接続されている。抵抗Ｒ1及び
Ｒ2の接続ノードから、電圧ＶHを抵抗分圧して得られる
中間電圧ＶLが出力され、第１の振幅変換回路５に供給
される。
【００４７】図１１は、第１の振幅変換回路５の具体的
な構成例を示している。第１の振幅変換回路５は、分圧
回路９から与えられる中間電圧（ＶL）と接地電圧（０
Ｖ）との間に接続された２段のＣＭＯＳインバータを備
えている。図１１に示されるように、各ＣＭＯＳインバ
ータは、ＮチャネルのＭＯＳＦＥＴ５０ａ（５０ｂ）及
びＰチャネルのＭＯＳＦＥＴ５０ｃ（５０ｄ）から構成
される。
な構成例を示している。第１の振幅変換回路５は、分圧
回路９から与えられる中間電圧（ＶL）と接地電圧（０
Ｖ）との間に接続された２段のＣＭＯＳインバータを備
えている。図１１に示されるように、各ＣＭＯＳインバ
ータは、ＮチャネルのＭＯＳＦＥＴ５０ａ（５０ｂ）及
びＰチャネルのＭＯＳＦＥＴ５０ｃ（５０ｄ）から構成
される。
【００４８】第１の振幅変換回路５に入力されたタイミ
ング信号Ｖ1〜Ｖ4は、１段目のＣＭＯＳインバータによ
ってパルスを反転され、且つパルス振幅が０〜ＶLにな
るように増幅され、更に２段目のインバータによって再
びパルスが反転されて、０〜ＶLに振幅増幅されたパル
ス信号Ｖ1m〜Ｖ4mとして出力される。第１の振幅変換回
路５に入力されるタイミング信号Ｖ1〜Ｖ4、及び出力さ
れる振幅変換されたタイミング信号Ｖ1m〜Ｖ4mの波形
は、図１２に示す通りである。
ング信号Ｖ1〜Ｖ4は、１段目のＣＭＯＳインバータによ
ってパルスを反転され、且つパルス振幅が０〜ＶLにな
るように増幅され、更に２段目のインバータによって再
びパルスが反転されて、０〜ＶLに振幅増幅されたパル
ス信号Ｖ1m〜Ｖ4mとして出力される。第１の振幅変換回
路５に入力されるタイミング信号Ｖ1〜Ｖ4、及び出力さ
れる振幅変換されたタイミング信号Ｖ1m〜Ｖ4mの波形
は、図１２に示す通りである。
【００４９】図１３は、第２の振幅変換回路６の具体的
な構成例を示している。第２の振幅変換回路６は、電源
回路４から与えられる正の電源電圧（ＶH）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
を備えている。図１３に示されるように、各ＣＭＯＳイ
ンバータは、ＮチャネルのＭＯＳＦＥＴ６０ａ（６０
ｂ）及びＰチャネルのＭＯＳＦＥＴ６０ｃ（６０ｄ）か
ら構成される。
な構成例を示している。第２の振幅変換回路６は、電源
回路４から与えられる正の電源電圧（ＶH）と接地電圧
（０Ｖ）との間に接続された２段のＣＭＯＳインバータ
を備えている。図１３に示されるように、各ＣＭＯＳイ
ンバータは、ＮチャネルのＭＯＳＦＥＴ６０ａ（６０
ｂ）及びＰチャネルのＭＯＳＦＥＴ６０ｃ（６０ｄ）か
ら構成される。
【００５０】第２の振幅変換回路６に入力されたタイミ
ング信号ＴＧは、１段目のＣＭＯＳインバータによって
パルスが反転され、且つパルス振幅が０〜ＶHになるよ
うに増幅されて、ノード６１から反転増幅信号ＴＧmと
して出力される。また、同時に反転増幅信号ＴＧmは、
更に２段目のインバータによって再びパルスが反転され
て、ノード６２から振幅０〜ＶHの増幅パルス信号Ｔ
Ｇm’として出力される。本実施例においては、図１０
に示されるように、反転増幅信号ＴＧmのみがクランプ
／パルス合成回路８に供給される。尚、反転増幅信号Ｔ
Ｇm及び増幅パルス信号ＴＧm’がクランプ／パルス合成
回路８に供給される場合については、実施例２として後
述する。
ング信号ＴＧは、１段目のＣＭＯＳインバータによって
パルスが反転され、且つパルス振幅が０〜ＶHになるよ
うに増幅されて、ノード６１から反転増幅信号ＴＧmと
して出力される。また、同時に反転増幅信号ＴＧmは、
更に２段目のインバータによって再びパルスが反転され
て、ノード６２から振幅０〜ＶHの増幅パルス信号Ｔ
Ｇm’として出力される。本実施例においては、図１０
に示されるように、反転増幅信号ＴＧmのみがクランプ
／パルス合成回路８に供給される。尚、反転増幅信号Ｔ
Ｇm及び増幅パルス信号ＴＧm’がクランプ／パルス合成
回路８に供給される場合については、実施例２として後
述する。
【００５１】図１４はクランプ回路７の構成の１例を示
している。図１４に示されるクランプ回路７は、キャパ
シタＣ及びダイオード７１を有しており、ダイオード７
１において出力線７０ｂから接地電圧側に流れる電流が
順方向となるように構成された負クランプ回路である。
ダイオード７１のアノードは、キャパシタＣからの出力
信号線７０ｂに接続され、カソードは接地（０レベル）
されている。クランプ回路７は、入力線７０ａに入力さ
れる増幅されたパルス信号（Ｖ2m及びＶ4m）の交流成分
（振幅ＶL）をキャパシタＣによって伝送する。また、
クランプ回路７から出力される直流成分は、出力信号線
７０ｂ上の信号がダイオード７１のカソード側の電位
（０Ｖ）がアノード側の電位よりも高くなる電位で安定
することにより決定される。即ち、アノードが接続され
た出力信号線７０ｂ上の信号は、そのレベルが０Ｖ以下
になるようにシフトされるので、出力線７０ｂ上の信号
は、図１４に示されるように、レベル−ＶL〜０の２値
信号となる。
している。図１４に示されるクランプ回路７は、キャパ
シタＣ及びダイオード７１を有しており、ダイオード７
１において出力線７０ｂから接地電圧側に流れる電流が
順方向となるように構成された負クランプ回路である。
ダイオード７１のアノードは、キャパシタＣからの出力
信号線７０ｂに接続され、カソードは接地（０レベル）
されている。クランプ回路７は、入力線７０ａに入力さ
れる増幅されたパルス信号（Ｖ2m及びＶ4m）の交流成分
（振幅ＶL）をキャパシタＣによって伝送する。また、
クランプ回路７から出力される直流成分は、出力信号線
７０ｂ上の信号がダイオード７１のカソード側の電位
（０Ｖ）がアノード側の電位よりも高くなる電位で安定
することにより決定される。即ち、アノードが接続され
た出力信号線７０ｂ上の信号は、そのレベルが０Ｖ以下
になるようにシフトされるので、出力線７０ｂ上の信号
は、図１４に示されるように、レベル−ＶL〜０の２値
信号となる。
【００５２】このように、接地電圧でクランプすること
により、パルスの振幅（peak to peak）は変化せず、接
地電圧及び正電圧にピークを有する信号Ｖ2m及びＶ
4m（振幅レベル０〜ＶL）から、負電圧及び接地電圧に
ピークを有する信号（振幅レベル−ＶL〜０）が生成さ
れる。このようにクランプされたタイミング信号Ｖ2m及
びＶ4mは、そのままパルス電圧信号φＶ2及びφＶ4とし
て出力される（図１２）。尚、簡単のため、ダイオード
７１におけるドロップ電圧は無視して説明している。以
下の説明においても同様である。
により、パルスの振幅（peak to peak）は変化せず、接
地電圧及び正電圧にピークを有する信号Ｖ2m及びＶ
4m（振幅レベル０〜ＶL）から、負電圧及び接地電圧に
ピークを有する信号（振幅レベル−ＶL〜０）が生成さ
れる。このようにクランプされたタイミング信号Ｖ2m及
びＶ4mは、そのままパルス電圧信号φＶ2及びφＶ4とし
て出力される（図１２）。尚、簡単のため、ダイオード
７１におけるドロップ電圧は無視して説明している。以
下の説明においても同様である。
【００５３】クランプ回路７のキャパシタＣの容量は、
パルス振幅の低下を招かない程度の値とすることが好ま
しい。例えば、１／３インチ型ＣＣＤを用いた場合に
は、キャパシタＣの容量は０．１μＦ以上が適当であ
る。この場合、垂直ＣＣＤの電極負荷容量は約３０００
ｐＦであるので、容量０．１μＦのキャパシタＣとの容
量分圧により、垂直ＣＣＤの電極に印加される電圧は、
次式（１）で示されるように、約９７．１％に低下す
る。しかし、この程度の電圧低下であれば実用上問題は
ない。
パルス振幅の低下を招かない程度の値とすることが好ま
しい。例えば、１／３インチ型ＣＣＤを用いた場合に
は、キャパシタＣの容量は０．１μＦ以上が適当であ
る。この場合、垂直ＣＣＤの電極負荷容量は約３０００
ｐＦであるので、容量０．１μＦのキャパシタＣとの容
量分圧により、垂直ＣＣＤの電極に印加される電圧は、
次式（１）で示されるように、約９７．１％に低下す
る。しかし、この程度の電圧低下であれば実用上問題は
ない。
【００５４】
【数１】
【００５５】クランプ回路７は、図１４に示すダイオー
ドクランプ回路の他にも、ＭＯＳＦＥＴなどの他の半導
体素子を用いて構成することもできる。ＭＯＳＦＥＴ
は、ゲート端子とドレイン端子とを短絡することによ
り、ソース−ドレイン間に印加される電圧がしきい値を
超えるとＯＮになる２端子スイッチング素子として用い
ることができる。
ドクランプ回路の他にも、ＭＯＳＦＥＴなどの他の半導
体素子を用いて構成することもできる。ＭＯＳＦＥＴ
は、ゲート端子とドレイン端子とを短絡することによ
り、ソース−ドレイン間に印加される電圧がしきい値を
超えるとＯＮになる２端子スイッチング素子として用い
ることができる。
【００５６】例えば、図１５に示すように、ダイオード
７１に代えてＮチャネルのＭＯＳＦＥＴ７２を用いても
よい。ＭＯＳＦＥＴ７２は、ゲート及びドレインが出力
線７０ｂに接続され、ソースが接地されている。また、
同様に、図１６は、ダイオード７１に代えてＰチャネル
のＭＯＳＦＥＴ７３を用いた例を示している。 ＭＯＳ
ＦＥＴ７３は、ゲート及びドレインが接地され、ソース
が出力線７０ｂに接続されている。クランプ回路７は、
これらに限らず、他のピーククランプ回路やその他のク
ランプ回路を用いることもできる。
７１に代えてＮチャネルのＭＯＳＦＥＴ７２を用いても
よい。ＭＯＳＦＥＴ７２は、ゲート及びドレインが出力
線７０ｂに接続され、ソースが接地されている。また、
同様に、図１６は、ダイオード７１に代えてＰチャネル
のＭＯＳＦＥＴ７３を用いた例を示している。 ＭＯＳ
ＦＥＴ７３は、ゲート及びドレインが接地され、ソース
が出力線７０ｂに接続されている。クランプ回路７は、
これらに限らず、他のピーククランプ回路やその他のク
ランプ回路を用いることもできる。
【００５７】図１７は、クランプ／パルス合成回路８の
構成の１例を示している。図１７に示されるように、ク
ランプ／パルス合成回路８は、クランプ部８ａ及びパル
ス合成部８ｂを有している。
構成の１例を示している。図１７に示されるように、ク
ランプ／パルス合成回路８は、クランプ部８ａ及びパル
ス合成部８ｂを有している。
【００５８】クランプ部８ａは、図１４で説明したクラ
ンプ回路７と同様の構成であり、キャパシタＣ及びダイ
オード８１を有する負クランプ回路である。ただし、キ
ャパシタＣとダイオード８１との間に、パルス合成部８
ｂのＮチャネルＭＯＳＦＥＴ８２ｃが挿入されている。
尚、クランプ部８ａのキャパシタＣの容量は、クランプ
回路７の場合と同様に０．１μＦ以上としている。
ンプ回路７と同様の構成であり、キャパシタＣ及びダイ
オード８１を有する負クランプ回路である。ただし、キ
ャパシタＣとダイオード８１との間に、パルス合成部８
ｂのＮチャネルＭＯＳＦＥＴ８２ｃが挿入されている。
尚、クランプ部８ａのキャパシタＣの容量は、クランプ
回路７の場合と同様に０．１μＦ以上としている。
【００５９】パルス合成部８ｂは、正レベル（ＶH）の
電源電圧と出力線８０ｂとの間の接続をＯＮ／ＯＦＦ制
御するＰチャネルのＭＯＳＦＥＴ８２ａ、クランプ部８
ａのダイオード８１のカソードと接地電圧（０Ｖ）との
間の接続をＯＮ／ＯＦＦ制御するＮチャネルのＭＯＳＦ
ＥＴ８２ｂ、及びクランプ部８ａのキャパシタＣと出力
線８０ｂとの間の接続をＯＮ／ＯＦＦ制御するＮチャネ
ルのＭＯＳＦＥＴ８２ｃを有している。
電源電圧と出力線８０ｂとの間の接続をＯＮ／ＯＦＦ制
御するＰチャネルのＭＯＳＦＥＴ８２ａ、クランプ部８
ａのダイオード８１のカソードと接地電圧（０Ｖ）との
間の接続をＯＮ／ＯＦＦ制御するＮチャネルのＭＯＳＦ
ＥＴ８２ｂ、及びクランプ部８ａのキャパシタＣと出力
線８０ｂとの間の接続をＯＮ／ＯＦＦ制御するＮチャネ
ルのＭＯＳＦＥＴ８２ｃを有している。
【００６０】３つのＭＯＳＦＥＴ８２ａ〜ｃのそれぞれ
のゲート端子には、第２の振幅増幅回路６のノード６１
から出力される反転増幅信号ＴＧmが入力される。従っ
て、図１２にも示されるように、タイミング信号ＴＧが
ローレベル（０Ｖ）となる転送期間において、反転増幅
信号ＴＧmはハイレベル（ＶH）となるため、ＰＭＯＳＦ
ＥＴ８２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｂ及び８
２ｃはＯＮ状態となる。従って、転送期間においては、
クランプ部８ａが上述のクランプ回路７と同じ接続状態
となり、クランプ／パルス合成回路８は、クランプ回路
７と同様の動作を行う。
のゲート端子には、第２の振幅増幅回路６のノード６１
から出力される反転増幅信号ＴＧmが入力される。従っ
て、図１２にも示されるように、タイミング信号ＴＧが
ローレベル（０Ｖ）となる転送期間において、反転増幅
信号ＴＧmはハイレベル（ＶH）となるため、ＰＭＯＳＦ
ＥＴ８２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｂ及び８
２ｃはＯＮ状態となる。従って、転送期間においては、
クランプ部８ａが上述のクランプ回路７と同じ接続状態
となり、クランプ／パルス合成回路８は、クランプ回路
７と同様の動作を行う。
【００６１】転送期間において、クランプ部８ａは、入
力線８０ａに入力される増幅されたパルス信号（Ｖ1m及
びＶ3m）の交流成分（振幅ＶL）をキャパシタＣによっ
て伝送し、直流成分をダイオード８１によってクランプ
する。従って、転送期間における出力線８０ｂ上の信号
はレベル−ＶL〜０の２値信号となる。
力線８０ａに入力される増幅されたパルス信号（Ｖ1m及
びＶ3m）の交流成分（振幅ＶL）をキャパシタＣによっ
て伝送し、直流成分をダイオード８１によってクランプ
する。従って、転送期間における出力線８０ｂ上の信号
はレベル−ＶL〜０の２値信号となる。
【００６２】また、タイミング信号ＴＧがハイレベル
（５Ｖ）となる読み出し期間において、反転増幅信号Ｔ
Ｇmはローレベル（０Ｖ）となるため、ＰＭＯＳＦＥＴ
８２ａはＯＮ状態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃは
ＯＦＦ状態となる。従って、読み出し期間においては、
電源電圧（ＶH）が出力線８０ｂを介して出力される。
（５Ｖ）となる読み出し期間において、反転増幅信号Ｔ
Ｇmはローレベル（０Ｖ）となるため、ＰＭＯＳＦＥＴ
８２ａはＯＮ状態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃは
ＯＦＦ状態となる。従って、読み出し期間においては、
電源電圧（ＶH）が出力線８０ｂを介して出力される。
【００６３】従って、クランプ／パルス合成回路８から
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
【００６４】クランプ部８ａは、クランプ回路７の場合
と同様に、図１７に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図１８に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインがＮＭＯＳＦＥＴ８２ｂを介して接地され、ソー
スが出力線８０ｂに接続されている。また、図１９は、
ダイオード８１に代えてＮチャネルのＭＯＳＦＥＴ８４
を用いた例を示している。ＮＭＯＳＦＥＴ８４は、ゲー
ト及びドレインが出力線８０ｂに接続され、ソースがＮ
ＭＯＳＦＥＴ８２ｂを介して接地されている。クランプ
回路８ａは、これらの例に限らず、他のピーククランプ
回路やその他のクランプ回路を用いることもできる。
と同様に、図１７に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図１８に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインがＮＭＯＳＦＥＴ８２ｂを介して接地され、ソー
スが出力線８０ｂに接続されている。また、図１９は、
ダイオード８１に代えてＮチャネルのＭＯＳＦＥＴ８４
を用いた例を示している。ＮＭＯＳＦＥＴ８４は、ゲー
ト及びドレインが出力線８０ｂに接続され、ソースがＮ
ＭＯＳＦＥＴ８２ｂを介して接地されている。クランプ
回路８ａは、これらの例に限らず、他のピーククランプ
回路やその他のクランプ回路を用いることもできる。
【００６５】次に、クランプ／パルス合成回路８におけ
る各素子の具体的な設計例について説明する。クランプ
部８ａのキャパシタＣの容量は、前述のように０．１μ
Ｆ程度以上あれば十分である。キャパシタＣは、比較的
大きな容量を有するが、本実施例によるドライバ回路１
を集積化する場合、または後述のようにＣＣＤ撮像素子
３と一体化して集積化する場合においても、高誘電材料
や絶縁膜の薄膜技術を利用することにより、キャパシタ
Ｃも同一基板上に形成することが可能である。ただし、
比較的大きな容量のキャパシタＣは、外付けの構成とし
てもよい。
る各素子の具体的な設計例について説明する。クランプ
部８ａのキャパシタＣの容量は、前述のように０．１μ
Ｆ程度以上あれば十分である。キャパシタＣは、比較的
大きな容量を有するが、本実施例によるドライバ回路１
を集積化する場合、または後述のようにＣＣＤ撮像素子
３と一体化して集積化する場合においても、高誘電材料
や絶縁膜の薄膜技術を利用することにより、キャパシタ
Ｃも同一基板上に形成することが可能である。ただし、
比較的大きな容量のキャパシタＣは、外付けの構成とし
てもよい。
【００６６】パルス合成部８ｂのＭＯＳＦＥＴ８２ａ〜
８２ｃに用いるトランジスタは、垂直ＣＣＤにおける数
千ｐＦの転送電極負荷容量を短時間で駆動する必要があ
るため、トランジスタのコンダクタンス値を大きく設計
する必要がある。
８２ｃに用いるトランジスタは、垂直ＣＣＤにおける数
千ｐＦの転送電極負荷容量を短時間で駆動する必要があ
るため、トランジスタのコンダクタンス値を大きく設計
する必要がある。
【００６７】ここで、ゲート幅：Ｗ、ゲート長：Ｌ、チ
ャネル移動度：μ、単位面積当たりのゲート容量：
Ｃ0、ゲート−ソース端子間の電圧：ＶGS、及びしきい
値電圧：Ｖthとすると、飽和領域におけるトランジスタ
の相互コンダクタンスｇmは下記の式（２）で表され
る。
ャネル移動度：μ、単位面積当たりのゲート容量：
Ｃ0、ゲート−ソース端子間の電圧：ＶGS、及びしきい
値電圧：Ｖthとすると、飽和領域におけるトランジスタ
の相互コンダクタンスｇmは下記の式（２）で表され
る。
【００６８】
【数２】
【００６９】従って、トランジスタの設計寸法（ゲート
幅Ｗ／ゲート長Ｌ）を大きくすれば、相互コンダクタン
スｇmを大きくすることができる。
幅Ｗ／ゲート長Ｌ）を大きくすれば、相互コンダクタン
スｇmを大きくすることができる。
【００７０】例えば、例えば、ビデオカメラに用いるＣ
ＣＤ撮像素子の場合、ＴＶ規格に従って垂直ＣＣＤを駆
動するためには、パルスの立ち上がりと立ち下がりの時
定数τを１００ｎｓ程度にする必要がある。時定数τ
は、下記の式（３）で表される。
ＣＤ撮像素子の場合、ＴＶ規格に従って垂直ＣＣＤを駆
動するためには、パルスの立ち上がりと立ち下がりの時
定数τを１００ｎｓ程度にする必要がある。時定数τ
は、下記の式（３）で表される。
【００７１】
【数３】
【００７２】前述の例のように、１／３型ＣＣＤの場
合、垂直ＣＣＤの電極負荷容量ＣLは約３０００ｐＦで
あるので、ｇm＝３０ｍモーとなる。ここで、ゲート−
ソース端子間電圧ＶGSとしきい値電圧Ｖthとの差（ＶGS
−Ｖth）：５Ｖ、ゲート酸化膜の厚さ：８００Åと仮定
してゲート容量Ｃ0を算出し、ＮチャネルＭＯＳＦＥＴ
の移動度μN：６００ｃｍ2／ＶＳ、ＰチャネルＭＯＳＦ
ＥＴの移動度μP：２００ｃｍ2／ＶＳとすると、上述の
式（２）より、 ＰチャネルＭＯＳＦＥＴ８２ａの設計
寸法（Ｗ／Ｌ）は約７００、ＮチャネルＭＯＳＦＥＴ８
２ｂ及び８２ｃでは約２３０となる。
合、垂直ＣＣＤの電極負荷容量ＣLは約３０００ｐＦで
あるので、ｇm＝３０ｍモーとなる。ここで、ゲート−
ソース端子間電圧ＶGSとしきい値電圧Ｖthとの差（ＶGS
−Ｖth）：５Ｖ、ゲート酸化膜の厚さ：８００Åと仮定
してゲート容量Ｃ0を算出し、ＮチャネルＭＯＳＦＥＴ
の移動度μN：６００ｃｍ2／ＶＳ、ＰチャネルＭＯＳＦ
ＥＴの移動度μP：２００ｃｍ2／ＶＳとすると、上述の
式（２）より、 ＰチャネルＭＯＳＦＥＴ８２ａの設計
寸法（Ｗ／Ｌ）は約７００、ＮチャネルＭＯＳＦＥＴ８
２ｂ及び８２ｃでは約２３０となる。
【００７３】次に、クランプ／パルス合成回路８の別の
構成例について説明する。図２０は、パルス合成部８ｂ
を、ＰチャネルＭＯＳＦＥＴ８２ａ及びＮチャネルＭＯ
ＳＦＥＴ８２ｄを用いて構成したクランプ／パルス合成
回路８の１例を示している。
構成例について説明する。図２０は、パルス合成部８ｂ
を、ＰチャネルＭＯＳＦＥＴ８２ａ及びＮチャネルＭＯ
ＳＦＥＴ８２ｄを用いて構成したクランプ／パルス合成
回路８の１例を示している。
【００７４】図２０に示されるように、クランプ部８ａ
は、図１４で説明したクランプ回路７と同様の構成であ
り、キャパシタＣ及びダイオード８１を有する負クラン
プ回路である。クランプ部８ａの出力線８０ｂは、パル
ス合成部８ｂのＮＭＯＳＦＥＴ８２ｄのソース端子に接
続されている。尚、クランプ部８ａのキャパシタＣの容
量は、クランプ回路７の場合と同様に０．１μＦ以上と
している。
は、図１４で説明したクランプ回路７と同様の構成であ
り、キャパシタＣ及びダイオード８１を有する負クラン
プ回路である。クランプ部８ａの出力線８０ｂは、パル
ス合成部８ｂのＮＭＯＳＦＥＴ８２ｄのソース端子に接
続されている。尚、クランプ部８ａのキャパシタＣの容
量は、クランプ回路７の場合と同様に０．１μＦ以上と
している。
【００７５】パルス合成部８ｂにおいて、 Ｐチャネル
ＭＯＳＦＥＴ８２ａのソース端子は正レベル（ＶH）の
電源電圧に接続されている。ＰチャネルＭＯＳＦＥＴ８
２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄのドレイン端子
は、共に出力線８０ｃに接続されている。ＰチャネルＭ
ＯＳＦＥＴ８２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄの
ゲート端子には第２の振幅増幅回路６のノード６１から
出力される反転増幅信号ＴＧmが入力される。
ＭＯＳＦＥＴ８２ａのソース端子は正レベル（ＶH）の
電源電圧に接続されている。ＰチャネルＭＯＳＦＥＴ８
２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄのドレイン端子
は、共に出力線８０ｃに接続されている。ＰチャネルＭ
ＯＳＦＥＴ８２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄの
ゲート端子には第２の振幅増幅回路６のノード６１から
出力される反転増幅信号ＴＧmが入力される。
【００７６】従って、反転増幅信号ＴＧmがハイレベル
（ＶH）となる転送期間においては、ＰＭＯＳＦＥＴ８
２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｄはＯＮ状態と
なるため、クランプ／パルス変換回路８の出力線８０ｃ
には、クランプ部８ａの出力線８０ｂ上の信号が出力さ
れる。転送期間において、クランプ部８ａは、クランプ
回路７と同様に、入力線８０ａに入力される増幅された
パルス信号（Ｖ1m及びＶ3m）の交流成分（振幅レベル０
〜ＶL）をキャパシタＣによって伝送し、直流成分をダ
イオード８１によってクランプする。従って、転送期間
における出力線８０ｃ上の信号はレベル−ＶL〜０の２
値信号となる。
（ＶH）となる転送期間においては、ＰＭＯＳＦＥＴ８
２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｄはＯＮ状態と
なるため、クランプ／パルス変換回路８の出力線８０ｃ
には、クランプ部８ａの出力線８０ｂ上の信号が出力さ
れる。転送期間において、クランプ部８ａは、クランプ
回路７と同様に、入力線８０ａに入力される増幅された
パルス信号（Ｖ1m及びＶ3m）の交流成分（振幅レベル０
〜ＶL）をキャパシタＣによって伝送し、直流成分をダ
イオード８１によってクランプする。従って、転送期間
における出力線８０ｃ上の信号はレベル−ＶL〜０の２
値信号となる。
【００７７】また、反転増幅信号ＴＧmがローレベル
（０Ｖ）となる読み出し期間においては、ＰＭＯＳＦＥ
Ｔ８２ａはＯＮ状態、ＮＭＯＳＦＥＴ８２ｄはＯＦＦ状
態となるため、電源電圧（ＶH）が出力線８０ｃを介し
て出力される。
（０Ｖ）となる読み出し期間においては、ＰＭＯＳＦＥ
Ｔ８２ａはＯＮ状態、ＮＭＯＳＦＥＴ８２ｄはＯＦＦ状
態となるため、電源電圧（ＶH）が出力線８０ｃを介し
て出力される。
【００７８】従って、クランプ／パルス合成回路８から
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
【００７９】上述の例の場合でも、クランプ部８ａは、
クランプ回路７の場合と同様に、図２０に示すようなダ
イオードを用いるクランプ回路の他に、ＭＯＳＦＥＴな
どの他の半導体素子を用いて構成することもできる。例
えば、図２１に示すように、ダイオード８１に代えてＰ
チャネルのＭＯＳＦＥＴ８３を用いてもよい。ＰＭＯＳ
ＦＥＴ８３は、ゲート及びドレインが接地され、ソース
が出力線８０ｂに接続されている。また、図２２は、ダ
イオード８１に代えてＮチャネルのＭＯＳＦＥＴ８４を
用いた例を示している。ＮＭＯＳＦＥＴ８４は、ゲート
及びドレインが出力線８０ｂに接続され、ソースが接地
されている。クランプ回路８ａは、これらの例に限ら
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
クランプ回路７の場合と同様に、図２０に示すようなダ
イオードを用いるクランプ回路の他に、ＭＯＳＦＥＴな
どの他の半導体素子を用いて構成することもできる。例
えば、図２１に示すように、ダイオード８１に代えてＰ
チャネルのＭＯＳＦＥＴ８３を用いてもよい。ＰＭＯＳ
ＦＥＴ８３は、ゲート及びドレインが接地され、ソース
が出力線８０ｂに接続されている。また、図２２は、ダ
イオード８１に代えてＮチャネルのＭＯＳＦＥＴ８４を
用いた例を示している。ＮＭＯＳＦＥＴ８４は、ゲート
及びドレインが出力線８０ｂに接続され、ソースが接地
されている。クランプ回路８ａは、これらの例に限ら
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
【００８０】上述のように、本実施例のドライバ回路１
によれば、入力パルス信号（タイミング信号）を振幅変
換した後にクランプすることにより、正レベルの電源電
圧（ＶH）のみを供給する電圧回路４を用いて、負電圧
レベル（−ＶL）を有する２値のパルス電圧信号（φＶ2
及びφＶ4）を発生することができる。正レベルの電源
電圧（ＶH）から、分圧回路９を用いて中間電圧（ＶL）
を発生させることにより、電源電圧とは絶対値の異なる
負電圧（−ＶL）を得ることができる。
によれば、入力パルス信号（タイミング信号）を振幅変
換した後にクランプすることにより、正レベルの電源電
圧（ＶH）のみを供給する電圧回路４を用いて、負電圧
レベル（−ＶL）を有する２値のパルス電圧信号（φＶ2
及びφＶ4）を発生することができる。正レベルの電源
電圧（ＶH）から、分圧回路９を用いて中間電圧（ＶL）
を発生させることにより、電源電圧とは絶対値の異なる
負電圧（−ＶL）を得ることができる。
【００８１】また、本実施例では、クランプ回路７及び
クランプ／パルス合成回路８のクランプ部８ａにおいて
は、接地電圧（０Ｖ）によってクランプしている。しか
し、クランプする電圧はこれに限られず、接地電圧と、
分圧回路９で得た中間電圧ととの間で自由に選択するこ
とが可能である。例えば、クランプ電圧をＶc（０＜Ｖc
＜ＶL）に設定した場合、振幅ピークが０〜ＶLのパルス
信号は、振幅ピークが−（ＶL−Ｖc）〜Ｖcのパルス信
号になるようにシフトされる。
クランプ／パルス合成回路８のクランプ部８ａにおいて
は、接地電圧（０Ｖ）によってクランプしている。しか
し、クランプする電圧はこれに限られず、接地電圧と、
分圧回路９で得た中間電圧ととの間で自由に選択するこ
とが可能である。例えば、クランプ電圧をＶc（０＜Ｖc
＜ＶL）に設定した場合、振幅ピークが０〜ＶLのパルス
信号は、振幅ピークが−（ＶL−Ｖc）〜Ｖcのパルス信
号になるようにシフトされる。
【００８２】また、このようにして得られた負電圧レベ
ルを有する２値のパルス電圧信号に、正レベルを有する
信号を合成（すなわち、所定のタイミングで切り替えて
出力）することにより、負電圧レベル（例えば−
ＶL）、中間値（例えば０Ｖ）、及び正電圧レベル（例
えばＶH）を有する３値のパルス電圧信号（φＶ1及びφ
Ｖ3）を生成することができる。上述のように、クラン
プ電圧をＶcに設定した場合には、負電圧レベル（Ｖc−
ＶL ）、中間値（Ｖc ）、及び正電圧レベル（例えば
ＶH）を有する３値のパルス電圧信号を得ることができ
る。
ルを有する２値のパルス電圧信号に、正レベルを有する
信号を合成（すなわち、所定のタイミングで切り替えて
出力）することにより、負電圧レベル（例えば−
ＶL）、中間値（例えば０Ｖ）、及び正電圧レベル（例
えばＶH）を有する３値のパルス電圧信号（φＶ1及びφ
Ｖ3）を生成することができる。上述のように、クラン
プ電圧をＶcに設定した場合には、負電圧レベル（Ｖc−
ＶL ）、中間値（Ｖc ）、及び正電圧レベル（例えば
ＶH）を有する３値のパルス電圧信号を得ることができ
る。
【００８３】本実施例においては、正レベルの直流電圧
（ＶH）を合成する場合について説明したが、正レベル
を有する２値以上の信号（例えば２値のパルス信号）を
合成することもできる。このように、合成されるパルス
電圧信号は３値に限らず、クランプ及びパルス合成を行
うことによって、所望の多値レベルを有するパルス電圧
信号を生成することが可能である。
（ＶH）を合成する場合について説明したが、正レベル
を有する２値以上の信号（例えば２値のパルス信号）を
合成することもできる。このように、合成されるパルス
電圧信号は３値に限らず、クランプ及びパルス合成を行
うことによって、所望の多値レベルを有するパルス電圧
信号を生成することが可能である。
【００８４】本実施例においては、正電圧を発生する１
系統の電源回路を用いて、負電圧レベルを含む多値レベ
ルのパルス電圧信号を生成するドライバ回路について説
明したが、本発明はこれに限られるものではない。本発
明によれば、同様に、負電圧を発生する１系統の電源回
路のみを用いて、正電圧レベルを含む多値レベルのパル
ス電圧信号を生成することもできる。このように本発明
によれば、正負何れか１系統の電源回路を用いて、正レ
ベル及び負レベルを含む所望の多値レベルのパルス電圧
信号を生成できる。
系統の電源回路を用いて、負電圧レベルを含む多値レベ
ルのパルス電圧信号を生成するドライバ回路について説
明したが、本発明はこれに限られるものではない。本発
明によれば、同様に、負電圧を発生する１系統の電源回
路のみを用いて、正電圧レベルを含む多値レベルのパル
ス電圧信号を生成することもできる。このように本発明
によれば、正負何れか１系統の電源回路を用いて、正レ
ベル及び負レベルを含む所望の多値レベルのパルス電圧
信号を生成できる。
【００８５】（実施例２）図２３は、本発明の第２の実
施例によるドライバ回路１の構成を示している。図２３
に示されるように、ドライバ回路１は、第１の振幅変換
回路５、第２の振幅変換回路６、クランプ回路７、クラ
ンプ／パルス合成回路８、及び分圧回路９を有してい
る。電源回路４（図９参照）から供給される正の電源電
圧（ＶH）は、第２の振幅変換回路６及び分圧回路９の
一方の端子に供給される。分圧回路９の出力（中間電圧
ＶL）は、各振幅変換回路５に供給される。タイミング
パルス信号Ｖ1〜Ｖ4は、それぞれ、対応する第１の振幅
変換回路５に入力され、タイミングパルス信号ＴＧは第
２の振幅変換回路６に入力される。
施例によるドライバ回路１の構成を示している。図２３
に示されるように、ドライバ回路１は、第１の振幅変換
回路５、第２の振幅変換回路６、クランプ回路７、クラ
ンプ／パルス合成回路８、及び分圧回路９を有してい
る。電源回路４（図９参照）から供給される正の電源電
圧（ＶH）は、第２の振幅変換回路６及び分圧回路９の
一方の端子に供給される。分圧回路９の出力（中間電圧
ＶL）は、各振幅変換回路５に供給される。タイミング
パルス信号Ｖ1〜Ｖ4は、それぞれ、対応する第１の振幅
変換回路５に入力され、タイミングパルス信号ＴＧは第
２の振幅変換回路６に入力される。
【００８６】各第１の振幅変換回路５は、実施例１と同
様に、分圧回路９から与えられる中間電圧（ＶL）を用
い、タイミングパルス信号Ｖ1〜Ｖ4を、所定の振幅（０
〜ＶL）を有する信号Ｖ1m〜Ｖ4mに変換する。振幅変換
されたタイミング信号Ｖ1m及びＶ3mは、クランプ／パル
ス合成回路８に入力され、振幅変換されたタイミング信
号Ｖ2m及びＶ4mは、クランプ回路７に入力される。
様に、分圧回路９から与えられる中間電圧（ＶL）を用
い、タイミングパルス信号Ｖ1〜Ｖ4を、所定の振幅（０
〜ＶL）を有する信号Ｖ1m〜Ｖ4mに変換する。振幅変換
されたタイミング信号Ｖ1m及びＶ3mは、クランプ／パル
ス合成回路８に入力され、振幅変換されたタイミング信
号Ｖ2m及びＶ4mは、クランプ回路７に入力される。
【００８７】また、第２の振幅変換回路６は、電源回路
４から与えられる正レベルの電圧（ＶH）を用い、タイ
ミング信号ＴＧから、所定の振幅（０〜ＶH）を有する
信号ＴＧm及びＴＧm’を生成する。実施例１で述べたよ
うに、信号ＴＧmは、タイミング信号ＴＧの振幅を増幅
し且つパルスを反転した信号（すなわち、タイミング信
号ＴＧがハイレベルのときにローレベルであり、タイミ
ング信号ＴＧがローレベルのときにハイレベル）であ
る。信号ＴＧm’は、タイミング信号ＴＧの振幅のみが
増幅された信号である。振幅変換されたタイミング信号
ＴＧm及びＴＧm’は、クランプ／パルス合成回路８に入
力される。
４から与えられる正レベルの電圧（ＶH）を用い、タイ
ミング信号ＴＧから、所定の振幅（０〜ＶH）を有する
信号ＴＧm及びＴＧm’を生成する。実施例１で述べたよ
うに、信号ＴＧmは、タイミング信号ＴＧの振幅を増幅
し且つパルスを反転した信号（すなわち、タイミング信
号ＴＧがハイレベルのときにローレベルであり、タイミ
ング信号ＴＧがローレベルのときにハイレベル）であ
る。信号ＴＧm’は、タイミング信号ＴＧの振幅のみが
増幅された信号である。振幅変換されたタイミング信号
ＴＧm及びＴＧm’は、クランプ／パルス合成回路８に入
力される。
【００８８】クランプ回路７の出力は、垂直ＣＣＤ駆動
専用のパルス電圧信号φＶ2及びφＶ4となり、クランプ
／パルス合成８の出力は、読み出し及び垂直ＣＣＤ駆動
のパルス電圧信号φＶ1及びφＶ3となる。
専用のパルス電圧信号φＶ2及びφＶ4となり、クランプ
／パルス合成８の出力は、読み出し及び垂直ＣＣＤ駆動
のパルス電圧信号φＶ1及びφＶ3となる。
【００８９】図２３に示すように、分圧回路９は、直列
に接続された抵抗Ｒ１及びＲ２を有しており、一方の端
子は正レベルの電源電圧（ＶH）に接続され、他方の端
子は接地電圧（０Ｖ）に接続されている。抵抗Ｒ1及び
Ｒ2の接続ノードから、電圧ＶHを抵抗分圧して得られる
中間電圧ＶLが出力され、第１の振幅変換回路５に供給
される。
に接続された抵抗Ｒ１及びＲ２を有しており、一方の端
子は正レベルの電源電圧（ＶH）に接続され、他方の端
子は接地電圧（０Ｖ）に接続されている。抵抗Ｒ1及び
Ｒ2の接続ノードから、電圧ＶHを抵抗分圧して得られる
中間電圧ＶLが出力され、第１の振幅変換回路５に供給
される。
【００９０】第１の振幅変換回路５及びクランプ回路７
の具体的な構成は、それぞれ、図１１及び図１４〜１６
に示される通りである。第１の振幅変換回路５及びクラ
ンプ回路７の動作も、実施例１で説明したのと同様であ
るので、ここでは説明を繰り返さない。第１の振幅変換
回路５に入力されるタイミング信号Ｖ1〜Ｖ4、及び出力
される振幅変換されたタイミング信号Ｖ1m〜Ｖ4mの波形
は、実施例１と同様、図１２に示す通りである。また、
クランプ回路７から出力されるクランプされた信号、す
なわち、パルス電圧信号φＶ2及びφＶ4も図１２に示さ
れる通りである。尚、本実施例においても、簡単のた
め、ダイオード７１におけるドロップ電圧はすべて無視
して説明する。
の具体的な構成は、それぞれ、図１１及び図１４〜１６
に示される通りである。第１の振幅変換回路５及びクラ
ンプ回路７の動作も、実施例１で説明したのと同様であ
るので、ここでは説明を繰り返さない。第１の振幅変換
回路５に入力されるタイミング信号Ｖ1〜Ｖ4、及び出力
される振幅変換されたタイミング信号Ｖ1m〜Ｖ4mの波形
は、実施例１と同様、図１２に示す通りである。また、
クランプ回路７から出力されるクランプされた信号、す
なわち、パルス電圧信号φＶ2及びφＶ4も図１２に示さ
れる通りである。尚、本実施例においても、簡単のた
め、ダイオード７１におけるドロップ電圧はすべて無視
して説明する。
【００９１】第２の振幅変換回路６の具体的な構成は、
実施例１と同様、図１３に示す通りである。第２の振幅
変換回路６に入力されたタイミング信号ＴＧは、１段目
のＣＭＯＳインバータによってパルスが反転され、且つ
パルス振幅が０〜ＶHになるように増幅されて、ノード
６１から反転増幅信号ＴＧmとして出力される。また、
同時に反転増幅信号ＴＧmは、更に２段目のインバータ
によって再びパルスが反転されて、ノード６２から振幅
０〜ＶHの増幅パルス信号ＴＧm’として出力される。本
実施例においては、図２３に示されるように、反転増幅
信号ＴＧm及び増幅パルス信号ＴＧm’がクランプ／パル
ス合成回路８に供給される。
実施例１と同様、図１３に示す通りである。第２の振幅
変換回路６に入力されたタイミング信号ＴＧは、１段目
のＣＭＯＳインバータによってパルスが反転され、且つ
パルス振幅が０〜ＶHになるように増幅されて、ノード
６１から反転増幅信号ＴＧmとして出力される。また、
同時に反転増幅信号ＴＧmは、更に２段目のインバータ
によって再びパルスが反転されて、ノード６２から振幅
０〜ＶHの増幅パルス信号ＴＧm’として出力される。本
実施例においては、図２３に示されるように、反転増幅
信号ＴＧm及び増幅パルス信号ＴＧm’がクランプ／パル
ス合成回路８に供給される。
【００９２】図２４は、本実施例によるクランプ／パル
ス合成回路８の構成の１例を示している。図２４に示さ
れるように、クランプ／パルス合成回路８は、クランプ
部８ａ及びパルス合成部８ｂを有している。第２の振幅
変換回路６のノード６１から出力される反転増幅信号Ｔ
Ｇmは、１つの端子から入力線８０ｄに供給され、ノー
ド６２から出力される増幅パルス信号ＴＧm’は、他の
端子から入力線８０ｅに供給される。
ス合成回路８の構成の１例を示している。図２４に示さ
れるように、クランプ／パルス合成回路８は、クランプ
部８ａ及びパルス合成部８ｂを有している。第２の振幅
変換回路６のノード６１から出力される反転増幅信号Ｔ
Ｇmは、１つの端子から入力線８０ｄに供給され、ノー
ド６２から出力される増幅パルス信号ＴＧm’は、他の
端子から入力線８０ｅに供給される。
【００９３】クランプ部８ａは、図１４で説明したクラ
ンプ回路７と同様の構成であり、キャパシタＣ及びダイ
オード８１を有する負クランプ回路である。ただし、キ
ャパシタＣとダイオード８１との間に、パルス合成部８
ｂのＮチャネルＭＯＳＦＥＴ８２ｃが挿入されている。
尚、クランプ部８ａのキャパシタＣの容量は、クランプ
回路７の場合と同様に０．１μＦ以上としている。
ンプ回路７と同様の構成であり、キャパシタＣ及びダイ
オード８１を有する負クランプ回路である。ただし、キ
ャパシタＣとダイオード８１との間に、パルス合成部８
ｂのＮチャネルＭＯＳＦＥＴ８２ｃが挿入されている。
尚、クランプ部８ａのキャパシタＣの容量は、クランプ
回路７の場合と同様に０．１μＦ以上としている。
【００９４】パルス合成部８ｂは、ＰチャネルのＭＯＳ
ＦＥＴ８２ａ、ＮチャネルのＭＯＳＦＥＴ８２ｂ、Ｎチ
ャネルのＭＯＳＦＥＴ８２ｃを有している。Ｐチャネル
ＭＯＳＦＥＴ８２ａは、増幅パルス信号ＴＧm’（振幅
レベル０〜ＶH）が供給される入力線８０ｅと出力線８
０ｂとの間の接続をＯＮ／ＯＦＦ制御する。Ｎチャネル
ＭＯＳＦＥＴ８２ｂは、クランプ部８ａのダイオード８
１のカソードと接地電圧（０Ｖ）との間の接続をＯＮ／
ＯＦＦ制御する。ＮチャネルＭＯＳＦＥＴ８２ｃは、ク
ランプ部８ａのキャパシタＣと出力線８０ｂとの間の接
続をＯＮ／ＯＦＦ制御する。
ＦＥＴ８２ａ、ＮチャネルのＭＯＳＦＥＴ８２ｂ、Ｎチ
ャネルのＭＯＳＦＥＴ８２ｃを有している。Ｐチャネル
ＭＯＳＦＥＴ８２ａは、増幅パルス信号ＴＧm’（振幅
レベル０〜ＶH）が供給される入力線８０ｅと出力線８
０ｂとの間の接続をＯＮ／ＯＦＦ制御する。Ｎチャネル
ＭＯＳＦＥＴ８２ｂは、クランプ部８ａのダイオード８
１のカソードと接地電圧（０Ｖ）との間の接続をＯＮ／
ＯＦＦ制御する。ＮチャネルＭＯＳＦＥＴ８２ｃは、ク
ランプ部８ａのキャパシタＣと出力線８０ｂとの間の接
続をＯＮ／ＯＦＦ制御する。
【００９５】３つのＭＯＳＦＥＴ８２ａ〜ｃのそれぞれ
のゲート端子は、入力線８０ｄに接続されており、第２
の振幅増幅回路６のノード６１から出力される反転増幅
信号ＴＧmが入力される。従って、図１２に示されるよ
うに、タイミング信号ＴＧがローレベル（０Ｖ）となる
転送期間において、反転増幅信号ＴＧmはハイレベル
（ＶH）となるため、ＰＭＯＳＦＥＴ８２ａはＯＦＦ状
態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃはＯＮ状態とな
る。従って、転送期間においては、クランプ部８ａが上
述のクランプ回路７と同じ接続状態となり、クランプ／
パルス合成回路８は、クランプ回路７と同様の動作を行
う。
のゲート端子は、入力線８０ｄに接続されており、第２
の振幅増幅回路６のノード６１から出力される反転増幅
信号ＴＧmが入力される。従って、図１２に示されるよ
うに、タイミング信号ＴＧがローレベル（０Ｖ）となる
転送期間において、反転増幅信号ＴＧmはハイレベル
（ＶH）となるため、ＰＭＯＳＦＥＴ８２ａはＯＦＦ状
態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃはＯＮ状態とな
る。従って、転送期間においては、クランプ部８ａが上
述のクランプ回路７と同じ接続状態となり、クランプ／
パルス合成回路８は、クランプ回路７と同様の動作を行
う。
【００９６】転送期間において、クランプ部８ａは、入
力線８０ａに入力される増幅されたパルス信号（Ｖ1m及
びＶ3m）の交流成分（振幅ＶL）をキャパシタＣによっ
て伝送し、直流成分をダイオード８１によってクランプ
する。従って、転送期間における出力線８０ｂ上の信号
はレベル−ＶL〜０の２値信号となる。
力線８０ａに入力される増幅されたパルス信号（Ｖ1m及
びＶ3m）の交流成分（振幅ＶL）をキャパシタＣによっ
て伝送し、直流成分をダイオード８１によってクランプ
する。従って、転送期間における出力線８０ｂ上の信号
はレベル−ＶL〜０の２値信号となる。
【００９７】タイミング信号ＴＧがハイレベル（５Ｖ）
となる読み出し期間においては、反転増幅信号ＴＧmは
ローレベル（０Ｖ）となるため、ＰＭＯＳＦＥＴ８２ａ
はＯＮ状態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃはＯＦＦ
状態となる。このとき、入力線８０ｅに供給される増幅
パルス信号ＴＧm’はハイレベル（ＶH）となっているた
め、ＰＭＯＳＦＥＴ８２ａを介して、ハイレベル電圧
（ＶH）が出力線８０ｂに出力される。
となる読み出し期間においては、反転増幅信号ＴＧmは
ローレベル（０Ｖ）となるため、ＰＭＯＳＦＥＴ８２ａ
はＯＮ状態、ＮＭＯＳＦＥＴ８２ｂ及び８２ｃはＯＦＦ
状態となる。このとき、入力線８０ｅに供給される増幅
パルス信号ＴＧm’はハイレベル（ＶH）となっているた
め、ＰＭＯＳＦＥＴ８２ａを介して、ハイレベル電圧
（ＶH）が出力線８０ｂに出力される。
【００９８】従って、クランプ／パルス合成回路８から
は、実施例１と同様に、図１２に示されるように、ロー
レベル（−ＶL）、中間値（０Ｖ）、及びハイレベル
（ＶH）を有する３値のパルス電圧信号φＶ1及びφＶ3
が出力される。
は、実施例１と同様に、図１２に示されるように、ロー
レベル（−ＶL）、中間値（０Ｖ）、及びハイレベル
（ＶH）を有する３値のパルス電圧信号φＶ1及びφＶ3
が出力される。
【００９９】パルス合成部８ｂは、図２５に示されるよ
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いて構成することも出来
る。
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いて構成することも出来
る。
【０１００】クランプ部８ａは、クランプ回路７の場合
と同様に、図２４に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図２６に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインがＮＭＯＳＦＥＴ８２ｂを介して接地され、ソー
スが出力線８０ｂに接続されている。更に、この場合に
おいても、図２７に示されるように、ＰＭＯＳＦＥＴ８
２ａの代わりに、ゲートを接地したＰＭＯＳＦＥＴ８２
ｅを用いてパルス合成部８ｂを構成することも出来る。
と同様に、図２４に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図２６に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインがＮＭＯＳＦＥＴ８２ｂを介して接地され、ソー
スが出力線８０ｂに接続されている。更に、この場合に
おいても、図２７に示されるように、ＰＭＯＳＦＥＴ８
２ａの代わりに、ゲートを接地したＰＭＯＳＦＥＴ８２
ｅを用いてパルス合成部８ｂを構成することも出来る。
【０１０１】また、図２８に示すように、ダイオード８
１に代えてＮチャネルのＭＯＳＦＥＴ８４を用いてクラ
ンプ部８ａを構成してもよい。ＮＭＯＳＦＥＴ８４は、
ゲート及びドレインが出力線８０ｂに接続され、ソース
がＮＭＯＳＦＥＴ８２ｂを介して接地されている。更
に、この場合においても、図２９に示されるように、Ｐ
ＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地したＰＭ
ＯＳＦＥＴ８２ｅを用いてパルス合成部８ｂを構成する
ことも出来る。
１に代えてＮチャネルのＭＯＳＦＥＴ８４を用いてクラ
ンプ部８ａを構成してもよい。ＮＭＯＳＦＥＴ８４は、
ゲート及びドレインが出力線８０ｂに接続され、ソース
がＮＭＯＳＦＥＴ８２ｂを介して接地されている。更
に、この場合においても、図２９に示されるように、Ｐ
ＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地したＰＭ
ＯＳＦＥＴ８２ｅを用いてパルス合成部８ｂを構成する
ことも出来る。
【０１０２】尚、クランプ回路８ａは、上述の例に限ら
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
【０１０３】次に、クランプ／パルス合成回路８のまた
別の構成例について説明する。図３０は、パルス合成部
８ｂを、ＰチャネルＭＯＳＦＥＴ８２ａ及びＮチャネル
ＭＯＳＦＥＴ８２ｄを用いて構成したクランプ／パルス
合成回路８の１例を示している。
別の構成例について説明する。図３０は、パルス合成部
８ｂを、ＰチャネルＭＯＳＦＥＴ８２ａ及びＮチャネル
ＭＯＳＦＥＴ８２ｄを用いて構成したクランプ／パルス
合成回路８の１例を示している。
【０１０４】図３０に示されるように、クランプ部８ａ
は、図１４で説明したクランプ回路７と同様の構成であ
り、キャパシタＣ及びダイオード８１を有する負クラン
プ回路である。クランプ部８ａの出力線８０ｂは、パル
ス合成部８ｂのＮＭＯＳＦＥＴ８２ｄのソース端子に接
続されている。尚、クランプ部８ａのキャパシタＣの容
量は、クランプ回路７の場合と同様に０．１μＦ以上と
している。
は、図１４で説明したクランプ回路７と同様の構成であ
り、キャパシタＣ及びダイオード８１を有する負クラン
プ回路である。クランプ部８ａの出力線８０ｂは、パル
ス合成部８ｂのＮＭＯＳＦＥＴ８２ｄのソース端子に接
続されている。尚、クランプ部８ａのキャパシタＣの容
量は、クランプ回路７の場合と同様に０．１μＦ以上と
している。
【０１０５】パルス合成部８ｂにおいて、 Ｐチャネル
ＭＯＳＦＥＴ８２ａのソース端子は、第２の振幅増幅回
路６のノード６２から出力される増幅パルス信号Ｔ
Ｇm’（振幅レベル０〜ＶH）が供給される入力線８０ｅ
に接続されている。ＰチャネルＭＯＳＦＥＴ８２ａ及び
ＮチャネルＭＯＳＦＥＴ８２ｄのドレイン端子は、共に
出力線８０ｃに接続されている。ＰチャネルＭＯＳＦＥ
Ｔ８２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄのゲート端
子は、第２の振幅増幅回路６のノード６１から出力され
る反転増幅信号ＴＧmが供給される入力線８０ｄに接続
されている。
ＭＯＳＦＥＴ８２ａのソース端子は、第２の振幅増幅回
路６のノード６２から出力される増幅パルス信号Ｔ
Ｇm’（振幅レベル０〜ＶH）が供給される入力線８０ｅ
に接続されている。ＰチャネルＭＯＳＦＥＴ８２ａ及び
ＮチャネルＭＯＳＦＥＴ８２ｄのドレイン端子は、共に
出力線８０ｃに接続されている。ＰチャネルＭＯＳＦＥ
Ｔ８２ａ及びＮチャネルＭＯＳＦＥＴ８２ｄのゲート端
子は、第２の振幅増幅回路６のノード６１から出力され
る反転増幅信号ＴＧmが供給される入力線８０ｄに接続
されている。
【０１０６】従って、反転増幅信号ＴＧmがハイレベル
（ＶH）となる転送期間においては、ＰＭＯＳＦＥＴ８
２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｄはＯＮ状態と
なるため、クランプ／パルス変換回路８の出力線８０ｃ
には、クランプ部８ａの出力線８０ｂ上の信号が出力さ
れる。転送期間において、クランプ部８ａは、クランプ
回路７と同様に、入力線８０ａに入力される増幅された
パルス信号（Ｖ1m及びＶ 3m）の交流成分（振幅レベル０
〜ＶL）をキャパシタＣによって伝送し、直流成分をダ
イオード８１によってクランプする。従って、転送期間
における出力線８０ｃ上の信号はレベル−ＶL〜０の２
値信号となる。
（ＶH）となる転送期間においては、ＰＭＯＳＦＥＴ８
２ａはＯＦＦ状態、ＮＭＯＳＦＥＴ８２ｄはＯＮ状態と
なるため、クランプ／パルス変換回路８の出力線８０ｃ
には、クランプ部８ａの出力線８０ｂ上の信号が出力さ
れる。転送期間において、クランプ部８ａは、クランプ
回路７と同様に、入力線８０ａに入力される増幅された
パルス信号（Ｖ1m及びＶ 3m）の交流成分（振幅レベル０
〜ＶL）をキャパシタＣによって伝送し、直流成分をダ
イオード８１によってクランプする。従って、転送期間
における出力線８０ｃ上の信号はレベル−ＶL〜０の２
値信号となる。
【０１０７】反転増幅信号ＴＧmがローレベル（０Ｖ）
となる読み出し期間においては、ＰＭＯＳＦＥＴ８２ａ
はＯＮ状態、ＮＭＯＳＦＥＴ８２ｄはＯＦＦ状態とな
る。このとき、入力線８０ｅに供給される増幅パルス信
号ＴＧm’はハイレベル（ＶH）となっているため、ＰＭ
ＯＳＦＥＴ８２ａを介して、ハイレベル電圧（ＶH）が
出力線８０ｃに出力される。
となる読み出し期間においては、ＰＭＯＳＦＥＴ８２ａ
はＯＮ状態、ＮＭＯＳＦＥＴ８２ｄはＯＦＦ状態とな
る。このとき、入力線８０ｅに供給される増幅パルス信
号ＴＧm’はハイレベル（ＶH）となっているため、ＰＭ
ＯＳＦＥＴ８２ａを介して、ハイレベル電圧（ＶH）が
出力線８０ｃに出力される。
【０１０８】従って、クランプ／パルス合成回路８から
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
は、図１２に示されるように、ローレベル（−ＶL）、
中間値（０Ｖ）、及びハイレベル（ＶH）を有する３値
のパルス電圧信号φＶ1及びφＶ3が出力される。
【０１０９】パルス合成部８ｂは、図３１に示されるよ
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いて構成することも出来
る。
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いて構成することも出来
る。
【０１１０】クランプ部８ａは、クランプ回路７の場合
と同様に、図３０に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図３２に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインが接地され、ソースが出力線８０ｂに接続されて
いる。更に、この場合においても、図３３に示されるよ
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いてパルス合成部８ｂを
構成することも出来る。
と同様に、図３０に示すダイオードを用いるクランプ回
路の他に、ＭＯＳＦＥＴなどの他の半導体素子を用いて
構成することもできる。例えば、図３２に示すように、
ダイオード８１に代えてＰチャネルのＭＯＳＦＥＴ８３
を用いてもよい。ＰＭＯＳＦＥＴ８３は、ゲート及びド
レインが接地され、ソースが出力線８０ｂに接続されて
いる。更に、この場合においても、図３３に示されるよ
うに、ＰＭＯＳＦＥＴ８２ａの代わりに、ゲートを接地
したＰＭＯＳＦＥＴ８２ｅを用いてパルス合成部８ｂを
構成することも出来る。
【０１１１】また、図３４に示すように、ダイオード８
１に代えてＮチャネルのＭＯＳＦＥＴ８４を用いてクラ
ンプ部８ａを構成してもよい。ＮＭＯＳＦＥＴ８４は、
ゲート及びドレインが出力線８０ｂに接続され、ソース
が接地されている。更に、この場合においても、図３５
に示されるように、ＰＭＯＳＦＥＴ８２ａの代わりに、
ゲートを接地したＰＭＯＳＦＥＴ８２ｅを用いてパルス
合成部８ｂを構成することも出来る。
１に代えてＮチャネルのＭＯＳＦＥＴ８４を用いてクラ
ンプ部８ａを構成してもよい。ＮＭＯＳＦＥＴ８４は、
ゲート及びドレインが出力線８０ｂに接続され、ソース
が接地されている。更に、この場合においても、図３５
に示されるように、ＰＭＯＳＦＥＴ８２ａの代わりに、
ゲートを接地したＰＭＯＳＦＥＴ８２ｅを用いてパルス
合成部８ｂを構成することも出来る。
【０１１２】尚、クランプ／パルス合成回路８における
クランプ回路８ａは、上述の例に限らず、他のピークク
ランプ回路やその他のクランプ回路を用いることもでき
る。
クランプ回路８ａは、上述の例に限らず、他のピークク
ランプ回路やその他のクランプ回路を用いることもでき
る。
【０１１３】本実施例においても、実施例１の場合と同
様の効果を得ることができる。更に、本実施例の場合
は、クランプ／パルス合成回路に供給するハイレベルを
有する電圧信号として、電源回路からの直流電圧ではな
く、第２の振幅変換回路から供給されるパルス信号を用
いている。従って、その構成上、トランジスタのラッチ
アップが生じないという利点がある。
様の効果を得ることができる。更に、本実施例の場合
は、クランプ／パルス合成回路に供給するハイレベルを
有する電圧信号として、電源回路からの直流電圧ではな
く、第２の振幅変換回路から供給されるパルス信号を用
いている。従って、その構成上、トランジスタのラッチ
アップが生じないという利点がある。
【０１１４】（実施例３）本発明によるドライバ回路１
は、単独で集積化することも可能であるが、ＣＣＤ撮像
素子３と一体化して集積化することもできる。本実施例
においては、ドライバ回路１をＣＣＤ撮像素子３と同一
基板上に一体化して形成する場合について説明する。
は、単独で集積化することも可能であるが、ＣＣＤ撮像
素子３と一体化して集積化することもできる。本実施例
においては、ドライバ回路１をＣＣＤ撮像素子３と同一
基板上に一体化して形成する場合について説明する。
【０１１５】図３６は、ドライバ回路１のうち、図１４
に示されるダイオード７１を用いたクランプ回路７をＣ
ＣＤ撮像素子３と共に集積化する場合の構成を示してい
る。ここでは、垂直ＣＣＤ駆動用のパルス電圧信号φＶ
4を出力するクランプ回路７を形成した場合について説
明する。
に示されるダイオード７１を用いたクランプ回路７をＣ
ＣＤ撮像素子３と共に集積化する場合の構成を示してい
る。ここでは、垂直ＣＣＤ駆動用のパルス電圧信号φＶ
4を出力するクランプ回路７を形成した場合について説
明する。
【０１１６】図３６に示すように、集積回路の基板とな
るｎ型基板１１においては、ＣＣＤ撮像素子３の垂直Ｃ
ＣＤを形成するＣＣＤ部３’に不純物濃度が薄く浅いｐ
ウェル１２が形成され、クランプ回路７を形成するクラ
ンプ回路部７’には、不純物濃度が濃く深いｐウェル１
４が形成される。
るｎ型基板１１においては、ＣＣＤ撮像素子３の垂直Ｃ
ＣＤを形成するＣＣＤ部３’に不純物濃度が薄く浅いｐ
ウェル１２が形成され、クランプ回路７を形成するクラ
ンプ回路部７’には、不純物濃度が濃く深いｐウェル１
４が形成される。
【０１１７】ＣＣＤ部３’においては、ｐウェルの表面
上に酸化膜（図示せず）を介して駆動用の電極１３が形
成される。各電極１３には、それぞれの配線を介して、
ＣＣＤ駆動用のパルス電圧信号φＶ1〜φＶ4が印加され
る。また、ｎ型基板１１には正電圧ＶOFDが印加され
る。
上に酸化膜（図示せず）を介して駆動用の電極１３が形
成される。各電極１３には、それぞれの配線を介して、
ＣＣＤ駆動用のパルス電圧信号φＶ1〜φＶ4が印加され
る。また、ｎ型基板１１には正電圧ＶOFDが印加され
る。
【０１１８】ｎ型基板１１のクランプ回路部７’におい
ては、ｐウェル１４内にＰＮ接合のダイオード７１が形
成される。ダイオード７１のカソードは接地され、アノ
ードはキャパシタＣからの出力線７０ｂに接続されてい
る。増幅されたタイミング信号Ｖ4mは、入力線７０ａを
介してキャパシタＣに供給される。キャパシタＣは、外
付けに形成され、またはｎ型基板１１の図示しない領域
に形成されている。実施例１で説明したように、出力線
７０ｂから、ＣＣＤ駆動用のパルス電圧信号φＶ4が出
力され、対応する電極１３に印加される。
ては、ｐウェル１４内にＰＮ接合のダイオード７１が形
成される。ダイオード７１のカソードは接地され、アノ
ードはキャパシタＣからの出力線７０ｂに接続されてい
る。増幅されたタイミング信号Ｖ4mは、入力線７０ａを
介してキャパシタＣに供給される。キャパシタＣは、外
付けに形成され、またはｎ型基板１１の図示しない領域
に形成されている。実施例１で説明したように、出力線
７０ｂから、ＣＣＤ駆動用のパルス電圧信号φＶ4が出
力され、対応する電極１３に印加される。
【０１１９】図３７は、ドライバ回路１のうち、図１７
に示されるダイオード８１を用いたクランプ／パルス合
成回路８をＣＣＤ撮像素子３と共に集積化する場合の構
成を示している。ここでは、垂直ＣＣＤ駆動用のパルス
電圧信号φＶ1を出力するクランプ／パルス合成回路８
を形成した場合について説明する。
に示されるダイオード８１を用いたクランプ／パルス合
成回路８をＣＣＤ撮像素子３と共に集積化する場合の構
成を示している。ここでは、垂直ＣＣＤ駆動用のパルス
電圧信号φＶ1を出力するクランプ／パルス合成回路８
を形成した場合について説明する。
【０１２０】図３７に示すように、集積回路の基板とな
るｎ型基板１１においては、ＣＣＤ撮像素子３の垂直Ｃ
ＣＤを形成するＣＣＤ部３’に不純物濃度が薄く浅いｐ
ウェル１２が形成され、クランプ／パルス合成回路８を
形成するクランプ／パルス合成回路部８’には、それぞ
れの素子に対応して、不純物濃度が濃く深いｐウェル１
５〜１７が形成される。
るｎ型基板１１においては、ＣＣＤ撮像素子３の垂直Ｃ
ＣＤを形成するＣＣＤ部３’に不純物濃度が薄く浅いｐ
ウェル１２が形成され、クランプ／パルス合成回路８を
形成するクランプ／パルス合成回路部８’には、それぞ
れの素子に対応して、不純物濃度が濃く深いｐウェル１
５〜１７が形成される。
【０１２１】ＣＣＤ部３’においては、ｐウェルの表面
上に酸化膜（図示せず）を介して駆動用の電極１３が形
成される。各電極１３には、それぞれの配線を介して、
ＣＣＤ駆動用のパルス電圧信号φＶ1〜φＶ4が印加され
る。また、ｎ型基板１１には正電圧ＶOFDが印加され
る。
上に酸化膜（図示せず）を介して駆動用の電極１３が形
成される。各電極１３には、それぞれの配線を介して、
ＣＣＤ駆動用のパルス電圧信号φＶ1〜φＶ4が印加され
る。また、ｎ型基板１１には正電圧ＶOFDが印加され
る。
【０１２２】図３７に示されるように、ｎ型基板１１の
クランプ／パルス合成回路部８’においては、ｐウェル
１５内にＮチャネルＭＯＳＦＥＴ８２ｃが形成され、ｐ
ウェル１６内にはＮチャネルＭＯＳＦＥＴ８２ｂ及びダ
イオード８１が形成され、ｐウェル１７内にはＰチャネ
ルＭＯＳＦＥＴ８２ａが形成される。
クランプ／パルス合成回路部８’においては、ｐウェル
１５内にＮチャネルＭＯＳＦＥＴ８２ｃが形成され、ｐ
ウェル１６内にはＮチャネルＭＯＳＦＥＴ８２ｂ及びダ
イオード８１が形成され、ｐウェル１７内にはＰチャネ
ルＭＯＳＦＥＴ８２ａが形成される。
【０１２３】増幅されたタイミング信号Ｖ1mは、入力線
８０ａを介してキャパシタＣに供給される。キャパシタ
Ｃは、外付けに形成され、またはｎ型基板１１の図示し
ない領域に形成されている。キャパシタＣからの出力
は、ＮＭＯＳＦＥＴ８２ｃのソースに接続され、ＮＭＯ
ＳＦＥＴ８２ｃのドレインは出力線８０ｂに接続してい
る。
８０ａを介してキャパシタＣに供給される。キャパシタ
Ｃは、外付けに形成され、またはｎ型基板１１の図示し
ない領域に形成されている。キャパシタＣからの出力
は、ＮＭＯＳＦＥＴ８２ｃのソースに接続され、ＮＭＯ
ＳＦＥＴ８２ｃのドレインは出力線８０ｂに接続してい
る。
【０１２４】出力線８０ｂには、ダイオード８１のアノ
ードが接続され、ダイオード８１のカソードはＮＭＯＳ
ＦＥＴ８２ｂのソースに接続されている。ＮＭＯＳＦＥ
Ｔ８２のドレインは接地されている。また、出力線８０
ｂには、ｐウェル１７内のＰＭＯＳＦＥＴ８２ａを介し
て電源電圧（ＶH）が印加される。ＭＯＳＦＥＴ８２ａ
〜８２ｃの各ゲートには、反転増幅信号ＴＧmが入力さ
れ、実施例１で説明したように、出力線８０ｂからＣＣ
Ｄ駆動用のパルス電圧信号φＶ1が出力され、対応する
電極１３に印加される。
ードが接続され、ダイオード８１のカソードはＮＭＯＳ
ＦＥＴ８２ｂのソースに接続されている。ＮＭＯＳＦＥ
Ｔ８２のドレインは接地されている。また、出力線８０
ｂには、ｐウェル１７内のＰＭＯＳＦＥＴ８２ａを介し
て電源電圧（ＶH）が印加される。ＭＯＳＦＥＴ８２ａ
〜８２ｃの各ゲートには、反転増幅信号ＴＧmが入力さ
れ、実施例１で説明したように、出力線８０ｂからＣＣ
Ｄ駆動用のパルス電圧信号φＶ1が出力され、対応する
電極１３に印加される。
【０１２５】図３６及び３７に示されるいずれの例にお
いても、ＣＣＤ部に形成されるｐウェル１２は、正電圧
ＶOFDを高電圧にすることによるパンチスルー現象によ
ってフォトダイオード内の過剰電荷をｎ型基板１１側に
放出するために浅く形成し、不純物濃度が低濃度である
方が良い。一方、クランプ回路部７’やクランプ／パル
ス合成回路部８’の深いｐウェル１４〜１７は、ＭＯＳ
ＦＥＴなどが形成されるため、パンチスルー現象が発生
しないように深く形成し、不純物濃度を比較的高濃度に
する必要がある。従って、一般に、ｐウェル１２はキャ
リア密度が１０14ｃｍ-3、接合深さが２μｍ程度に形成
され、ｐウェル１４〜１７は、キャリア密度が１０15ｃ
ｍ-3、接合深さが４μｍ以上に形成される。
いても、ＣＣＤ部に形成されるｐウェル１２は、正電圧
ＶOFDを高電圧にすることによるパンチスルー現象によ
ってフォトダイオード内の過剰電荷をｎ型基板１１側に
放出するために浅く形成し、不純物濃度が低濃度である
方が良い。一方、クランプ回路部７’やクランプ／パル
ス合成回路部８’の深いｐウェル１４〜１７は、ＭＯＳ
ＦＥＴなどが形成されるため、パンチスルー現象が発生
しないように深く形成し、不純物濃度を比較的高濃度に
する必要がある。従って、一般に、ｐウェル１２はキャ
リア密度が１０14ｃｍ-3、接合深さが２μｍ程度に形成
され、ｐウェル１４〜１７は、キャリア密度が１０15ｃ
ｍ-3、接合深さが４μｍ以上に形成される。
【０１２６】また、図３７に示したクランプ／パルス合
成回路部８’のｐウェル１５〜１７は、不純物濃度や深
さは同一でよい。また、ｐウェル１６及びｐウェル１７
の電位は共に０Ｖとなるので共通のｐウェルとして形成
することができる。ｐウェル１５は電位が異なるため、
分離して形成される。
成回路部８’のｐウェル１５〜１７は、不純物濃度や深
さは同一でよい。また、ｐウェル１６及びｐウェル１７
の電位は共に０Ｖとなるので共通のｐウェルとして形成
することができる。ｐウェル１５は電位が異なるため、
分離して形成される。
【０１２７】ｐウェル１６及び１７を共通ｐウェルとし
て形成にすることにより、内部に形成されるＮチャネル
のＭＯＳＦＥＴ８２ｂと、ｐウェル１７内のｎウェル１
８に形成されるＰチャネルのＭＯＳＦＥＴ８２ａとがラ
ッチアップ現象を起こすおそれがある場合には、ｐウェ
ル１６とｐウェル１７とを分離して形成すべきである。
て形成にすることにより、内部に形成されるＮチャネル
のＭＯＳＦＥＴ８２ｂと、ｐウェル１７内のｎウェル１
８に形成されるＰチャネルのＭＯＳＦＥＴ８２ａとがラ
ッチアップ現象を起こすおそれがある場合には、ｐウェ
ル１６とｐウェル１７とを分離して形成すべきである。
【０１２８】
【発明の効果】上述のように、本発明のドライバ回路に
よれば、入力パルス信号（タイミング信号）を振幅変換
した後にクランプすることにより、正レベル（ＶH）の
電源電圧のみを供給する１系統の電圧回路を用いて、負
電圧レベル（−ＶL）を有する２値のパルス電圧信号を
発生することができる。正レベルの電源電圧から、分圧
回路を用いて中間電圧（ＶL）を発生させることによ
り、電源電圧とは絶対値の異なる負電圧（−ＶL）を得
ることができる。クランプ回路やクランプ／パルス合成
回路のクランプ部においてクランプする電圧は、接地電
圧（０Ｖ）と、分圧回路で得た中間電圧（ＶL）との間
で自由に選択することができる。
よれば、入力パルス信号（タイミング信号）を振幅変換
した後にクランプすることにより、正レベル（ＶH）の
電源電圧のみを供給する１系統の電圧回路を用いて、負
電圧レベル（−ＶL）を有する２値のパルス電圧信号を
発生することができる。正レベルの電源電圧から、分圧
回路を用いて中間電圧（ＶL）を発生させることによ
り、電源電圧とは絶対値の異なる負電圧（−ＶL）を得
ることができる。クランプ回路やクランプ／パルス合成
回路のクランプ部においてクランプする電圧は、接地電
圧（０Ｖ）と、分圧回路で得た中間電圧（ＶL）との間
で自由に選択することができる。
【０１２９】また、このようにして得られた負電圧レベ
ルを有する２値のパルス電圧信号に、正レベルを有する
信号を合成（すなわち、所定のタイミングで切り替えて
出力）することにより、負電圧レベル（例えば−
ＶL）、中間値（例えば０Ｖ）、及び正電圧レベル（例
えばＶH）を有する３値のパルス電圧信号を生成するこ
とができる。上記の実施例においては、正レベルの直流
電圧（ＶH）を合成する場合について説明したが、正レ
ベルを有する２値以上の信号（例えば２値のパルス信
号）を合成することもできる。このように、合成するパ
ルス電圧信号は３値に限らず、クランプ及びパルス合成
を行うことによって、所望の多値レベルを有するパルス
電圧信号を生成することが可能である。
ルを有する２値のパルス電圧信号に、正レベルを有する
信号を合成（すなわち、所定のタイミングで切り替えて
出力）することにより、負電圧レベル（例えば−
ＶL）、中間値（例えば０Ｖ）、及び正電圧レベル（例
えばＶH）を有する３値のパルス電圧信号を生成するこ
とができる。上記の実施例においては、正レベルの直流
電圧（ＶH）を合成する場合について説明したが、正レ
ベルを有する２値以上の信号（例えば２値のパルス信
号）を合成することもできる。このように、合成するパ
ルス電圧信号は３値に限らず、クランプ及びパルス合成
を行うことによって、所望の多値レベルを有するパルス
電圧信号を生成することが可能である。
【０１３０】上記の実施例においては、正電圧を発生す
る１系統の電源回路を用いて、負電圧レベルを含む多値
レベルのパルス電圧信号を生成するドライバ回路につい
て説明したが、本発明はこれに限られるものではない。
本発明によれば、同様に、負電圧を発生する１系統の電
源回路のみを用いて、正電圧レベルを含む多値レベルの
パルス電圧信号を生成することもできる。このように本
発明によれば、正負何れか１系統の電源回路を用いて、
正レベル及び負レベルを含む所望の多値レベルの駆動用
パルス電圧信号を生成できる。
る１系統の電源回路を用いて、負電圧レベルを含む多値
レベルのパルス電圧信号を生成するドライバ回路につい
て説明したが、本発明はこれに限られるものではない。
本発明によれば、同様に、負電圧を発生する１系統の電
源回路のみを用いて、正電圧レベルを含む多値レベルの
パルス電圧信号を生成することもできる。このように本
発明によれば、正負何れか１系統の電源回路を用いて、
正レベル及び負レベルを含む所望の多値レベルの駆動用
パルス電圧信号を生成できる。
【０１３１】従って、本発明によれば、極性（正電圧ま
たは負電圧）の異なる電圧信号を発生するための電源回
路を別途に設けることなく、各種装置の駆動用の多値レ
ベルのパルス電圧信号を生成できるため、装置の小型化
及びローコスト化が可能である。また、クランプ回路及
びクランプ／パルス合成回路をＣＣＤ撮像素子と一体化
して形成することにより、より回路構成を簡略化するこ
とが可能である。
たは負電圧）の異なる電圧信号を発生するための電源回
路を別途に設けることなく、各種装置の駆動用の多値レ
ベルのパルス電圧信号を生成できるため、装置の小型化
及びローコスト化が可能である。また、クランプ回路及
びクランプ／パルス合成回路をＣＣＤ撮像素子と一体化
して形成することにより、より回路構成を簡略化するこ
とが可能である。
【０１３２】本発明によるドライバ回路は、ＣＣＤ撮像
素子の駆動用に限られるものではない。しかし、実施例
で説明したように、本発明のドライバ回路をカメラシス
テムにおけるＣＣＤ撮像素子の垂直ＣＣＤ駆動用に適用
した場合、以下に示すように多くの点で有利となる。
素子の駆動用に限られるものではない。しかし、実施例
で説明したように、本発明のドライバ回路をカメラシス
テムにおけるＣＣＤ撮像素子の垂直ＣＣＤ駆動用に適用
した場合、以下に示すように多くの点で有利となる。
【０１３３】カメラシステムにおいては、通常、ＩＣ及
び電解コンデンサがカメラシステムの基板面積の大部分
を占めている。電解コンデンサは、ノイズを防止するた
めに、各電源毎に必ず設ける必要がある。従って、例え
ば電源回路が正電圧系統及び負電圧系統を有する場合、
それぞれの系統に対して電解コンデンサが必要である。
び電解コンデンサがカメラシステムの基板面積の大部分
を占めている。電解コンデンサは、ノイズを防止するた
めに、各電源毎に必ず設ける必要がある。従って、例え
ば電源回路が正電圧系統及び負電圧系統を有する場合、
それぞれの系統に対して電解コンデンサが必要である。
【０１３４】本発明によれば、電源回路を１系統のみと
することができるので、カメラシステムの基板面積の多
くを占有する電解コンデンサの数を大幅に減少させるこ
とができるので、カメラシステムの小型化・軽量化に非
常に有利である。更に、電源部品（電解コンデンサ、Ｄ
Ｃコンバータ、配線や電源部のコネクタ等）を少なくす
ることができるため、ローコスト化も可能となる。
することができるので、カメラシステムの基板面積の多
くを占有する電解コンデンサの数を大幅に減少させるこ
とができるので、カメラシステムの小型化・軽量化に非
常に有利である。更に、電源部品（電解コンデンサ、Ｄ
Ｃコンバータ、配線や電源部のコネクタ等）を少なくす
ることができるため、ローコスト化も可能となる。
【０１３５】また、ＩＣ部分は、ＣＣＤ、ドライバ回路
（ドライバＩＣ）、及びタイミング回路などから構成さ
れる。電源回路を１系統とすることにより、ドライバ回
路の内部構成も簡素化することができ、足ピン数も減少
できるため、従来よりも小型化することが可能となる。
（ドライバＩＣ）、及びタイミング回路などから構成さ
れる。電源回路を１系統とすることにより、ドライバ回
路の内部構成も簡素化することができ、足ピン数も減少
できるため、従来よりも小型化することが可能となる。
【０１３６】また、ドライバ回路をＣＣＤ内部に一体化
して形成することも可能である。ドライバ回路をＣＣＤ
と一体化することによって、その分チップ面積が増大す
るが、電源回路を１系統とすることにより全体的なチッ
プ面積の増大が抑制される。従って、一体化した場合に
も、カメラシステムの小型化に有利となる。
して形成することも可能である。ドライバ回路をＣＣＤ
と一体化することによって、その分チップ面積が増大す
るが、電源回路を１系統とすることにより全体的なチッ
プ面積の増大が抑制される。従って、一体化した場合に
も、カメラシステムの小型化に有利となる。
【０１３７】更に、本発明のドライバ回路によれば、正
レベル（または負レベル）の電源電圧のみでＣＣＤを駆
動することができる。従って、正電源（または負電源）
から負電圧（または正電圧）を生成するためのＤＣコン
バータが不要となり、それだけ消費電力を削減できる。
ＣＣＤ撮像素子を用いた簡易画像入力装置（例えば、携
帯情報端末、ＰＣ、ＴＶ電話など）においては、特に低
消費電力化に対する要求が高い。本発明によれば、装置
を軽量・小型化できるだけでなく、このような低消費電
力化の要求をも満たすことが可能である。
レベル（または負レベル）の電源電圧のみでＣＣＤを駆
動することができる。従って、正電源（または負電源）
から負電圧（または正電圧）を生成するためのＤＣコン
バータが不要となり、それだけ消費電力を削減できる。
ＣＣＤ撮像素子を用いた簡易画像入力装置（例えば、携
帯情報端末、ＰＣ、ＴＶ電話など）においては、特に低
消費電力化に対する要求が高い。本発明によれば、装置
を軽量・小型化できるだけでなく、このような低消費電
力化の要求をも満たすことが可能である。
【図１】従来のＣＣＤ型撮像素子の構成を示すブロック
図である。
図である。
【図２】ＣＣＤ撮像素子の垂直ＣＣＤを駆動する従来の
パルス電圧信号を示すタイムチャートである。
パルス電圧信号を示すタイムチャートである。
【図３】ＣＣＤ撮像素子を駆動する従来のドライバ回
路、タイミング回路、及び電源回路を示すブロック図で
ある。
路、タイミング回路、及び電源回路を示すブロック図で
ある。
【図４】従来のタイミング回路が発生するタイミング信
号を示すタイムチャートである。
号を示すタイムチャートである。
【図５】従来のドライバ回路の構成を示すブロック図で
ある。
ある。
【図６】従来のドライバ回路において振幅変換回路から
出力されるパルス信号を示すタイムチャートである。
出力されるパルス信号を示すタイムチャートである。
【図７】従来のドライバ回路における、クランプ回路及
び振幅変換回路の構成を示すブロック図である。
び振幅変換回路の構成を示すブロック図である。
【図８】従来のドライバ回路における、クランプ回路、
振幅変換回路、及びパルス合成回路の構成を示すブロッ
ク図である。
振幅変換回路、及びパルス合成回路の構成を示すブロッ
ク図である。
【図９】本発明によるドライバ回路によってＣＣＤ撮像
素子を駆動する構成を示すブロック図である。
素子を駆動する構成を示すブロック図である。
【図１０】本発明の１つの実施例によるドライバ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】本発明のドライバ回路における第１の振幅変
換回路の構成を示すブロック図である。
換回路の構成を示すブロック図である。
【図１２】本発明のドライバ回路において発生される各
種のパルス信号を示すタイムチャートである。
種のパルス信号を示すタイムチャートである。
【図１３】本発明のドライバ回路における第２の振幅変
換回路の構成を示すブロック図である。
換回路の構成を示すブロック図である。
【図１４】本発明のドライバ回路におけるクランプ回路
の１つの構成例を示すブロック図である。
の１つの構成例を示すブロック図である。
【図１５】本発明のドライバ回路におけるクランプ回路
のもう１つの構成例を示すブロック図である。
のもう１つの構成例を示すブロック図である。
【図１６】本発明のドライバ回路におけるクランプ回路
のまた別の構成例を示すブロック図である。
のまた別の構成例を示すブロック図である。
【図１７】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路の構成例を示すブロ
ック図である。
おける、クランプ／パルス合成回路の構成例を示すブロ
ック図である。
【図１８】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路のもう１つの構成例
を示すブロック図である。
おける、クランプ／パルス合成回路のもう１つの構成例
を示すブロック図である。
【図１９】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
【図２０】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
【図２１】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
【図２２】本発明の１つの実施例によるドライバ回路に
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ／パルス合成回路のまた別の構成例を
示すブロック図である。
【図２３】本発明のもう１つの実施例によるドライバ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２４】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路の構成例を示す
ブロック図である。
路における、クランプ／パルス合成回路の構成例を示す
ブロック図である。
【図２５】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のもう１つの構
成例を示すブロック図である。
路における、クランプ／パルス合成回路のもう１つの構
成例を示すブロック図である。
【図２６】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図２７】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図２８】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図２９】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３０】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３１】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３２】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３３】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３４】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３５】本発明のもう１つの実施例によるドライバ回
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ／パルス合成回路のまた別の構成
例を示すブロック図である。
【図３６】本発明の１つの実施例による、基板上に形成
したクランプ回路の構成例を示す断面図である。
したクランプ回路の構成例を示す断面図である。
【図３７】本発明の１つの実施例による、基板上に形成
したクランプ／パルス合成回路の構成例を示す断面図で
ある。
したクランプ／パルス合成回路の構成例を示す断面図で
ある。
４ 電源回路
５ 第１の振幅変換回路
６ 第２の振幅変換回路
７ クランプ回路
７０ａ 入力線
７０ｂ 出力線
７１ ダイオード
８ クランプ／パルス合成回路
８ａ クランプ部
８ｂ パルス合成部
８０ａ 入力線
８０ｂ 出力線
８１ ダイオード
８２ａ〜ｃ ＭＯＳＦＥＴ
９ 分圧回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/30 - 5/335
H01L 27/148
Claims (17)
- 【請求項１】 入力されるタイミング信号に基づき、電
源から供給される第１の極性の電源電圧を用いて、複数
レベルを有する駆動用パルス信号を生成するドライバ回
路であって、該ドライバ回路は、 該電源電圧を分圧することにより第１の電圧を生成する
分圧手段と、 該第１の電圧を用いて該入力タイミング信号の振幅を変
換し、実質的に該第１の電圧と接地電圧とにピークを有
する増幅信号を生成する振幅変換手段と、 該増幅信号の該接地電圧ピークが、該第１の極性とは異
なる第２の極性を有する第２の電圧にシフトされるよう
に、該増幅信号を該接地電圧と該第１の電圧との間の所
定の電圧でクランプするクランプ手段と、 を備えており、 そのことにより、該第２の電圧にピークを有し、該第１
の電圧に実質的に等しい振幅を有するパルス電圧信号を
生成する、ドライバ回路。 - 【請求項２】 前記クランプ手段で生成されたパルス電
圧信号に第３の電圧信号を合成し、３値以上のレベルを
有する駆動用パルス電圧信号を生成する合成手段を備え
ている、請求項１に記載のドライバ回路。 - 【請求項３】 前記第３の電圧信号は、前記電源から供
給される前記第１の極性の電源電圧レベルを有する直流
電圧信号である、請求項２に記載のドライバ回路。 - 【請求項４】 前記第３の電圧信号は、前記電源電圧と
前記接地電圧とにピークを有するパルス電圧信号であ
る、請求項２に記載のドライバ回路。 - 【請求項５】 前記合成手段は、前記クランプ手段で生
成されるパルス電圧信号と前記第３の電圧信号とを所定
のタイミングで切り替えて出力する手段を含む、請求項
２に記載のドライバ回路。 - 【請求項６】 前記クランプ手段で生成されるパルス電
圧信号と前記第３の電圧信号とを所定のタイミングで切
り替えるための第２の入力タイミング信号の振幅を、前
記電源から供給される前記電源電圧を用いて変換し、前
記第１の極性の電源電圧及び接地電圧にピークを有する
第２の増幅信号を生成する第２の振幅変換手段を更に備
えている、請求項２に記載のドライバ回路。 - 【請求項７】 前記第３の電圧信号は前記第２の増幅信
号である、請求項６に記載のドライバ回路。 - 【請求項８】 前記クランプ手段がクランプする前記所
定の電圧は、接地電圧である、請求項１に記載のドライ
バ回路。 - 【請求項９】 前記クランプ手段は、キャパシタ及びダ
イオードを有するダイオードクランプ回路である、請求
項１に記載のドライバ回路。 - 【請求項１０】 入力されるタイミング信号に基づき、
電源から供給される第１の極性の電源電圧を用いて、複
数レベルを有する駆動用のパルス電圧信号を生成する方
法であって、該方法は、 該電源電圧を分圧して第１の電圧を生成する分圧ステッ
プと、 該第１の電圧を用いて該入力タイミング信号の振幅を変
換し、実質的に該第１の電圧と接地電圧とにピークを有
する増幅信号を生成する振幅変換ステップと、 該増幅信号の該接地電圧ピークが、該第１の極性とは異
なる第２の極性を有する第２の電圧にシフトされるよう
に、該増幅信号を該接地電圧と該第１の電圧との間の所
定の電圧でクランプすることにより、該第２の電圧にピ
ークを有し、該第１の電圧に実質的に等しい振幅を有す
るパルス電圧信号を生成するクランプステップと、 を含む、方法。 - 【請求項１１】 前記クランプステップにおいて生成さ
れたパルス電圧信号に第３の電圧信号を合成し、３値以
上のレベルを有する駆動用パルス電圧信号を生成する合
成ステップを含む、請求項１０に記載の駆動用パルス電
圧信号の生成方法。 - 【請求項１２】 前記合成ステップにおいて、前記第３
の電圧信号として、前記電源から供給される前記第１の
極性の電源電圧レベルを有する直流電圧信号を用いる、
請求項１１に記載の駆動用パルス電圧信号の生成方法。 - 【請求項１３】 前記合成ステップにおいて、前記第３
の電圧信号として、前記電源電圧と前記接地電圧とにピ
ークを有するパルス電圧信号を用いる、請求項１１に記
載の駆動用パルス電圧信号の生成方法。 - 【請求項１４】 前記合成ステップは、前記クランプス
テップで生成されるパルス電圧信号と前記第３の電圧信
号とを所定のタイミングで切り替えて出力するステップ
を含む、請求項１１に記載の駆動用パルス電圧信号の生
成方法。 - 【請求項１５】 前記クランプステップで生成されるパ
ルス電圧信号と前記第３の電圧信号とを所定のタイミン
グで切り替えるための第２の入力タイミング信号の振幅
を、前記電源から供給される前記第１の極性の電源電圧
を用いて変換し、該電源電圧と接地電圧とにピークを有
する第２の増幅信号を生成する第２の振幅変換ステップ
を更に含む、請求項１１に記載の駆動用パルス電圧信号
の生成方法。 - 【請求項１６】 前記合成ステップにおいて、前記第３
の電圧信号として前記第２の増幅信号を用いる、請求項
１５に記載の駆動用パルス電圧信号の生成方法。 - 【請求項１７】 前記クランプするステップにおいて、
前記所定の電圧は接地電圧である、請求項１０に記載の
駆動用パルス電圧信号の生成方法。
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1996
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