JP3452444B2 - ドライバ回路 - Google Patents
ドライバ回路Info
- Publication number
- JP3452444B2 JP3452444B2 JP12751596A JP12751596A JP3452444B2 JP 3452444 B2 JP3452444 B2 JP 3452444B2 JP 12751596 A JP12751596 A JP 12751596A JP 12751596 A JP12751596 A JP 12751596A JP 3452444 B2 JP3452444 B2 JP 3452444B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- pulse
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
生成するドライバ回路及び多値パルス信号の生成方法に
関し、特に、CCD型固体撮像素子を動作させるドライ
バ回路及びCCD型固体撮像素子の駆動用パルス信号の
生成方法に関する。
メラ、車載用カメラ、TV電話用カメラ、およびマルチ
メディア用カメラなどの各種のカメラシステムに用いら
れる固体撮像素子として、CCD(Charge Coupled Dev
ice)型固体撮像素子が広く用いられている。図1は従
来の一般的なCCD型固体撮像素子100の構成を示し
ている。図1に示すように、受光部のフォトダイオード
101によって光電変換された電荷は、まず一括して垂
直CCD102に転送される。垂直CCD102の電荷
は、端子v1〜v4に印加される4相のパルス電圧信号に
従って1行ずつ水平CCD103に転送される。水平C
CD103に転送された電荷は、端子h1及びh2に印加
される2相のパルス電圧信号に従って、水平CCD10
3内を順次転送され、映像信号として出力される。
のパルス電圧信号φV1〜φV4の一例を示している。図
2に示されるように、φV2及びφV4は、負レベル(−
VL)及び0レベル(0電位)とを有する2値電圧信号
であり、φV1及びφV3は、正レベル(VH)、負レベ
ル(−VL)、及び中間レベル(0電位)を有する3値
電圧信号である。通常、−VL及びVHの値は、それぞ
れ、−10V及び15V程度に設定される。また、中間
レベルは、フォトダイオード101から垂直CCD10
2への電荷の読み出しゲートのしきい値電圧(0〜1
V)をとることができるが、システムの設計上の簡便さ
から、0電位が選ばれることが多い。
常、負レベル及び0レベルのパルス電圧を垂直CCDの
各ゲートに印加することによって行なわれる。すなわ
ち、図2に示されるように、パルス電圧信号φV1〜φ
V4における負レベル(−VL)及び0レベル(0電位)
の信号部分によって、垂直CCD102内の電荷の転送
が行なわれる(転送期間)。また、フォトダイオード1
01から垂直CCD102へ電荷の転送は、読み出しゲ
ートに正レベルのパルス電圧を印加することによって行
なわれる。すなわち、図2に示されるように、パルス電
圧信号φV1及びφV3の正レベル(VH)パルスによっ
て、光電変換された電荷のフォトダイオード101から
の読み出しが行なわれる(読み出し期間)。このよう
に、パルス電圧信号φV2及びφV4は垂直CCD102
内の電荷の転送にのみ寄与する駆動信号であり、パルス
電圧信号φV1及びφV3は、光電変換された電荷の読み
出し及び垂直CCD102内の電荷の転送に寄与する駆
動信号である。
によって行う理由は以下の通りである。読み出しゲート
のしきい値電圧が0〜1V程度であるため、電荷の転送
を0V以上の電圧で行った場合、垂直CCD内の電荷の
転送中にフォトダイオード101に蓄積された電荷が垂
直CCD102に漏れ出してしまう。従って、負電圧信
号によって電荷を転送することにより、読み出しゲート
からの電荷の漏れ出しを防止することができる。また、
もう1つの理由は、垂直CCD102内のバルク(半導
体層)と酸化膜との境界面にホールを蓄積した状態(ピ
ンニング状態)することにより、バルクと酸化膜との境
界付近に発生する暗電流を抑制するためには、垂直CC
D102に印加される電圧を負電圧にする必要があるか
らである。
うに、 パルス電圧信号φV1〜φV4を印加するドライ
バ回路120によって駆動される(例えば、特開平5−
103272号公報参照)。ドライバ回路120は、電
源回路160から供給されるレベルVH及び−VLに相当
する直流電圧によって、周辺ICのタイミング回路14
0から与えられるタイミングパルス信号(通常0V〜5
V駆動)から所定の電圧レベルを有するパルス電圧信号
φV1〜φV4を生成し、CCD撮像素子100に印加す
る。
用のタイミングパルス信号V1〜V4、及び読み出し用の
タイミングパルス信号TGを発生する。図4は、タイミ
ングパルス信号の一例を示している。図4からわかるよ
うに、タイミングパルス信号TGは、フォトダイオード
101からの電荷の読み出し期間にのみハイ(H)レベ
ル(5V)となり、垂直CCD102内の電荷の転送期
間はロー(L)レベル(0V)となる。タイミングパル
ス信号V1〜V4は、電荷の転送期間においてそれぞれ異
なる位相のパルスを有している。
0V〜5Vの論理レベルであるため、ドライバ回路12
0(Vドライバと呼ばれる)によって、垂直CCD10
2の駆動に必要な電圧レベルを有する駆動用のパルス電
圧信号φV1〜φV4に変換される。図2及び4からわか
るように、タイミングパルス信号V1〜V4は、それぞ
れ、パルス電圧信号φV1〜φV4に対応しており、更
に、タイミングパルス信号TGの読み出しパルス(Hレ
ベル)は、パルス電圧信号φV1及びφV3の正レベルパ
ルス(VH)によって担われる。このように、5つの2
値のタイミングパルス信号V1〜V4が、2つの3値のパ
ルス電圧信号φV1及びφV3と、2つの2値のパルス電
圧信号φV2及びφV4に変換される。
の一例を示している。図5に示されるように、ドライバ
回路120は、クランプ回路121、第1の振幅変換回
路122、第2の振幅変換回路124、及びパルス合成
回路123を有している。電源回路160からの負の電
源電圧(−VL)はクランプ回路121と及び第1の振
幅変換回路122に供給され、電源回路160からの正
の電源電圧(VH)は第2の振幅変換回路124に供給
される。
グパルス信号V1〜V4は、それぞれ、クランプ回路12
1及び第1の振幅変換回路122によって、所定の振幅
(−VL〜0)を有する信号V1m〜V4mに変換される。
タイミングパルス信号TGは、第2の振幅変換回路12
4によって、所定の振幅(0〜VH)を有する信号TGm
に変換され、パルス合成回路123に与えられる。
及びV4mは、そのまま、パルス電圧信号φV2及びφV4
として出力される。振幅変換されたタイミングパルス信
号V1m及びV3mは、更に、パルス合成回路123におい
て、読み出し期間に対応する正レベルのパルス(VH)
を付加され、パルス電圧信号φV1及びφV3として出力
される。図6に、振幅変換されたタイミング信号V1m〜
V4m及びTGmを示す。
幅変換回路122の具体的な構成例を示している。図7
に示されるクランプ回路121は、キャパシタC及びダ
イオード131を有するダイオードクランプ回路であ
る。ダイオード131のアノードには、電源回路から1
60からの負電圧(−VL)が印加されている。クラン
プ回路121は、入力線130aに入力されるタイミン
グパルス信号(図7では、V2及びV4が示されている)
の交流成分(振幅5V)をキャパシタCによって伝送す
る。また、クランプ回路121から出力される直流成分
は、ダイオード131のカソード側の電位がアノード側
の電位(−VL)よりも高くなる電位で安定することに
より決定される。従って、出力線130b上の信号は、
図7に示されるように、レベル−VL〜(−VL+5)の
2値信号となる。
ド側電位−ダイオードのドロップ電位より大きくなる電
位で安定となるが、ドロップ電位が0.5V程度である
ので、簡単のためドロップ電位は無視して考えることに
する。
60から与えられる負の電源電圧(−VL)と接地電圧
(0V)との間に接続された2段のCMOSインバータ
からなる。クランプ回路121から出力された信号は、
第1の振幅変換回路122の1段目のCMOSインバー
タによってパルスを反転されると共に、パルス振幅が−
VL〜0になるように増幅され、更に2段目のインバー
タによって再びパルスが反転されて、振幅が増幅された
(−VL〜0)パルス信号として出力される(図7に
は、V2m及びV4mが示されている)。振幅変換されたタ
イミング信号V2m及びV4mは、そのままパルス電圧信号
φV2及びφV4として出力され、垂直CCD102の駆
動に用いられる。
ルス合成回路123の具体的な構成例を示している。ク
ランプ回路121及び第1の振幅変換回路122の構成
及び動作は図7で説明した通りである。タイミングパル
ス信号V1及びV3は、クランプ回路121及び第1の振
幅変換回路122によって振幅変換され、タイミング信
号V1m及びV3mとしてパルス合成回路123に出力され
る。
60から与えられる正の電源電圧(VH)と接地電圧
(0V)との間に接続された2段のCMOSインバータ
からなる。タイミング信号TGは、第2の振幅変換回路
124の1段目のCMOSインバータによってパルスが
反転されるとともに、パルス振幅が0〜VHになるよう
に増幅され、更に2段目のインバータによって再びパル
スが反転されて、パルス信号TGmとして出力される。
振幅変換されたタイミング信号TGmは、パルス合成回
路123に与えられる。
回路122からの信号(V1m及びV3m)と、第2の振幅
変換回路124からの信号TGmとを合成するスイッチ
/加算回路である。図8に示されるように、パルス合成
回路123は、NチャネルMOSFET133a及びP
チャネルMOSFET133bを有している。MOSF
ET133aのゲート端子は第2の振幅変換回路124
の1段目のインバータから出力されるタイミング信号T
Gの増幅反転信号TGmバーが入力され、MOSFET
133bのゲート端子は接地されている。
0Vレベルの期間(電荷の転送期間)には、第2の振幅
変換回路124から出力される0Vレベルのタイミング
信号TGmによってMOSFET133bはOFFとな
り、同時に、VHレベルの反転信号TGmバーによってM
OSFET133aがONとなる。その結果、電荷転送
期間において、パルス合成回路123からは、第1の振
幅変換回路122からの出力(増幅されたタイミング信
号V1m及びV3m)が出力される。
ベルの期間(読み出し期間)には、第2の振幅変換回路
124から出力されるVHVレベルのタイミング信号T
GmによってMOSFET133bはONとなり、同時
に、0Vレベルの反転信号TGmバーによってMOSF
ET133aがOFFとなる。その結果、読み出し期間
において、パルス合成回路123からは、第2の振幅変
換回路124からの出力(増幅されたタイミング信号T
Gm)が出力される。
第1及び第1の振幅変換回路122及び124からの出
力を選択的に出力することにより、増幅されたタイミン
グ信号V1m及びV3mとTGmとが合成され、読み出し及
びCCD駆動用のパルス電圧信号φV1及びφV3として
出力される。
ドライバ回路120は、電荷読み出し用の正レベルの
(VH)電源電圧と、電荷転送用の負レベル(−VL)の
電源電圧とを必要とする。このため、電源回路160
は、極性の異なる2つの電源電圧を供給しなければなら
ず、回路構成が複雑化しかつ占有スペースが大きくな
る。従って、固体撮像素子を用いるカメラシステムの小
型化やローコスト化の大きな障害になっている。また、
極性の異なる2つの電源電圧供給の問題は、上述のCC
D撮像素子用のドライバ回路に限らず、多値の駆動パル
スを発生して各種システムの駆動を行う従来のドライバ
回路においても同様の問題を生じている。
であり、その目的とするところは、正電圧または負電圧
の何れか1つの極性の電源電圧のみを用いて、入力パル
ス信号を電源電圧とは極性の異なるパルス(振幅ピー
ク)を有するパルス信号に変換することにより、極性の
異なる電源電圧を別途必要としないドライバ回路を提供
し、更に、正電圧または負電圧の何れか1つの極性の電
源電圧のみを用いて、異なる極性の振幅ピークを含む多
値レベルの駆動用パルス信号を発生できるドライバ回路
を提供することにある。
は、入力されるタイミング信号に基づき、電源から供給
される第1の極性の電源電圧を用いて、複数レベルを有
する駆動用パルス信号を生成するドライバ回路であっ
て、該ドライバ回路は、該電源電圧を分圧することによ
り第1の電圧を生成する分圧手段と、該第1の電圧を用
いて該入力タイミング信号の振幅を変換し、実質的に該
第1の電圧と接地電圧とにピークを有する増幅信号を生
成する振幅変換手段と、該増幅信号の該接地電圧ピーク
が、該第1の極性とは異なる第2の極性を有する第2の
電圧にシフトされるように、該増幅信号を該接地電圧と
該第1の電圧との間の所定の電圧でクランプするクラン
プ手段とを備えており、そのことにより、該第2の電圧
にピークを有し、該第1の電圧に実質的に等しい振幅を
有するパルス電圧信号を生成する。これにより上記目的
が達成される。
信号に第3の電圧信号を合成し、3値以上のレベルを有
する駆動用パルス電圧信号を生成する合成手段を備えて
いてもよい。
される前記第1の極性の電源電圧レベルを有する直流電
圧信号であってもよい。
記接地電圧とにピークを有するパルス電圧信号であって
もよい。
されるパルス電圧信号と前記第3の電圧信号とを所定の
タイミングで切り替えて出力する手段を含んでいてもよ
い。
信号と前記第3の電圧信号とを所定のタイミングで切り
替えるための第2の入力タイミング信号の振幅を、前記
電源から供給される前記電源電圧を用いて変換し、前記
第1の極性の電源電圧及び接地電圧にピークを有する第
2の増幅信号を生成する第2の振幅変換手段を更に備え
ていてもよい。
であってもよい。
の電圧は、接地電圧であってもよい。
オードを有するダイオードクランプ回路であってもよ
い。
号に基づき、電源から供給される第1の極性の電源電圧
を用いて、複数レベルを有する駆動用のパルス電圧信号
を生成する方法であって、該方法は、該電源電圧を分圧
して第1の電圧を生成する分圧ステップと、該第1の電
圧を用いて該入力タイミング信号の振幅を変換し、実質
的に該第1の電圧と接地電圧とにピークを有する増幅信
号を生成する振幅変換ステップと、該増幅信号の該接地
電圧ピークが、該第1の極性とは異なる第2の極性を有
する第2の電圧にシフトされるように、該増幅信号を該
接地電圧と該第1の電圧との間の所定の電圧でクランプ
することにより、該第2の電圧にピークを有し、該第1
の電圧に実質的に等しい振幅を有するパルス電圧信号を
生成するクランプステップとを含んでおり、これにより
上記目的が達成される。
パルス電圧信号に第3の電圧信号を合成し、3値以上の
レベルを有する駆動用パルス電圧信号を生成する合成ス
テップを含んでいてもよい。
圧信号として、前記電源から供給される前記第1の極性
の電源電圧レベルを有する直流電圧信号を用いてもよ
い。
圧信号として、前記電源電圧と前記接地電圧とにピーク
を有するパルス電圧信号を用いてもよい。
生成されるパルス電圧信号と前記第3の電圧信号とを所
定のタイミングで切り替えて出力するステップを含んで
いてもよい。
電圧信号と前記第3の電圧信号とを所定のタイミングで
切り替えるための第2の入力タイミング信号の振幅を、
前記電源から供給される前記第1の極性の電源電圧を用
いて変換し、該電源電圧と接地電圧とにピークを有する
第2の増幅信号を生成する第2の振幅変換ステップを更
に含んでいてもよい。
圧信号として前記第2の増幅信号を用いてもよい。
所定の電圧は接地電圧であってもよい。
明によるドライバ回路を、CCD撮像素子を駆動するド
ライバ回路の実施例を用いて説明する。
CD型撮像素子3の駆動に用いる場合を示している。図
9に示されるように、ドライバ回路1には、電源回路4
から正レベル(VH)の直流電圧が供給され、周辺IC
のタイミング回路2から垂直CCD駆動用のタイミング
パルス信号V1〜V4、及び読み出し用のタイミングパル
ス信号TGが与えられる。タイミング回路2は、従来の
タイミング回路140と同様である。本発明によるドラ
イバ回路1は、タイミングパルス信号(通常0V〜5V
駆動)から、正レベルの電源電圧のみを用いて、所定の
電圧レベルを有するパルス電圧信号φV1〜φV4を生成
し、CCD撮像素子3に印加する。
るドライバ回路1の構成を示している。図10に示され
るように、ドライバ回路1は、第1の振幅変換回路5、
第2の振幅変換回路6、クランプ回路7、クランプ/パ
ルス合成回路8、及び分圧回路9を有している。電源回
路4からの正の電源電圧(VH)は、第2の振幅変換回
路6、分圧回路9の一方の端子、及びクランプ/パルス
合成回路8に供給される。分圧回路9の出力(中間電圧
VL)は、各振幅変換回路5に供給される。タイミング
パルス信号V1〜V4は、それぞれ、対応する第1の振幅
変換回路5に入力され、タイミングパルス信号TGは第
2の振幅変換回路6に入力される。
ら与えられる中間電圧(VL)を用い、タイミングパル
ス信号V1〜V4を、所定の振幅(0〜VL )を有する信
号V1m〜V4mに変換する。振幅変換されたタイミング信
号V1m及びV3mは、クランプ/パルス合成回路8に入力
され、振幅変換されたタイミング信号V2m及びV4mは、
クランプ回路7に入力される。
4から与えられる正レベルの電圧(VH)を用い、タイ
ミング信号TGを、所定の振幅(0〜VH)を有する信
号TGmに変換する。後述するように、信号TGmは、タ
イミング信号TGの振幅を増幅し且つパルスを反転した
信号(すなわち、タイミング信号TGがハイレベルのと
きにローレベルであり、タイミング信号TGがローレベ
ルのときにハイレベル)である。振幅変換されたタイミ
ング信号TGmは、クランプ/パルス合成回路8に入力
される。
専用のパルス電圧信号φV2及びφV4となり、クランプ
/パルス合成8の出力は、読み出し及び垂直CCD駆動
のパルス電圧信号φV1及びφV3となる。
に接続された抵抗R1及びR2を有しており、一方の端
子は正レベルの電源電圧(VH)に接続され、他方の端
子は接地電圧(0V)に接続されている。抵抗R1及び
R2の接続ノードから、電圧VHを抵抗分圧して得られる
中間電圧VLが出力され、第1の振幅変換回路5に供給
される。
な構成例を示している。第1の振幅変換回路5は、分圧
回路9から与えられる中間電圧(VL)と接地電圧(0
V)との間に接続された2段のCMOSインバータを備
えている。図11に示されるように、各CMOSインバ
ータは、NチャネルのMOSFET50a(50b)及
びPチャネルのMOSFET50c(50d)から構成
される。
ング信号V1〜V4は、1段目のCMOSインバータによ
ってパルスを反転され、且つパルス振幅が0〜VLにな
るように増幅され、更に2段目のインバータによって再
びパルスが反転されて、0〜VLに振幅増幅されたパル
ス信号V1m〜V4mとして出力される。第1の振幅変換回
路5に入力されるタイミング信号V1〜V4、及び出力さ
れる振幅変換されたタイミング信号V1m〜V4mの波形
は、図12に示す通りである。
な構成例を示している。第2の振幅変換回路6は、電源
回路4から与えられる正の電源電圧(VH)と接地電圧
(0V)との間に接続された2段のCMOSインバータ
を備えている。図13に示されるように、各CMOSイ
ンバータは、NチャネルのMOSFET60a(60
b)及びPチャネルのMOSFET60c(60d)か
ら構成される。
ング信号TGは、1段目のCMOSインバータによって
パルスが反転され、且つパルス振幅が0〜VHになるよ
うに増幅されて、ノード61から反転増幅信号TGmと
して出力される。また、同時に反転増幅信号TGmは、
更に2段目のインバータによって再びパルスが反転され
て、ノード62から振幅0〜VHの増幅パルス信号T
Gm’として出力される。本実施例においては、図10
に示されるように、反転増幅信号TGmのみがクランプ
/パルス合成回路8に供給される。尚、反転増幅信号T
Gm及び増幅パルス信号TGm’がクランプ/パルス合成
回路8に供給される場合については、実施例2として後
述する。
している。図14に示されるクランプ回路7は、キャパ
シタC及びダイオード71を有しており、ダイオード7
1において出力線70bから接地電圧側に流れる電流が
順方向となるように構成された負クランプ回路である。
ダイオード71のアノードは、キャパシタCからの出力
信号線70bに接続され、カソードは接地(0レベル)
されている。クランプ回路7は、入力線70aに入力さ
れる増幅されたパルス信号(V2m及びV4m)の交流成分
(振幅VL)をキャパシタCによって伝送する。また、
クランプ回路7から出力される直流成分は、出力信号線
70b上の信号がダイオード71のカソード側の電位
(0V)がアノード側の電位よりも高くなる電位で安定
することにより決定される。即ち、アノードが接続され
た出力信号線70b上の信号は、そのレベルが0V以下
になるようにシフトされるので、出力線70b上の信号
は、図14に示されるように、レベル−VL〜0の2値
信号となる。
により、パルスの振幅(peak to peak)は変化せず、接
地電圧及び正電圧にピークを有する信号V2m及びV
4m(振幅レベル0〜VL)から、負電圧及び接地電圧に
ピークを有する信号(振幅レベル−VL〜0)が生成さ
れる。このようにクランプされたタイミング信号V2m及
びV4mは、そのままパルス電圧信号φV2及びφV4とし
て出力される(図12)。尚、簡単のため、ダイオード
71におけるドロップ電圧は無視して説明している。以
下の説明においても同様である。
パルス振幅の低下を招かない程度の値とすることが好ま
しい。例えば、1/3インチ型CCDを用いた場合に
は、キャパシタCの容量は0.1μF以上が適当であ
る。この場合、垂直CCDの電極負荷容量は約3000
pFであるので、容量0.1μFのキャパシタCとの容
量分圧により、垂直CCDの電極に印加される電圧は、
次式(1)で示されるように、約97.1%に低下す
る。しかし、この程度の電圧低下であれば実用上問題は
ない。
ドクランプ回路の他にも、MOSFETなどの他の半導
体素子を用いて構成することもできる。MOSFET
は、ゲート端子とドレイン端子とを短絡することによ
り、ソース−ドレイン間に印加される電圧がしきい値を
超えるとONになる2端子スイッチング素子として用い
ることができる。
71に代えてNチャネルのMOSFET72を用いても
よい。MOSFET72は、ゲート及びドレインが出力
線70bに接続され、ソースが接地されている。また、
同様に、図16は、ダイオード71に代えてPチャネル
のMOSFET73を用いた例を示している。 MOS
FET73は、ゲート及びドレインが接地され、ソース
が出力線70bに接続されている。クランプ回路7は、
これらに限らず、他のピーククランプ回路やその他のク
ランプ回路を用いることもできる。
構成の1例を示している。図17に示されるように、ク
ランプ/パルス合成回路8は、クランプ部8a及びパル
ス合成部8bを有している。
ンプ回路7と同様の構成であり、キャパシタC及びダイ
オード81を有する負クランプ回路である。ただし、キ
ャパシタCとダイオード81との間に、パルス合成部8
bのNチャネルMOSFET82cが挿入されている。
尚、クランプ部8aのキャパシタCの容量は、クランプ
回路7の場合と同様に0.1μF以上としている。
電源電圧と出力線80bとの間の接続をON/OFF制
御するPチャネルのMOSFET82a、クランプ部8
aのダイオード81のカソードと接地電圧(0V)との
間の接続をON/OFF制御するNチャネルのMOSF
ET82b、及びクランプ部8aのキャパシタCと出力
線80bとの間の接続をON/OFF制御するNチャネ
ルのMOSFET82cを有している。
のゲート端子には、第2の振幅増幅回路6のノード61
から出力される反転増幅信号TGmが入力される。従っ
て、図12にも示されるように、タイミング信号TGが
ローレベル(0V)となる転送期間において、反転増幅
信号TGmはハイレベル(VH)となるため、PMOSF
ET82aはOFF状態、NMOSFET82b及び8
2cはON状態となる。従って、転送期間においては、
クランプ部8aが上述のクランプ回路7と同じ接続状態
となり、クランプ/パルス合成回路8は、クランプ回路
7と同様の動作を行う。
力線80aに入力される増幅されたパルス信号(V1m及
びV3m)の交流成分(振幅VL)をキャパシタCによっ
て伝送し、直流成分をダイオード81によってクランプ
する。従って、転送期間における出力線80b上の信号
はレベル−VL〜0の2値信号となる。
(5V)となる読み出し期間において、反転増幅信号T
Gmはローレベル(0V)となるため、PMOSFET
82aはON状態、NMOSFET82b及び82cは
OFF状態となる。従って、読み出し期間においては、
電源電圧(VH)が出力線80bを介して出力される。
は、図12に示されるように、ローレベル(−VL)、
中間値(0V)、及びハイレベル(VH)を有する3値
のパルス電圧信号φV1及びφV3が出力される。
と同様に、図17に示すダイオードを用いるクランプ回
路の他に、MOSFETなどの他の半導体素子を用いて
構成することもできる。例えば、図18に示すように、
ダイオード81に代えてPチャネルのMOSFET83
を用いてもよい。PMOSFET83は、ゲート及びド
レインがNMOSFET82bを介して接地され、ソー
スが出力線80bに接続されている。また、図19は、
ダイオード81に代えてNチャネルのMOSFET84
を用いた例を示している。NMOSFET84は、ゲー
ト及びドレインが出力線80bに接続され、ソースがN
MOSFET82bを介して接地されている。クランプ
回路8aは、これらの例に限らず、他のピーククランプ
回路やその他のクランプ回路を用いることもできる。
る各素子の具体的な設計例について説明する。クランプ
部8aのキャパシタCの容量は、前述のように0.1μ
F程度以上あれば十分である。キャパシタCは、比較的
大きな容量を有するが、本実施例によるドライバ回路1
を集積化する場合、または後述のようにCCD撮像素子
3と一体化して集積化する場合においても、高誘電材料
や絶縁膜の薄膜技術を利用することにより、キャパシタ
Cも同一基板上に形成することが可能である。ただし、
比較的大きな容量のキャパシタCは、外付けの構成とし
てもよい。
82cに用いるトランジスタは、垂直CCDにおける数
千pFの転送電極負荷容量を短時間で駆動する必要があ
るため、トランジスタのコンダクタンス値を大きく設計
する必要がある。
ャネル移動度:μ、単位面積当たりのゲート容量:
C0、ゲート−ソース端子間の電圧:VGS、及びしきい
値電圧:Vthとすると、飽和領域におけるトランジスタ
の相互コンダクタンスgmは下記の式(2)で表され
る。
幅W/ゲート長L)を大きくすれば、相互コンダクタン
スgmを大きくすることができる。
CD撮像素子の場合、TV規格に従って垂直CCDを駆
動するためには、パルスの立ち上がりと立ち下がりの時
定数τを100ns程度にする必要がある。時定数τ
は、下記の式(3)で表される。
合、垂直CCDの電極負荷容量CLは約3000pFで
あるので、gm=30mモーとなる。ここで、ゲート−
ソース端子間電圧VGSとしきい値電圧Vthとの差(VGS
−Vth):5V、ゲート酸化膜の厚さ:800Åと仮定
してゲート容量C0を算出し、NチャネルMOSFET
の移動度μN:600cm2/VS、PチャネルMOSF
ETの移動度μP:200cm2/VSとすると、上述の
式(2)より、 PチャネルMOSFET82aの設計
寸法(W/L)は約700、NチャネルMOSFET8
2b及び82cでは約230となる。
構成例について説明する。図20は、パルス合成部8b
を、PチャネルMOSFET82a及びNチャネルMO
SFET82dを用いて構成したクランプ/パルス合成
回路8の1例を示している。
は、図14で説明したクランプ回路7と同様の構成であ
り、キャパシタC及びダイオード81を有する負クラン
プ回路である。クランプ部8aの出力線80bは、パル
ス合成部8bのNMOSFET82dのソース端子に接
続されている。尚、クランプ部8aのキャパシタCの容
量は、クランプ回路7の場合と同様に0.1μF以上と
している。
MOSFET82aのソース端子は正レベル(VH)の
電源電圧に接続されている。PチャネルMOSFET8
2a及びNチャネルMOSFET82dのドレイン端子
は、共に出力線80cに接続されている。PチャネルM
OSFET82a及びNチャネルMOSFET82dの
ゲート端子には第2の振幅増幅回路6のノード61から
出力される反転増幅信号TGmが入力される。
(VH)となる転送期間においては、PMOSFET8
2aはOFF状態、NMOSFET82dはON状態と
なるため、クランプ/パルス変換回路8の出力線80c
には、クランプ部8aの出力線80b上の信号が出力さ
れる。転送期間において、クランプ部8aは、クランプ
回路7と同様に、入力線80aに入力される増幅された
パルス信号(V1m及びV3m)の交流成分(振幅レベル0
〜VL)をキャパシタCによって伝送し、直流成分をダ
イオード81によってクランプする。従って、転送期間
における出力線80c上の信号はレベル−VL〜0の2
値信号となる。
(0V)となる読み出し期間においては、PMOSFE
T82aはON状態、NMOSFET82dはOFF状
態となるため、電源電圧(VH)が出力線80cを介し
て出力される。
は、図12に示されるように、ローレベル(−VL)、
中間値(0V)、及びハイレベル(VH)を有する3値
のパルス電圧信号φV1及びφV3が出力される。
クランプ回路7の場合と同様に、図20に示すようなダ
イオードを用いるクランプ回路の他に、MOSFETな
どの他の半導体素子を用いて構成することもできる。例
えば、図21に示すように、ダイオード81に代えてP
チャネルのMOSFET83を用いてもよい。PMOS
FET83は、ゲート及びドレインが接地され、ソース
が出力線80bに接続されている。また、図22は、ダ
イオード81に代えてNチャネルのMOSFET84を
用いた例を示している。NMOSFET84は、ゲート
及びドレインが出力線80bに接続され、ソースが接地
されている。クランプ回路8aは、これらの例に限ら
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
によれば、入力パルス信号(タイミング信号)を振幅変
換した後にクランプすることにより、正レベルの電源電
圧(VH)のみを供給する電圧回路4を用いて、負電圧
レベル(−VL)を有する2値のパルス電圧信号(φV2
及びφV4)を発生することができる。正レベルの電源
電圧(VH)から、分圧回路9を用いて中間電圧(VL)
を発生させることにより、電源電圧とは絶対値の異なる
負電圧(−VL)を得ることができる。
クランプ/パルス合成回路8のクランプ部8aにおいて
は、接地電圧(0V)によってクランプしている。しか
し、クランプする電圧はこれに限られず、接地電圧と、
分圧回路9で得た中間電圧ととの間で自由に選択するこ
とが可能である。例えば、クランプ電圧をVc(0<Vc
<VL)に設定した場合、振幅ピークが0〜VLのパルス
信号は、振幅ピークが−(VL−Vc)〜Vcのパルス信
号になるようにシフトされる。
ルを有する2値のパルス電圧信号に、正レベルを有する
信号を合成(すなわち、所定のタイミングで切り替えて
出力)することにより、負電圧レベル(例えば−
VL)、中間値(例えば0V)、及び正電圧レベル(例
えばVH)を有する3値のパルス電圧信号(φV1及びφ
V3)を生成することができる。上述のように、クラン
プ電圧をVcに設定した場合には、負電圧レベル(Vc−
VL )、中間値(Vc )、及び正電圧レベル(例えば
VH)を有する3値のパルス電圧信号を得ることができ
る。
(VH)を合成する場合について説明したが、正レベル
を有する2値以上の信号(例えば2値のパルス信号)を
合成することもできる。このように、合成されるパルス
電圧信号は3値に限らず、クランプ及びパルス合成を行
うことによって、所望の多値レベルを有するパルス電圧
信号を生成することが可能である。
系統の電源回路を用いて、負電圧レベルを含む多値レベ
ルのパルス電圧信号を生成するドライバ回路について説
明したが、本発明はこれに限られるものではない。本発
明によれば、同様に、負電圧を発生する1系統の電源回
路のみを用いて、正電圧レベルを含む多値レベルのパル
ス電圧信号を生成することもできる。このように本発明
によれば、正負何れか1系統の電源回路を用いて、正レ
ベル及び負レベルを含む所望の多値レベルのパルス電圧
信号を生成できる。
施例によるドライバ回路1の構成を示している。図23
に示されるように、ドライバ回路1は、第1の振幅変換
回路5、第2の振幅変換回路6、クランプ回路7、クラ
ンプ/パルス合成回路8、及び分圧回路9を有してい
る。電源回路4(図9参照)から供給される正の電源電
圧(VH)は、第2の振幅変換回路6及び分圧回路9の
一方の端子に供給される。分圧回路9の出力(中間電圧
VL)は、各振幅変換回路5に供給される。タイミング
パルス信号V1〜V4は、それぞれ、対応する第1の振幅
変換回路5に入力され、タイミングパルス信号TGは第
2の振幅変換回路6に入力される。
様に、分圧回路9から与えられる中間電圧(VL)を用
い、タイミングパルス信号V1〜V4を、所定の振幅(0
〜VL)を有する信号V1m〜V4mに変換する。振幅変換
されたタイミング信号V1m及びV3mは、クランプ/パル
ス合成回路8に入力され、振幅変換されたタイミング信
号V2m及びV4mは、クランプ回路7に入力される。
4から与えられる正レベルの電圧(VH)を用い、タイ
ミング信号TGから、所定の振幅(0〜VH)を有する
信号TGm及びTGm’を生成する。実施例1で述べたよ
うに、信号TGmは、タイミング信号TGの振幅を増幅
し且つパルスを反転した信号(すなわち、タイミング信
号TGがハイレベルのときにローレベルであり、タイミ
ング信号TGがローレベルのときにハイレベル)であ
る。信号TGm’は、タイミング信号TGの振幅のみが
増幅された信号である。振幅変換されたタイミング信号
TGm及びTGm’は、クランプ/パルス合成回路8に入
力される。
専用のパルス電圧信号φV2及びφV4となり、クランプ
/パルス合成8の出力は、読み出し及び垂直CCD駆動
のパルス電圧信号φV1及びφV3となる。
に接続された抵抗R1及びR2を有しており、一方の端
子は正レベルの電源電圧(VH)に接続され、他方の端
子は接地電圧(0V)に接続されている。抵抗R1及び
R2の接続ノードから、電圧VHを抵抗分圧して得られる
中間電圧VLが出力され、第1の振幅変換回路5に供給
される。
の具体的な構成は、それぞれ、図11及び図14〜16
に示される通りである。第1の振幅変換回路5及びクラ
ンプ回路7の動作も、実施例1で説明したのと同様であ
るので、ここでは説明を繰り返さない。第1の振幅変換
回路5に入力されるタイミング信号V1〜V4、及び出力
される振幅変換されたタイミング信号V1m〜V4mの波形
は、実施例1と同様、図12に示す通りである。また、
クランプ回路7から出力されるクランプされた信号、す
なわち、パルス電圧信号φV2及びφV4も図12に示さ
れる通りである。尚、本実施例においても、簡単のた
め、ダイオード71におけるドロップ電圧はすべて無視
して説明する。
実施例1と同様、図13に示す通りである。第2の振幅
変換回路6に入力されたタイミング信号TGは、1段目
のCMOSインバータによってパルスが反転され、且つ
パルス振幅が0〜VHになるように増幅されて、ノード
61から反転増幅信号TGmとして出力される。また、
同時に反転増幅信号TGmは、更に2段目のインバータ
によって再びパルスが反転されて、ノード62から振幅
0〜VHの増幅パルス信号TGm’として出力される。本
実施例においては、図23に示されるように、反転増幅
信号TGm及び増幅パルス信号TGm’がクランプ/パル
ス合成回路8に供給される。
ス合成回路8の構成の1例を示している。図24に示さ
れるように、クランプ/パルス合成回路8は、クランプ
部8a及びパルス合成部8bを有している。第2の振幅
変換回路6のノード61から出力される反転増幅信号T
Gmは、1つの端子から入力線80dに供給され、ノー
ド62から出力される増幅パルス信号TGm’は、他の
端子から入力線80eに供給される。
ンプ回路7と同様の構成であり、キャパシタC及びダイ
オード81を有する負クランプ回路である。ただし、キ
ャパシタCとダイオード81との間に、パルス合成部8
bのNチャネルMOSFET82cが挿入されている。
尚、クランプ部8aのキャパシタCの容量は、クランプ
回路7の場合と同様に0.1μF以上としている。
FET82a、NチャネルのMOSFET82b、Nチ
ャネルのMOSFET82cを有している。Pチャネル
MOSFET82aは、増幅パルス信号TGm’(振幅
レベル0〜VH)が供給される入力線80eと出力線8
0bとの間の接続をON/OFF制御する。Nチャネル
MOSFET82bは、クランプ部8aのダイオード8
1のカソードと接地電圧(0V)との間の接続をON/
OFF制御する。NチャネルMOSFET82cは、ク
ランプ部8aのキャパシタCと出力線80bとの間の接
続をON/OFF制御する。
のゲート端子は、入力線80dに接続されており、第2
の振幅増幅回路6のノード61から出力される反転増幅
信号TGmが入力される。従って、図12に示されるよ
うに、タイミング信号TGがローレベル(0V)となる
転送期間において、反転増幅信号TGmはハイレベル
(VH)となるため、PMOSFET82aはOFF状
態、NMOSFET82b及び82cはON状態とな
る。従って、転送期間においては、クランプ部8aが上
述のクランプ回路7と同じ接続状態となり、クランプ/
パルス合成回路8は、クランプ回路7と同様の動作を行
う。
力線80aに入力される増幅されたパルス信号(V1m及
びV3m)の交流成分(振幅VL)をキャパシタCによっ
て伝送し、直流成分をダイオード81によってクランプ
する。従って、転送期間における出力線80b上の信号
はレベル−VL〜0の2値信号となる。
となる読み出し期間においては、反転増幅信号TGmは
ローレベル(0V)となるため、PMOSFET82a
はON状態、NMOSFET82b及び82cはOFF
状態となる。このとき、入力線80eに供給される増幅
パルス信号TGm’はハイレベル(VH)となっているた
め、PMOSFET82aを介して、ハイレベル電圧
(VH)が出力線80bに出力される。
は、実施例1と同様に、図12に示されるように、ロー
レベル(−VL)、中間値(0V)、及びハイレベル
(VH)を有する3値のパルス電圧信号φV1及びφV3
が出力される。
うに、PMOSFET82aの代わりに、ゲートを接地
したPMOSFET82eを用いて構成することも出来
る。
と同様に、図24に示すダイオードを用いるクランプ回
路の他に、MOSFETなどの他の半導体素子を用いて
構成することもできる。例えば、図26に示すように、
ダイオード81に代えてPチャネルのMOSFET83
を用いてもよい。PMOSFET83は、ゲート及びド
レインがNMOSFET82bを介して接地され、ソー
スが出力線80bに接続されている。更に、この場合に
おいても、図27に示されるように、PMOSFET8
2aの代わりに、ゲートを接地したPMOSFET82
eを用いてパルス合成部8bを構成することも出来る。
1に代えてNチャネルのMOSFET84を用いてクラ
ンプ部8aを構成してもよい。NMOSFET84は、
ゲート及びドレインが出力線80bに接続され、ソース
がNMOSFET82bを介して接地されている。更
に、この場合においても、図29に示されるように、P
MOSFET82aの代わりに、ゲートを接地したPM
OSFET82eを用いてパルス合成部8bを構成する
ことも出来る。
ず、他のピーククランプ回路やその他のクランプ回路を
用いることもできる。
別の構成例について説明する。図30は、パルス合成部
8bを、PチャネルMOSFET82a及びNチャネル
MOSFET82dを用いて構成したクランプ/パルス
合成回路8の1例を示している。
は、図14で説明したクランプ回路7と同様の構成であ
り、キャパシタC及びダイオード81を有する負クラン
プ回路である。クランプ部8aの出力線80bは、パル
ス合成部8bのNMOSFET82dのソース端子に接
続されている。尚、クランプ部8aのキャパシタCの容
量は、クランプ回路7の場合と同様に0.1μF以上と
している。
MOSFET82aのソース端子は、第2の振幅増幅回
路6のノード62から出力される増幅パルス信号T
Gm’(振幅レベル0〜VH)が供給される入力線80e
に接続されている。PチャネルMOSFET82a及び
NチャネルMOSFET82dのドレイン端子は、共に
出力線80cに接続されている。PチャネルMOSFE
T82a及びNチャネルMOSFET82dのゲート端
子は、第2の振幅増幅回路6のノード61から出力され
る反転増幅信号TGmが供給される入力線80dに接続
されている。
(VH)となる転送期間においては、PMOSFET8
2aはOFF状態、NMOSFET82dはON状態と
なるため、クランプ/パルス変換回路8の出力線80c
には、クランプ部8aの出力線80b上の信号が出力さ
れる。転送期間において、クランプ部8aは、クランプ
回路7と同様に、入力線80aに入力される増幅された
パルス信号(V1m及びV 3m)の交流成分(振幅レベル0
〜VL)をキャパシタCによって伝送し、直流成分をダ
イオード81によってクランプする。従って、転送期間
における出力線80c上の信号はレベル−VL〜0の2
値信号となる。
となる読み出し期間においては、PMOSFET82a
はON状態、NMOSFET82dはOFF状態とな
る。このとき、入力線80eに供給される増幅パルス信
号TGm’はハイレベル(VH)となっているため、PM
OSFET82aを介して、ハイレベル電圧(VH)が
出力線80cに出力される。
は、図12に示されるように、ローレベル(−VL)、
中間値(0V)、及びハイレベル(VH)を有する3値
のパルス電圧信号φV1及びφV3が出力される。
うに、PMOSFET82aの代わりに、ゲートを接地
したPMOSFET82eを用いて構成することも出来
る。
と同様に、図30に示すダイオードを用いるクランプ回
路の他に、MOSFETなどの他の半導体素子を用いて
構成することもできる。例えば、図32に示すように、
ダイオード81に代えてPチャネルのMOSFET83
を用いてもよい。PMOSFET83は、ゲート及びド
レインが接地され、ソースが出力線80bに接続されて
いる。更に、この場合においても、図33に示されるよ
うに、PMOSFET82aの代わりに、ゲートを接地
したPMOSFET82eを用いてパルス合成部8bを
構成することも出来る。
1に代えてNチャネルのMOSFET84を用いてクラ
ンプ部8aを構成してもよい。NMOSFET84は、
ゲート及びドレインが出力線80bに接続され、ソース
が接地されている。更に、この場合においても、図35
に示されるように、PMOSFET82aの代わりに、
ゲートを接地したPMOSFET82eを用いてパルス
合成部8bを構成することも出来る。
クランプ回路8aは、上述の例に限らず、他のピークク
ランプ回路やその他のクランプ回路を用いることもでき
る。
様の効果を得ることができる。更に、本実施例の場合
は、クランプ/パルス合成回路に供給するハイレベルを
有する電圧信号として、電源回路からの直流電圧ではな
く、第2の振幅変換回路から供給されるパルス信号を用
いている。従って、その構成上、トランジスタのラッチ
アップが生じないという利点がある。
は、単独で集積化することも可能であるが、CCD撮像
素子3と一体化して集積化することもできる。本実施例
においては、ドライバ回路1をCCD撮像素子3と同一
基板上に一体化して形成する場合について説明する。
に示されるダイオード71を用いたクランプ回路7をC
CD撮像素子3と共に集積化する場合の構成を示してい
る。ここでは、垂直CCD駆動用のパルス電圧信号φV
4を出力するクランプ回路7を形成した場合について説
明する。
るn型基板11においては、CCD撮像素子3の垂直C
CDを形成するCCD部3’に不純物濃度が薄く浅いp
ウェル12が形成され、クランプ回路7を形成するクラ
ンプ回路部7’には、不純物濃度が濃く深いpウェル1
4が形成される。
上に酸化膜(図示せず)を介して駆動用の電極13が形
成される。各電極13には、それぞれの配線を介して、
CCD駆動用のパルス電圧信号φV1〜φV4が印加され
る。また、n型基板11には正電圧VOFDが印加され
る。
ては、pウェル14内にPN接合のダイオード71が形
成される。ダイオード71のカソードは接地され、アノ
ードはキャパシタCからの出力線70bに接続されてい
る。増幅されたタイミング信号V4mは、入力線70aを
介してキャパシタCに供給される。キャパシタCは、外
付けに形成され、またはn型基板11の図示しない領域
に形成されている。実施例1で説明したように、出力線
70bから、CCD駆動用のパルス電圧信号φV4が出
力され、対応する電極13に印加される。
に示されるダイオード81を用いたクランプ/パルス合
成回路8をCCD撮像素子3と共に集積化する場合の構
成を示している。ここでは、垂直CCD駆動用のパルス
電圧信号φV1を出力するクランプ/パルス合成回路8
を形成した場合について説明する。
るn型基板11においては、CCD撮像素子3の垂直C
CDを形成するCCD部3’に不純物濃度が薄く浅いp
ウェル12が形成され、クランプ/パルス合成回路8を
形成するクランプ/パルス合成回路部8’には、それぞ
れの素子に対応して、不純物濃度が濃く深いpウェル1
5〜17が形成される。
上に酸化膜(図示せず)を介して駆動用の電極13が形
成される。各電極13には、それぞれの配線を介して、
CCD駆動用のパルス電圧信号φV1〜φV4が印加され
る。また、n型基板11には正電圧VOFDが印加され
る。
クランプ/パルス合成回路部8’においては、pウェル
15内にNチャネルMOSFET82cが形成され、p
ウェル16内にはNチャネルMOSFET82b及びダ
イオード81が形成され、pウェル17内にはPチャネ
ルMOSFET82aが形成される。
80aを介してキャパシタCに供給される。キャパシタ
Cは、外付けに形成され、またはn型基板11の図示し
ない領域に形成されている。キャパシタCからの出力
は、NMOSFET82cのソースに接続され、NMO
SFET82cのドレインは出力線80bに接続してい
る。
ードが接続され、ダイオード81のカソードはNMOS
FET82bのソースに接続されている。NMOSFE
T82のドレインは接地されている。また、出力線80
bには、pウェル17内のPMOSFET82aを介し
て電源電圧(VH)が印加される。MOSFET82a
〜82cの各ゲートには、反転増幅信号TGmが入力さ
れ、実施例1で説明したように、出力線80bからCC
D駆動用のパルス電圧信号φV1が出力され、対応する
電極13に印加される。
いても、CCD部に形成されるpウェル12は、正電圧
VOFDを高電圧にすることによるパンチスルー現象によ
ってフォトダイオード内の過剰電荷をn型基板11側に
放出するために浅く形成し、不純物濃度が低濃度である
方が良い。一方、クランプ回路部7’やクランプ/パル
ス合成回路部8’の深いpウェル14〜17は、MOS
FETなどが形成されるため、パンチスルー現象が発生
しないように深く形成し、不純物濃度を比較的高濃度に
する必要がある。従って、一般に、pウェル12はキャ
リア密度が1014cm-3、接合深さが2μm程度に形成
され、pウェル14〜17は、キャリア密度が1015c
m-3、接合深さが4μm以上に形成される。
成回路部8’のpウェル15〜17は、不純物濃度や深
さは同一でよい。また、pウェル16及びpウェル17
の電位は共に0Vとなるので共通のpウェルとして形成
することができる。pウェル15は電位が異なるため、
分離して形成される。
て形成にすることにより、内部に形成されるNチャネル
のMOSFET82bと、pウェル17内のnウェル1
8に形成されるPチャネルのMOSFET82aとがラ
ッチアップ現象を起こすおそれがある場合には、pウェ
ル16とpウェル17とを分離して形成すべきである。
よれば、入力パルス信号(タイミング信号)を振幅変換
した後にクランプすることにより、正レベル(VH)の
電源電圧のみを供給する1系統の電圧回路を用いて、負
電圧レベル(−VL)を有する2値のパルス電圧信号を
発生することができる。正レベルの電源電圧から、分圧
回路を用いて中間電圧(VL)を発生させることによ
り、電源電圧とは絶対値の異なる負電圧(−VL)を得
ることができる。クランプ回路やクランプ/パルス合成
回路のクランプ部においてクランプする電圧は、接地電
圧(0V)と、分圧回路で得た中間電圧(VL)との間
で自由に選択することができる。
ルを有する2値のパルス電圧信号に、正レベルを有する
信号を合成(すなわち、所定のタイミングで切り替えて
出力)することにより、負電圧レベル(例えば−
VL)、中間値(例えば0V)、及び正電圧レベル(例
えばVH)を有する3値のパルス電圧信号を生成するこ
とができる。上記の実施例においては、正レベルの直流
電圧(VH)を合成する場合について説明したが、正レ
ベルを有する2値以上の信号(例えば2値のパルス信
号)を合成することもできる。このように、合成するパ
ルス電圧信号は3値に限らず、クランプ及びパルス合成
を行うことによって、所望の多値レベルを有するパルス
電圧信号を生成することが可能である。
る1系統の電源回路を用いて、負電圧レベルを含む多値
レベルのパルス電圧信号を生成するドライバ回路につい
て説明したが、本発明はこれに限られるものではない。
本発明によれば、同様に、負電圧を発生する1系統の電
源回路のみを用いて、正電圧レベルを含む多値レベルの
パルス電圧信号を生成することもできる。このように本
発明によれば、正負何れか1系統の電源回路を用いて、
正レベル及び負レベルを含む所望の多値レベルの駆動用
パルス電圧信号を生成できる。
たは負電圧)の異なる電圧信号を発生するための電源回
路を別途に設けることなく、各種装置の駆動用の多値レ
ベルのパルス電圧信号を生成できるため、装置の小型化
及びローコスト化が可能である。また、クランプ回路及
びクランプ/パルス合成回路をCCD撮像素子と一体化
して形成することにより、より回路構成を簡略化するこ
とが可能である。
素子の駆動用に限られるものではない。しかし、実施例
で説明したように、本発明のドライバ回路をカメラシス
テムにおけるCCD撮像素子の垂直CCD駆動用に適用
した場合、以下に示すように多くの点で有利となる。
び電解コンデンサがカメラシステムの基板面積の大部分
を占めている。電解コンデンサは、ノイズを防止するた
めに、各電源毎に必ず設ける必要がある。従って、例え
ば電源回路が正電圧系統及び負電圧系統を有する場合、
それぞれの系統に対して電解コンデンサが必要である。
することができるので、カメラシステムの基板面積の多
くを占有する電解コンデンサの数を大幅に減少させるこ
とができるので、カメラシステムの小型化・軽量化に非
常に有利である。更に、電源部品(電解コンデンサ、D
Cコンバータ、配線や電源部のコネクタ等)を少なくす
ることができるため、ローコスト化も可能となる。
(ドライバIC)、及びタイミング回路などから構成さ
れる。電源回路を1系統とすることにより、ドライバ回
路の内部構成も簡素化することができ、足ピン数も減少
できるため、従来よりも小型化することが可能となる。
して形成することも可能である。ドライバ回路をCCD
と一体化することによって、その分チップ面積が増大す
るが、電源回路を1系統とすることにより全体的なチッ
プ面積の増大が抑制される。従って、一体化した場合に
も、カメラシステムの小型化に有利となる。
レベル(または負レベル)の電源電圧のみでCCDを駆
動することができる。従って、正電源(または負電源)
から負電圧(または正電圧)を生成するためのDCコン
バータが不要となり、それだけ消費電力を削減できる。
CCD撮像素子を用いた簡易画像入力装置(例えば、携
帯情報端末、PC、TV電話など)においては、特に低
消費電力化に対する要求が高い。本発明によれば、装置
を軽量・小型化できるだけでなく、このような低消費電
力化の要求をも満たすことが可能である。
図である。
パルス電圧信号を示すタイムチャートである。
路、タイミング回路、及び電源回路を示すブロック図で
ある。
号を示すタイムチャートである。
ある。
出力されるパルス信号を示すタイムチャートである。
び振幅変換回路の構成を示すブロック図である。
振幅変換回路、及びパルス合成回路の構成を示すブロッ
ク図である。
素子を駆動する構成を示すブロック図である。
構成を示すブロック図である。
換回路の構成を示すブロック図である。
種のパルス信号を示すタイムチャートである。
換回路の構成を示すブロック図である。
の1つの構成例を示すブロック図である。
のもう1つの構成例を示すブロック図である。
のまた別の構成例を示すブロック図である。
おける、クランプ/パルス合成回路の構成例を示すブロ
ック図である。
おける、クランプ/パルス合成回路のもう1つの構成例
を示すブロック図である。
おける、クランプ/パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ/パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ/パルス合成回路のまた別の構成例を
示すブロック図である。
おける、クランプ/パルス合成回路のまた別の構成例を
示すブロック図である。
路の構成を示すブロック図である。
路における、クランプ/パルス合成回路の構成例を示す
ブロック図である。
路における、クランプ/パルス合成回路のもう1つの構
成例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
路における、クランプ/パルス合成回路のまた別の構成
例を示すブロック図である。
したクランプ回路の構成例を示す断面図である。
したクランプ/パルス合成回路の構成例を示す断面図で
ある。
Claims (17)
- 【請求項1】 入力されるタイミング信号に基づき、電
源から供給される第1の極性の電源電圧を用いて、複数
レベルを有する駆動用パルス信号を生成するドライバ回
路であって、該ドライバ回路は、 該電源電圧を分圧することにより第1の電圧を生成する
分圧手段と、 該第1の電圧を用いて該入力タイミング信号の振幅を変
換し、実質的に該第1の電圧と接地電圧とにピークを有
する増幅信号を生成する振幅変換手段と、 該増幅信号の該接地電圧ピークが、該第1の極性とは異
なる第2の極性を有する第2の電圧にシフトされるよう
に、該増幅信号を該接地電圧と該第1の電圧との間の所
定の電圧でクランプするクランプ手段と、 を備えており、 そのことにより、該第2の電圧にピークを有し、該第1
の電圧に実質的に等しい振幅を有するパルス電圧信号を
生成する、ドライバ回路。 - 【請求項2】 前記クランプ手段で生成されたパルス電
圧信号に第3の電圧信号を合成し、3値以上のレベルを
有する駆動用パルス電圧信号を生成する合成手段を備え
ている、請求項1に記載のドライバ回路。 - 【請求項3】 前記第3の電圧信号は、前記電源から供
給される前記第1の極性の電源電圧レベルを有する直流
電圧信号である、請求項2に記載のドライバ回路。 - 【請求項4】 前記第3の電圧信号は、前記電源電圧と
前記接地電圧とにピークを有するパルス電圧信号であ
る、請求項2に記載のドライバ回路。 - 【請求項5】 前記合成手段は、前記クランプ手段で生
成されるパルス電圧信号と前記第3の電圧信号とを所定
のタイミングで切り替えて出力する手段を含む、請求項
2に記載のドライバ回路。 - 【請求項6】 前記クランプ手段で生成されるパルス電
圧信号と前記第3の電圧信号とを所定のタイミングで切
り替えるための第2の入力タイミング信号の振幅を、前
記電源から供給される前記電源電圧を用いて変換し、前
記第1の極性の電源電圧及び接地電圧にピークを有する
第2の増幅信号を生成する第2の振幅変換手段を更に備
えている、請求項2に記載のドライバ回路。 - 【請求項7】 前記第3の電圧信号は前記第2の増幅信
号である、請求項6に記載のドライバ回路。 - 【請求項8】 前記クランプ手段がクランプする前記所
定の電圧は、接地電圧である、請求項1に記載のドライ
バ回路。 - 【請求項9】 前記クランプ手段は、キャパシタ及びダ
イオードを有するダイオードクランプ回路である、請求
項1に記載のドライバ回路。 - 【請求項10】 入力されるタイミング信号に基づき、
電源から供給される第1の極性の電源電圧を用いて、複
数レベルを有する駆動用のパルス電圧信号を生成する方
法であって、該方法は、 該電源電圧を分圧して第1の電圧を生成する分圧ステッ
プと、 該第1の電圧を用いて該入力タイミング信号の振幅を変
換し、実質的に該第1の電圧と接地電圧とにピークを有
する増幅信号を生成する振幅変換ステップと、 該増幅信号の該接地電圧ピークが、該第1の極性とは異
なる第2の極性を有する第2の電圧にシフトされるよう
に、該増幅信号を該接地電圧と該第1の電圧との間の所
定の電圧でクランプすることにより、該第2の電圧にピ
ークを有し、該第1の電圧に実質的に等しい振幅を有す
るパルス電圧信号を生成するクランプステップと、 を含む、方法。 - 【請求項11】 前記クランプステップにおいて生成さ
れたパルス電圧信号に第3の電圧信号を合成し、3値以
上のレベルを有する駆動用パルス電圧信号を生成する合
成ステップを含む、請求項10に記載の駆動用パルス電
圧信号の生成方法。 - 【請求項12】 前記合成ステップにおいて、前記第3
の電圧信号として、前記電源から供給される前記第1の
極性の電源電圧レベルを有する直流電圧信号を用いる、
請求項11に記載の駆動用パルス電圧信号の生成方法。 - 【請求項13】 前記合成ステップにおいて、前記第3
の電圧信号として、前記電源電圧と前記接地電圧とにピ
ークを有するパルス電圧信号を用いる、請求項11に記
載の駆動用パルス電圧信号の生成方法。 - 【請求項14】 前記合成ステップは、前記クランプス
テップで生成されるパルス電圧信号と前記第3の電圧信
号とを所定のタイミングで切り替えて出力するステップ
を含む、請求項11に記載の駆動用パルス電圧信号の生
成方法。 - 【請求項15】 前記クランプステップで生成されるパ
ルス電圧信号と前記第3の電圧信号とを所定のタイミン
グで切り替えるための第2の入力タイミング信号の振幅
を、前記電源から供給される前記第1の極性の電源電圧
を用いて変換し、該電源電圧と接地電圧とにピークを有
する第2の増幅信号を生成する第2の振幅変換ステップ
を更に含む、請求項11に記載の駆動用パルス電圧信号
の生成方法。 - 【請求項16】 前記合成ステップにおいて、前記第3
の電圧信号として前記第2の増幅信号を用いる、請求項
15に記載の駆動用パルス電圧信号の生成方法。 - 【請求項17】 前記クランプするステップにおいて、
前記所定の電圧は接地電圧である、請求項10に記載の
駆動用パルス電圧信号の生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12751596A JP3452444B2 (ja) | 1995-05-23 | 1996-05-22 | ドライバ回路 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-123992 | 1995-05-23 | ||
JP12399295 | 1995-05-23 | ||
JP8-59853 | 1996-03-15 | ||
JP5985396 | 1996-03-15 | ||
JP12751596A JP3452444B2 (ja) | 1995-05-23 | 1996-05-22 | ドライバ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09307817A JPH09307817A (ja) | 1997-11-28 |
JP3452444B2 true JP3452444B2 (ja) | 2003-09-29 |
Family
ID=27297024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12751596A Expired - Fee Related JP3452444B2 (ja) | 1995-05-23 | 1996-05-22 | ドライバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3452444B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103837781A (zh) * | 2014-03-24 | 2014-06-04 | 中国电子科技集团公司第四十四研究所 | Ccd测试装置 |
CN103826074B (zh) * | 2014-03-24 | 2017-01-25 | 中国电子科技集团公司第四十四研究所 | Ccd垂直时序驱动电路 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151676A (ja) * | 2000-03-17 | 2002-05-24 | Nikon Corp | 撮像装置、撮像装置の製造方法、位置合わせ装置、露光装置、収差測定装置、およびデバイス製造方法 |
JP2002185872A (ja) * | 2000-12-11 | 2002-06-28 | Canon Inc | 光電変換装置及び撮影装置 |
JP4507961B2 (ja) * | 2005-04-12 | 2010-07-21 | ソニー株式会社 | ドライバ回路及び固体撮像装置 |
JP4696006B2 (ja) * | 2006-03-15 | 2011-06-08 | 富士フイルム株式会社 | 電圧信号出力回路及びccd型固体撮像装置 |
CN101502100A (zh) * | 2006-08-09 | 2009-08-05 | 松下电器产业株式会社 | 图象传感器驱动装置 |
JP2009153057A (ja) * | 2007-12-21 | 2009-07-09 | Panasonic Corp | 固体撮像装置とその駆動方法およびカメラ |
JP2010041361A (ja) * | 2008-08-05 | 2010-02-18 | Sony Corp | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
-
1996
- 1996-05-22 JP JP12751596A patent/JP3452444B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103837781A (zh) * | 2014-03-24 | 2014-06-04 | 中国电子科技集团公司第四十四研究所 | Ccd测试装置 |
CN103837781B (zh) * | 2014-03-24 | 2016-03-23 | 中国电子科技集团公司第四十四研究所 | Ccd测试装置 |
CN103826074B (zh) * | 2014-03-24 | 2017-01-25 | 中国电子科技集团公司第四十四研究所 | Ccd垂直时序驱动电路 |
Also Published As
Publication number | Publication date |
---|---|
JPH09307817A (ja) | 1997-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8085330B2 (en) | Image pickup apparatus | |
JP2004241491A (ja) | 固体撮像装置 | |
US5469484A (en) | Image-sensing-system booster circuit for driving image sensor | |
JP3834841B2 (ja) | 固体撮像素子 | |
US6734907B1 (en) | Solid-state image pickup device with integration and amplification | |
JP3452444B2 (ja) | ドライバ回路 | |
JP3313125B2 (ja) | Ccd型固体撮像素子 | |
US20060001752A1 (en) | CMOS image sensor for reducing kTC noise, reset transistor control circuit used in the image sensor and voltage switch circuit used in the control circuit | |
US5990951A (en) | Solid-state imaging device and method for driving the same | |
US5777317A (en) | Boosting circuit and solid-state image-sensing device employing said boosting circuit | |
US6600513B1 (en) | Charge transfer device | |
KR100203795B1 (ko) | 구동신호를 생성하기 위한 드라이버 회로 및 방법 | |
JP3600103B2 (ja) | バッファ回路及びバッファ回路を備えるドライバ | |
JP2006014537A (ja) | 昇降圧回路 | |
KR20020035761A (ko) | 승압 시스템 및 이것을 구비한 촬상 장치 | |
JP3597176B2 (ja) | Ccd型固体撮像素子 | |
JP3897386B2 (ja) | イメージセンサ | |
JP3224805B2 (ja) | Ccd型固体撮像素子 | |
JP2000152090A (ja) | 固体撮像装置 | |
JP3463357B2 (ja) | 昇圧回路及びこれを用いた固体撮像装置 | |
JP4055683B2 (ja) | 固体撮像素子 | |
JP3318272B2 (ja) | 半導体回路 | |
JP2003234961A (ja) | 固体撮像素子 | |
JP3224804B2 (ja) | Ccd型固体撮像素子 | |
US20230353141A1 (en) | Voltage generation circuit, image sensor, scope, and voltage generation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030708 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070718 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |