JPS63233479A - マルチプレ−ン画像処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はマルチプレーン画像処理システムあって、複数
のメモリプレーン夫々に対応した処理装置を同時並列に
動作させることにより、処理時間を短縮する。

〔産業上の利用分野〕

本発明はマルチプレーン画像処理システムに関し、複数
のメモリプレーンで構成された画像メモリの画像処理を
行なうマルチプレーン画像処理システムに関する。

最近、画像処理システムで用いられる画像メモリ（フレ
ーム・バッフ？）は、画像の多色化又は複数画面のオー
バーレイ化等のために、複数のメモリプレーンを持つマ
ルチプレーン構成とすることが一般化している。

このようにマルチプレーン構成であっても画像メモリに
記憶された画像データの更新の処理は＾速に行なう必要
がある。

〔従来の技術〕

第４図は従来のンルヂブレーン画像処狸シス°アムの一
例のブロック構成図を示す。

同図中、領域転送退庁装置１０はＣＰＩＪｌｌよリコマ
ンド及びパラメータを供給されている。メモリプレーン
１２＋〜１２１夫々は共通にアドレスバス１３，１４を
介して領域転送装置Ｑ１０に接続されている。メモリプ
レーン１２１〜１２１夫々には描画領域と表示領域とが
設定されている。

領域転送退庁装置１０は、メモリプレーン１２１のアド
レスを指定して、その描画領域より画像データを読み出
して表示領域に転送し、その後メモリプレーン１２＋〜
１２１夫々についても同様に描画領域より読み出した画
像データを表示ｆ［に転送する。

〔発明が解決しようとする問題点〕

上記従来のシスーアムでｔよ各メモリプレーン１２１〜
１２ｎ夫々の描画領域から表示領域への画像データの転
送は時分割で行なわれる。

従って、全メモリプレーン１２＋〜１２ｎの転送にＪ：
る更新に要する時間が長いという問題点があった。

上記、描画領域から表示領域への転送のみならず、メモ
リプレーン１２１〜１２１夫々の表示領域を甲に占き換
えるだけの更新の処理でも同様にして処理時間が長いと
いう問題点があった。

本発明は上記の点に鑑みてなされたものであり、処理時
間の短いマルチプレーン画像退庁システムを提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明のマルブブレーン画像処理システムは、複数のメ
モリプレーン（２２１〜２２１又は２３１〜２３ｎ又は
５４１〜５４η）夫々に対応して設ｃノられており、ｈ
いに同１１　Ｌで複数のメモリプレーン（２２１〜２２
ｎ又は２３１〜２３Ｔ＋又は５４＋”・５４η）夫々の
画像データを同時並列に更新する複数の処理装置ｆｆ　
（２１１〜２１η又は５２＋〜５２ｎ）を有する。

〔作用〕

本発明においては、複数のメモリプレーン（２２１〜２
２ｎ又は２３ｔ〜２３１又は５４＋〜５４ｎ　）人々の
画像データは複数の処理装置（２１１〜２１η又は５２
１〜５２η）夫々によって同時並列に更新される。

〔実施例〕

第１図は本発明になるマルチプレーン画像処理シスアム
の第１実施例のブ１：１ツク系統図を丞り゛。

同図中、２０はシステム全体の制御を行りうＣＰｔｊＴ
−あり、ＣＰＵ２０ｉ、１ｆｆｉ域転送処理”Ａ　ｒｊ
２１　＋〜２１Ｔに共通のコマンド及びパラメータを供
給する。

領域転送装置２１１〜２１Ｔ＋は画像メ−［りのブレー
ン数と同数だけ設けられている。

メモリプレーン２２＋〜２２Ｔ＋は画像メ王りの表示領
域として用いられ、夫々同一のアドレスをイ・１されて
いる。またメモリプレーン２２１〜２３ｎは画像メモリ
の描画領域として用いられ、夫々同一のアドレスを（＝
ｌされている。例えばメモリプレーン２２＋　、２３＋
には赤の画像データが記憶され、メモリプレーン２２２
．２３２には緑の画像データが記憶され、メ−［リブレ
ーン２３３，２３３には古の画像データが記憶され、メ
モリプレーン２２η、２３ηには輝度の画像データが記
憶される。

領域転送処理装置２１＋〜２１ｎ夫々は第２図に示す回
路構成である。同図中、ＣＰＵインターフェース３１は
端子３２に接続されるＣＰＵ２０ｉ対して制御信号、ア
ドレス、データの入出力を行なう。描画用メモリインタ
ーフェース３３は端子３４に接続される描画用のメモリ
プレーンに対して制御信号、アドレスの化ツノ及びデー
タの入出力を行なう。表示用メモリインターフ１−ス３
５は端子３６に接続される表示用のメモリプレーンに対
してアドレスの出力及びデータの入出力を行なう。制御
インターフェース３７は端子３８に接続される別の領域
転送装置装置に対して制御信号の入出力を行なう。

タイミング制御部４０は端子４１からの入力クロックを
もとに、各秤タイミング信号を発生してインターフェー
ス３１．３３．３５．３７及びアドレス制御Ｉ部４２、
シーケンス制御部４３、論理演ｐ部４４人々に供給する
。

シーケンス制御部４３はＣＰＵから受は取ったコマンド
及びパラメータをＣＰＵインターフェース３１より供給
されて、その解釈を行ない、アドレスｉ、ＩＩ御部４２
、論理演ｎ部４４夫々の動作を決定し、またスレーブと
なる領域転送装置への制御イエ号を生成する。

アドレス制御部４２はシーケンス制御部７１３からの制
御情報に従ってアドレスを生成し、描画用メモリインタ
ーフェース３３、表示用メモリインターフェース＄５夫
々に供給する。

論理演ｐ部４４はシーケンス制御部４３がらの制御情報
を応じて、描画用メ王リインターフエース３３、表示用
メモリインターフェース３５大々より供給されたデータ
のラスタ演σを行ない、演９結果のデータをインターフ
ェース３１．３３゜３５のうち指定されたものに供給す
る。

第１図に房って説明するに、ＣＰｔＪ２０の出力するコ
マンド及びパラメータは領域転送装置’ＪＡ　Ｊ２１１
へ・２１ｎ仝でのＣＰＬＪインターフェース３１に供給
される。領域転送装Ｈ２１＋の制御インターフェース３
７より出力される制御ｌ信号は領域転送装置装′ＩＪ２
１２〜２１η夫々の制御インターフェース３７に供給さ
れる。

また、ｍ域転送処理装δ２１１の表示用インターフェー
ス３５の出力アドレスはアドレスバス２５を介してメモ
リプレーン２２１〜２２ｎ夫々に供給され、領域転送処
理袋＠２１１の描画用インターフェース３３の出力アド
レスはアドレスバス２６を介してメモリプレーン２３１
へ・２３ｎ夫々に供給される。

領域転送処理装置装Ｅ　２１　Ｉ〜２１η大々の表示用
インターフェース３５のデータ入出力端子は、大々メモ
リプレーン２２＋〜２２１のデータ入出力端子に接続さ
れ、領域転送処即装＠２１１〜２１１夫々の描画用イン
ターフェース３３のデータ入出力端子は、人々メ［リブ
レーン２３１〜２３１のデータ入出力端子に接続されて
いる。

ここで、ＣＰＵ２０より描画領域の所定の記憶領域を表
示領域に転送することを指示するコマンド及びパラメー
タが領域転送処理装置２１１〜２１ηに供給されると、
領域転送装置装ｆ２２１＋より制御イ８８を供給される
領域転送処理袋ｅ　２１２〜２１η夫々は領域転送装置
装２７２１　＋　と同期してまったく同一の処理を開始
する。

これによって、メモリプレーン２３＋”□２３１人々ｊ
、り同＋１ｉＴに読み出された両像データがメモリプレ
ーン２２１〜２２ｎ夫々に同時に転送されメモリプレー
ン２２１〜２２ｎが更新される。この際に、領域転送処
理装置２１１〜２１ｎは、各表示ラインの転送開始位置
及び終了位置では描画領域の画像データと表示領域の画
像データとのラスタ演琴）を行なって表示領域に転送し
、上記各表示ラインの転送１７ｉ１始位ぎ及び終７ｖ、
Ｆｌ以外ではＩＷ両領領域画像データを必要に応じてシ
フトして表示領域に転送する。これはメモリプレーン２
２１〜２２ｎ夫々への画像データの書き込みがワード中
位で行なわれるのに対して、表示領域における画像は画
面の水平方向にビット中位で位冒指定する必要があるた
めである。

このように、画像メモリの各ブレーンに対応して領域転
送処理装置が設けられており、これらが同時並列に動作
するため、メモリプレーン２３１〜２３１夫々の画像デ
ータをメモリプレーン２２１〜２２１夫々に転送して更
新する時間は甲−のメモリプレーンの更新を行なう時間
で汎む。

なお、メモリプレーン２２１〜２２１人々に表示領域と
描画領域とを設定しても良い。この場合も単一のメモリ
プレーンの描画領域から表示領域に転送するだけの時間
でメモリプレーン２２１〜２２η全での描画領域から表
示領域への転送を完了できることは勿論である。

第３図は本発明になるマルチブレーン画像処理システム
の第２実施例のブロック系統図を示す。

第３図において、ＣＰＵ５０ｔよ画像処理制御装置５１
に画像処理の指示を行ない、また制御ＩＩ装置５１から
画＠処理の制御情報及び画像データを供給される。

画像処理制御装置５１は第２図示の領域転送装置と同様
の構成であるが、ラスタ旗降処理装置を０１設して領域
転送動作を行なう際には第２図示の論理演棹部４４を除
去した形態で＃Ｊ負を行なう。

画像処理υ制御装Ｆ１５１はラスタ演算処理装置５２１
〜５２＋＋夫々に共通にデータバス５３を介して画像デ
ータ及びコマンドを供給し、かつ、制御信号を供給する
。また、画像制御装置５１はメモリ装置？ｆｆ　５４　
＋〜５４Ｔ１人々に共通にアドレスバス５５を介してア
ドレスを供給づる。

メモリ装置５／１１〜５４ηは夫々が単一のメモリプレ
ーンであり、ダイブミックＲＡＭとそのリフレッシュ制
御等を行なうダイナミックＲＡ　Ｍ　−１＞　１−　［
１−ラとで構成されている。

ラスタ演Ｑ処理装置５２１〜５２ｎは上記メモリ装置５
４１〜５４ｎに対応してデータバス５５＋〜５５ｎによ
り相互に接続されている。ラスタ演ｑ処理装置５２＋〜
５２ｎ夫々はメモリ装置５４１〜５４ｙ＋より読み出し
た画像データ、画像処理制御２Ｉｌ装買５１より供給さ
れた画像データ夫々を画像処理料６１１装置５１より供
給されたコマンドに応じてシフト、論理演算等のラスタ
演算を来ないメモリ装置５４１〜５４１夫々に供給する
。つまりラスク演算処理装ｒ１５２　＋〜５２１夫々は
０′５２図における論理部ｐ部にあたる機能を右してい
る。

このため、ＣＰＵ５０より画像処理制御装置５１に画像
処理の指示を与えると、この画像処理制御ｌｌ装置５１
で展開されたシーケンス制ａ−ｌマントがラスク演い処
理装置５２＋へ・５２１夫々に同時に供給されて、ラス
ク演算処し！！！装買５２１へ・５２ｎ夫々でメモリ装
置５４１〜５４ｎ夫々のメモリプレーンの画像データが
同時に更新される。

この場合にも単一のメモリ装置のメ［リブレーンの画像
データの更新に要する時間で、メモリ装置５４１〜５４
ηの全メモリプレーンの画像データの更新を行なうこと
ができる。

〔発明の効果〕

上述の如く、本発明によれば単一のメモリプレーンを更
新するだけの時間で、複数のメモリプレーン全部の更新
を行なうことができ、画像処理に要する時間を従来に比
して短縮できる。

【図面の簡単な説明】

第１図、第３図夫々は本発明になるマルチブレーン＠像
処理システムの各実施例のブロック系統図、 第２図は第１図示の領域転送処理装置の一実施例のブロ
ック系統図、 第４図は従来システムの一例のブロック系統図である。 図中において、 ２０．５０はｃｐｕ。 ２１＋〜２１ηは領域転送処理装置、 ２２１〜２２Ｔ１．２３＋へ・２３１はメモリプレーン
、 ５１は画像処理制御装置、 ５２＋　〜５２ｎ　ハラス’）演Ｃ？　処１！ｒ’装置
、５４１〜５４□はメ七り装置である。 ｔＧ’Ｊｌｉ　システム６早１質＃レテ１の７１０−．
７　ｆ、＠、ｌ５ｆＪ・−１工゛

Claims (1)

1. 【特許請求の範囲】 画像メモリを構成する複数のメモリプレーン（２２＿１
   〜２２＿ｎ又は２３＿１〜２３＿ｎ又は５４＿１〜５４
   ＿ｎ）夫々に記憶されている画像データを更新して画像
   処理を行なうマルチプレーン画像処理システムにおいて
   、 該複数のメモリプレーン（２２＿１〜２２＿ｎ又は２３
   ＿１〜２３＿ｎ又は５４＿１〜５４＿ｎ）夫々に対応し
   て設けられており、互いに同期して該複数のメモリプレ
   ーン（２２＿１〜２２＿ｎ又は２３＿１〜２３＿ｎ又は
   ５４＿１〜５４＿ｎ）夫々の画像データを同時並列に更
   新する複数の処理装置（２１＿１〜２１＿ｎ又は５２＿
   １〜５２＿ｎ）を有することを特徴とするマルチプレー
   ン画像処理システム。