JPS63233479A - マルチプレ−ン画像処理システム - Google Patents
マルチプレ−ン画像処理システムInfo
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- JPS63233479A JPS63233479A JP6766187A JP6766187A JPS63233479A JP S63233479 A JPS63233479 A JP S63233479A JP 6766187 A JP6766187 A JP 6766187A JP 6766187 A JP6766187 A JP 6766187A JP S63233479 A JPS63233479 A JP S63233479A
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- memory
- area
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- memory planes
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- 238000010586 diagram Methods 0.000 description 7
- 210000004556 brain Anatomy 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はマルチプレーン画像処理システムあって、複数
のメモリプレーン夫々に対応した処理装置を同時並列に
動作させることにより、処理時間を短縮する。
のメモリプレーン夫々に対応した処理装置を同時並列に
動作させることにより、処理時間を短縮する。
本発明はマルチプレーン画像処理システムに関し、複数
のメモリプレーンで構成された画像メモリの画像処理を
行なうマルチプレーン画像処理システムに関する。
のメモリプレーンで構成された画像メモリの画像処理を
行なうマルチプレーン画像処理システムに関する。
最近、画像処理システムで用いられる画像メモリ(フレ
ーム・バッフ?)は、画像の多色化又は複数画面のオー
バーレイ化等のために、複数のメモリプレーンを持つマ
ルチプレーン構成とすることが一般化している。
ーム・バッフ?)は、画像の多色化又は複数画面のオー
バーレイ化等のために、複数のメモリプレーンを持つマ
ルチプレーン構成とすることが一般化している。
このようにマルチプレーン構成であっても画像メモリに
記憶された画像データの更新の処理は^速に行なう必要
がある。
記憶された画像データの更新の処理は^速に行なう必要
がある。
第4図は従来のンルヂブレーン画像処狸シス°アムの一
例のブロック構成図を示す。
例のブロック構成図を示す。
同図中、領域転送退庁装置10はCPIJllよリコマ
ンド及びパラメータを供給されている。メモリプレーン
12+〜121夫々は共通にアドレスバス13,14を
介して領域転送装置Q10に接続されている。メモリプ
レーン121〜121夫々には描画領域と表示領域とが
設定されている。
ンド及びパラメータを供給されている。メモリプレーン
12+〜121夫々は共通にアドレスバス13,14を
介して領域転送装置Q10に接続されている。メモリプ
レーン121〜121夫々には描画領域と表示領域とが
設定されている。
領域転送退庁装置10は、メモリプレーン121のアド
レスを指定して、その描画領域より画像データを読み出
して表示領域に転送し、その後メモリプレーン12+〜
121夫々についても同様に描画領域より読み出した画
像データを表示f[に転送する。
レスを指定して、その描画領域より画像データを読み出
して表示領域に転送し、その後メモリプレーン12+〜
121夫々についても同様に描画領域より読み出した画
像データを表示f[に転送する。
上記従来のシスーアムでtよ各メモリプレーン121〜
12n夫々の描画領域から表示領域への画像データの転
送は時分割で行なわれる。
12n夫々の描画領域から表示領域への画像データの転
送は時分割で行なわれる。
従って、全メモリプレーン12+〜12nの転送にJ:
る更新に要する時間が長いという問題点があった。
る更新に要する時間が長いという問題点があった。
上記、描画領域から表示領域への転送のみならず、メモ
リプレーン121〜121夫々の表示領域を甲に占き換
えるだけの更新の処理でも同様にして処理時間が長いと
いう問題点があった。
リプレーン121〜121夫々の表示領域を甲に占き換
えるだけの更新の処理でも同様にして処理時間が長いと
いう問題点があった。
本発明は上記の点に鑑みてなされたものであり、処理時
間の短いマルチプレーン画像退庁システムを提供するこ
とを目的とする。
間の短いマルチプレーン画像退庁システムを提供するこ
とを目的とする。
本発明のマルブブレーン画像処理システムは、複数のメ
モリプレーン(221〜221又は231〜23n又は
541〜54η)夫々に対応して設cノられており、h
いに同11 Lで複数のメモリプレーン(221〜22
n又は231〜23T+又は54+”・54η)夫々の
画像データを同時並列に更新する複数の処理装置ff
(211〜21η又は52+〜52n)を有する。
モリプレーン(221〜221又は231〜23n又は
541〜54η)夫々に対応して設cノられており、h
いに同11 Lで複数のメモリプレーン(221〜22
n又は231〜23T+又は54+”・54η)夫々の
画像データを同時並列に更新する複数の処理装置ff
(211〜21η又は52+〜52n)を有する。
本発明においては、複数のメモリプレーン(221〜2
2n又は23t〜231又は54+〜54n )人々の
画像データは複数の処理装置(211〜21η又は52
1〜52η)夫々によって同時並列に更新される。
2n又は23t〜231又は54+〜54n )人々の
画像データは複数の処理装置(211〜21η又は52
1〜52η)夫々によって同時並列に更新される。
第1図は本発明になるマルチプレーン画像処理シスアム
の第1実施例のブ1:1ツク系統図を丞り゛。
の第1実施例のブ1:1ツク系統図を丞り゛。
同図中、20はシステム全体の制御を行りうCPtjT
−あり、CPU20i、1ffi域転送処理”A rj
21 +〜21Tに共通のコマンド及びパラメータを供
給する。
−あり、CPU20i、1ffi域転送処理”A rj
21 +〜21Tに共通のコマンド及びパラメータを供
給する。
領域転送装置211〜21T+は画像メ−[りのブレー
ン数と同数だけ設けられている。
ン数と同数だけ設けられている。
メモリプレーン22+〜22T+は画像メ王りの表示領
域として用いられ、夫々同一のアドレスをイ・1されて
いる。またメモリプレーン221〜23nは画像メモリ
の描画領域として用いられ、夫々同一のアドレスを(=
lされている。例えばメモリプレーン22+ 、23+
には赤の画像データが記憶され、メモリプレーン222
.232には緑の画像データが記憶され、メ−[リブレ
ーン233,233には古の画像データが記憶され、メ
モリプレーン22η、23ηには輝度の画像データが記
憶される。
域として用いられ、夫々同一のアドレスをイ・1されて
いる。またメモリプレーン221〜23nは画像メモリ
の描画領域として用いられ、夫々同一のアドレスを(=
lされている。例えばメモリプレーン22+ 、23+
には赤の画像データが記憶され、メモリプレーン222
.232には緑の画像データが記憶され、メ−[リブレ
ーン233,233には古の画像データが記憶され、メ
モリプレーン22η、23ηには輝度の画像データが記
憶される。
領域転送処理装置21+〜21n夫々は第2図に示す回
路構成である。同図中、CPUインターフェース31は
端子32に接続されるCPU20i対して制御信号、ア
ドレス、データの入出力を行なう。描画用メモリインタ
ーフェース33は端子34に接続される描画用のメモリ
プレーンに対して制御信号、アドレスの化ツノ及びデー
タの入出力を行なう。表示用メモリインターフ1−ス3
5は端子36に接続される表示用のメモリプレーンに対
してアドレスの出力及びデータの入出力を行なう。制御
インターフェース37は端子38に接続される別の領域
転送装置装置に対して制御信号の入出力を行なう。
路構成である。同図中、CPUインターフェース31は
端子32に接続されるCPU20i対して制御信号、ア
ドレス、データの入出力を行なう。描画用メモリインタ
ーフェース33は端子34に接続される描画用のメモリ
プレーンに対して制御信号、アドレスの化ツノ及びデー
タの入出力を行なう。表示用メモリインターフ1−ス3
5は端子36に接続される表示用のメモリプレーンに対
してアドレスの出力及びデータの入出力を行なう。制御
インターフェース37は端子38に接続される別の領域
転送装置装置に対して制御信号の入出力を行なう。
タイミング制御部40は端子41からの入力クロックを
もとに、各秤タイミング信号を発生してインターフェー
ス31.33.35.37及びアドレス制御I部42、
シーケンス制御部43、論理演p部44人々に供給する
。
もとに、各秤タイミング信号を発生してインターフェー
ス31.33.35.37及びアドレス制御I部42、
シーケンス制御部43、論理演p部44人々に供給する
。
シーケンス制御部43はCPUから受は取ったコマンド
及びパラメータをCPUインターフェース31より供給
されて、その解釈を行ない、アドレスi、II御部42
、論理演n部44夫々の動作を決定し、またスレーブと
なる領域転送装置への制御イエ号を生成する。
及びパラメータをCPUインターフェース31より供給
されて、その解釈を行ない、アドレスi、II御部42
、論理演n部44夫々の動作を決定し、またスレーブと
なる領域転送装置への制御イエ号を生成する。
アドレス制御部42はシーケンス制御部713からの制
御情報に従ってアドレスを生成し、描画用メモリインタ
ーフェース33、表示用メモリインターフェース$5夫
々に供給する。
御情報に従ってアドレスを生成し、描画用メモリインタ
ーフェース33、表示用メモリインターフェース$5夫
々に供給する。
論理演p部44はシーケンス制御部43がらの制御情報
を応じて、描画用メ王リインターフエース33、表示用
メモリインターフェース35大々より供給されたデータ
のラスタ演σを行ない、演9結果のデータをインターフ
ェース31.33゜35のうち指定されたものに供給す
る。
を応じて、描画用メ王リインターフエース33、表示用
メモリインターフェース35大々より供給されたデータ
のラスタ演σを行ない、演9結果のデータをインターフ
ェース31.33゜35のうち指定されたものに供給す
る。
第1図に房って説明するに、CPtJ20の出力するコ
マンド及びパラメータは領域転送装置’JA J211
へ・21n仝でのCPLJインターフェース31に供給
される。領域転送装H21+の制御インターフェース3
7より出力される制御l信号は領域転送装置装′IJ2
12〜21η夫々の制御インターフェース37に供給さ
れる。
マンド及びパラメータは領域転送装置’JA J211
へ・21n仝でのCPLJインターフェース31に供給
される。領域転送装H21+の制御インターフェース3
7より出力される制御l信号は領域転送装置装′IJ2
12〜21η夫々の制御インターフェース37に供給さ
れる。
また、m域転送処理装δ211の表示用インターフェー
ス35の出力アドレスはアドレスバス25を介してメモ
リプレーン221〜22n夫々に供給され、領域転送処
理袋@211の描画用インターフェース33の出力アド
レスはアドレスバス26を介してメモリプレーン231
へ・23n夫々に供給される。
ス35の出力アドレスはアドレスバス25を介してメモ
リプレーン221〜22n夫々に供給され、領域転送処
理袋@211の描画用インターフェース33の出力アド
レスはアドレスバス26を介してメモリプレーン231
へ・23n夫々に供給される。
領域転送処理装置装E 21 I〜21η大々の表示用
インターフェース35のデータ入出力端子は、大々メモ
リプレーン22+〜221のデータ入出力端子に接続さ
れ、領域転送処即装@211〜211夫々の描画用イン
ターフェース33のデータ入出力端子は、人々メ[リブ
レーン231〜231のデータ入出力端子に接続されて
いる。
インターフェース35のデータ入出力端子は、大々メモ
リプレーン22+〜221のデータ入出力端子に接続さ
れ、領域転送処即装@211〜211夫々の描画用イン
ターフェース33のデータ入出力端子は、人々メ[リブ
レーン231〜231のデータ入出力端子に接続されて
いる。
ここで、CPU20より描画領域の所定の記憶領域を表
示領域に転送することを指示するコマンド及びパラメー
タが領域転送処理装置211〜21ηに供給されると、
領域転送装置装f221+より制御イ88を供給される
領域転送処理袋e 212〜21η夫々は領域転送装置
装2721 + と同期してまったく同一の処理を開始
する。
示領域に転送することを指示するコマンド及びパラメー
タが領域転送処理装置211〜21ηに供給されると、
領域転送装置装f221+より制御イ88を供給される
領域転送処理袋e 212〜21η夫々は領域転送装置
装2721 + と同期してまったく同一の処理を開始
する。
これによって、メモリプレーン23+”□231人々j
、り同+1iTに読み出された両像データがメモリプレ
ーン221〜22n夫々に同時に転送されメモリプレー
ン221〜22nが更新される。この際に、領域転送処
理装置211〜21nは、各表示ラインの転送開始位置
及び終了位置では描画領域の画像データと表示領域の画
像データとのラスタ演琴)を行なって表示領域に転送し
、上記各表示ラインの転送17i1始位ぎ及び終7v、
Fl以外ではIW両領領域画像データを必要に応じてシ
フトして表示領域に転送する。これはメモリプレーン2
21〜22n夫々への画像データの書き込みがワード中
位で行なわれるのに対して、表示領域における画像は画
面の水平方向にビット中位で位冒指定する必要があるた
めである。
、り同+1iTに読み出された両像データがメモリプレ
ーン221〜22n夫々に同時に転送されメモリプレー
ン221〜22nが更新される。この際に、領域転送処
理装置211〜21nは、各表示ラインの転送開始位置
及び終了位置では描画領域の画像データと表示領域の画
像データとのラスタ演琴)を行なって表示領域に転送し
、上記各表示ラインの転送17i1始位ぎ及び終7v、
Fl以外ではIW両領領域画像データを必要に応じてシ
フトして表示領域に転送する。これはメモリプレーン2
21〜22n夫々への画像データの書き込みがワード中
位で行なわれるのに対して、表示領域における画像は画
面の水平方向にビット中位で位冒指定する必要があるた
めである。
このように、画像メモリの各ブレーンに対応して領域転
送処理装置が設けられており、これらが同時並列に動作
するため、メモリプレーン231〜231夫々の画像デ
ータをメモリプレーン221〜221夫々に転送して更
新する時間は甲−のメモリプレーンの更新を行なう時間
で汎む。
送処理装置が設けられており、これらが同時並列に動作
するため、メモリプレーン231〜231夫々の画像デ
ータをメモリプレーン221〜221夫々に転送して更
新する時間は甲−のメモリプレーンの更新を行なう時間
で汎む。
なお、メモリプレーン221〜221人々に表示領域と
描画領域とを設定しても良い。この場合も単一のメモリ
プレーンの描画領域から表示領域に転送するだけの時間
でメモリプレーン221〜22η全での描画領域から表
示領域への転送を完了できることは勿論である。
描画領域とを設定しても良い。この場合も単一のメモリ
プレーンの描画領域から表示領域に転送するだけの時間
でメモリプレーン221〜22η全での描画領域から表
示領域への転送を完了できることは勿論である。
第3図は本発明になるマルチブレーン画像処理システム
の第2実施例のブロック系統図を示す。
の第2実施例のブロック系統図を示す。
第3図において、CPU50tよ画像処理制御装置51
に画像処理の指示を行ない、また制御II装置51から
画@処理の制御情報及び画像データを供給される。
に画像処理の指示を行ない、また制御II装置51から
画@処理の制御情報及び画像データを供給される。
画像処理制御装置51は第2図示の領域転送装置と同様
の構成であるが、ラスタ旗降処理装置を01設して領域
転送動作を行なう際には第2図示の論理演棹部44を除
去した形態で#J負を行なう。
の構成であるが、ラスタ旗降処理装置を01設して領域
転送動作を行なう際には第2図示の論理演棹部44を除
去した形態で#J負を行なう。
画像処理υ制御装F151はラスタ演算処理装置521
〜52++夫々に共通にデータバス53を介して画像デ
ータ及びコマンドを供給し、かつ、制御信号を供給する
。また、画像制御装置51はメモリ装置?ff 54
+〜54T1人々に共通にアドレスバス55を介してア
ドレスを供給づる。
〜52++夫々に共通にデータバス53を介して画像デ
ータ及びコマンドを供給し、かつ、制御信号を供給する
。また、画像制御装置51はメモリ装置?ff 54
+〜54T1人々に共通にアドレスバス55を介してア
ドレスを供給づる。
メモリ装置5/11〜54ηは夫々が単一のメモリプレ
ーンであり、ダイブミックRAMとそのリフレッシュ制
御等を行なうダイナミックRA M −1> 1− [
1−ラとで構成されている。
ーンであり、ダイブミックRAMとそのリフレッシュ制
御等を行なうダイナミックRA M −1> 1− [
1−ラとで構成されている。
ラスタ演Q処理装置521〜52nは上記メモリ装置5
41〜54nに対応してデータバス55+〜55nによ
り相互に接続されている。ラスタ演q処理装置52+〜
52n夫々はメモリ装置541〜54y+より読み出し
た画像データ、画像処理制御2Il装買51より供給さ
れた画像データ夫々を画像処理料611装置51より供
給されたコマンドに応じてシフト、論理演算等のラスタ
演算を来ないメモリ装置541〜541夫々に供給する
。つまりラスク演算処理装r152 +〜521夫々は
0′52図における論理部p部にあたる機能を右してい
る。
41〜54nに対応してデータバス55+〜55nによ
り相互に接続されている。ラスタ演q処理装置52+〜
52n夫々はメモリ装置541〜54y+より読み出し
た画像データ、画像処理制御2Il装買51より供給さ
れた画像データ夫々を画像処理料611装置51より供
給されたコマンドに応じてシフト、論理演算等のラスタ
演算を来ないメモリ装置541〜541夫々に供給する
。つまりラスク演算処理装r152 +〜521夫々は
0′52図における論理部p部にあたる機能を右してい
る。
このため、CPU50より画像処理制御装置51に画像
処理の指示を与えると、この画像処理制御ll装置51
で展開されたシーケンス制a−lマントがラスク演い処
理装置52+へ・521夫々に同時に供給されて、ラス
ク演算処し!!!装買521へ・52n夫々でメモリ装
置541〜54n夫々のメモリプレーンの画像データが
同時に更新される。
処理の指示を与えると、この画像処理制御ll装置51
で展開されたシーケンス制a−lマントがラスク演い処
理装置52+へ・521夫々に同時に供給されて、ラス
ク演算処し!!!装買521へ・52n夫々でメモリ装
置541〜54n夫々のメモリプレーンの画像データが
同時に更新される。
この場合にも単一のメモリ装置のメ[リブレーンの画像
データの更新に要する時間で、メモリ装置541〜54
ηの全メモリプレーンの画像データの更新を行なうこと
ができる。
データの更新に要する時間で、メモリ装置541〜54
ηの全メモリプレーンの画像データの更新を行なうこと
ができる。
上述の如く、本発明によれば単一のメモリプレーンを更
新するだけの時間で、複数のメモリプレーン全部の更新
を行なうことができ、画像処理に要する時間を従来に比
して短縮できる。
新するだけの時間で、複数のメモリプレーン全部の更新
を行なうことができ、画像処理に要する時間を従来に比
して短縮できる。
第1図、第3図夫々は本発明になるマルチブレーン@像
処理システムの各実施例のブロック系統図、 第2図は第1図示の領域転送処理装置の一実施例のブロ
ック系統図、 第4図は従来システムの一例のブロック系統図である。 図中において、 20.50はcpu。 21+〜21ηは領域転送処理装置、 221〜22T1.23+へ・231はメモリプレーン
、 51は画像処理制御装置、 52+ 〜52n ハラス’)演C? 処1!r’装置
、541〜54□はメ七り装置である。 tG’Jli システム6早1質#レテ1の710−.
7 f、@、l5fJ・−1工゛
処理システムの各実施例のブロック系統図、 第2図は第1図示の領域転送処理装置の一実施例のブロ
ック系統図、 第4図は従来システムの一例のブロック系統図である。 図中において、 20.50はcpu。 21+〜21ηは領域転送処理装置、 221〜22T1.23+へ・231はメモリプレーン
、 51は画像処理制御装置、 52+ 〜52n ハラス’)演C? 処1!r’装置
、541〜54□はメ七り装置である。 tG’Jli システム6早1質#レテ1の710−.
7 f、@、l5fJ・−1工゛
Claims (1)
- 【特許請求の範囲】 画像メモリを構成する複数のメモリプレーン(22_1
〜22_n又は23_1〜23_n又は54_1〜54
_n)夫々に記憶されている画像データを更新して画像
処理を行なうマルチプレーン画像処理システムにおいて
、 該複数のメモリプレーン(22_1〜22_n又は23
_1〜23_n又は54_1〜54_n)夫々に対応し
て設けられており、互いに同期して該複数のメモリプレ
ーン(22_1〜22_n又は23_1〜23_n又は
54_1〜54_n)夫々の画像データを同時並列に更
新する複数の処理装置(21_1〜21_n又は52_
1〜52_n)を有することを特徴とするマルチプレー
ン画像処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6766187A JPS63233479A (ja) | 1987-03-20 | 1987-03-20 | マルチプレ−ン画像処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6766187A JPS63233479A (ja) | 1987-03-20 | 1987-03-20 | マルチプレ−ン画像処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63233479A true JPS63233479A (ja) | 1988-09-29 |
Family
ID=13351411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6766187A Pending JPS63233479A (ja) | 1987-03-20 | 1987-03-20 | マルチプレ−ン画像処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63233479A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02289095A (ja) * | 1989-03-23 | 1990-11-29 | Daikin Ind Ltd | メモリ書込み制御方法およびその装置 |
-
1987
- 1987-03-20 JP JP6766187A patent/JPS63233479A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02289095A (ja) * | 1989-03-23 | 1990-11-29 | Daikin Ind Ltd | メモリ書込み制御方法およびその装置 |
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