JPS63227394A - Icモジユ−ルおよびその組立方法 - Google Patents

Icモジユ−ルおよびその組立方法

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JPS63227394A
JPS63227394A JP62061536A JP6153687A JPS63227394A JP S63227394 A JPS63227394 A JP S63227394A JP 62061536 A JP62061536 A JP 62061536A JP 6153687 A JP6153687 A JP 6153687A JP S63227394 A JPS63227394 A JP S63227394A
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JP
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package
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internal conductive
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恵一 香川
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はICカードに用いられるICモジュールとその
組立方法に関する。
従来の技術 近年、第4図に示すような名刺サイズのICカード10
0が実用化され、広い用途が期待されている。第6図に
ICカード中に埋め込まれたICチップモジュールの端
子側部分x(ICカードでは表側、ICチップモジュー
ルでは裏側になる)の拡大図を示す。この端子電極8に
リーダ/ライタの電極を接触させてICチップ内の情報
を読み出しや書き込みを行なうわけである(参考文献二
日経エレクトロニクス1986年9月22号P。
133〜P144)。このICチップモジュールの断面
図を第6図に示す。先ず半導体ICチップ1をパッケー
ジ11に金−シリコン共晶や、接着剤でダイボンドを行
なう。次にICチップの表面保護膜2:り露出されたパ
ッド部と、パッケージ11のリード13とに金線12等
でワイヤボンディングを行ない結線し、チップ保護の為
、樹脂のコーティングを行なう。このリードは更に電気
的に接続されているスルーホール14を介してもう一層
のパッケージ15のリード16につながりモジュール裏
側の端子電極8に電気的に接続されでいる。このモジュ
ールをカードに埋め込むラミネート処理を行なって名刺
大のICカードが出来る。
発明が解決しようとする問題点 しかし、かかる構成によれば、ICチップモジュールは
0.5〜0.88位と非常に薄い物が要求される為に、
以下の問題がある。
(i)  ワイヤ12の高さを出来るだけ低くし、更に
折り曲げに、充分耐えうる強度?保証する必要があり、
高度な技術を要求する為、歩留りの低下が生じる。
(iDxcチップ1のダイボンド及びワイヤボンドの為
の約0.5肌程度のパッケージと0.2〜0.3脇程度
の端子電極付パッケージを張り合わし折り曲げに対して
も確実に電気的導通を維持する必要があり、高度な技術
全要求する為、歩留りの低下が生じる。
これらの問題は、(i)ICチップ全ダイボンドし、そ
の表面よりワイヤボンディング金張る事(11)チップ
を収納するパッケージと、電極端子のあるパッケージと
を個別に製作し張り合わさないと目的の物が得ら九ない
所より発生する。本発明は、上述の問題点に鑑みて為さ
nたもので、高度な技術を用いる事なく、簡易な方法で
工程数を減少せしめ、歩留りを向上する事が出来るIC
チップモジュールを提供する事を目的とする。
問題点を解決するための手段 本発明は上述の問題点を解決する為、端子電極全主面に
有し、他の一生面にチップを収納しうる凹部と、この凹
部周辺部に前記端子電極につながる導電リードとを有す
るパッケージを用い、前記パッケージの導電リード部に
バンプを設けるか、もしくはICチップのパッド部にバ
ンプを形成するかのいずれかを採用して、ICチンプバ
ッド部をパッケージ凹部側に相対させ、所定の位置で接
合させる構成を備えたものである。
作用 本発明は上述の構成によって、パッケージの主面に端子
電極、他の一生面に導電リードを有する事によって、パ
ッケージ1層で導電性を確保する事が可能となり、更に
ICチップを裏向きにバンプ接合する事によって、ダイ
スボンド及びワイヤボンド工程が不要になる。
実施例 第1図に本発明の一実施例による最終ICモジュールの
組立断面図を示す。第2図にICチップ、第3図にパッ
ケージの構造を示す。第1の実施例を述べる。先ず表面
保護膜2で被覆されたICチップ1のパッド部3にバン
プ4を形成する。通常ICチップのバンドのAJ電極上
にバリヤメタル(多層金属膜)を介してAu、ノ・ンダ
等のバンプ全形成する。バリヤメタルは2〜3層からな
り、Ti−Pt 、 Ti−W 、 Ti−Cu 、 
0r−1u、Cr−Au。
Or −Ag 、 Or −Ni等の構成で、最下層の
Ti、Cr膜はA/電極あるいは基板と密着力が高(A
uのバリヤとなる材料を用いる事が多い。パッケージ6
は工0チップ全装着しうる凹部10i有する箱型をした
もので、チップ収納部に内部導電リードeを金メッキ等
で作成しである。各リードは第1図に示すように導電接
続孔7全通してパッケージ裏面の所定の端子電極8に接
続される。
導電部は通常人Uで作られ、パッケージ6は強度等の関
係でセラミックが使われる事が多いが、プラスチックパ
ッケージであっても良い。この端子電極に外部より検出
ビンがあたるわけである。
パッケージ6の内部導電リード6に対して、ICチップ
1のバンプ4が所定の位置に来るようにICチップを裏
返して目合わせ全行ない、圧着する事に:って電気的接
続を行なうものである。チップ1金裏向きに位置合わせ
を行なう事は、−見困難なようであるが、パッケージと
ICチップとの相対的な位置さえ明確であnば問題は生
じない。つまり、ICチップ1をパッケージ6の凹部1
0内に収納する時、パンケージ端部から等距離に存在す
るようにX方向及びY方向の位置決めを行ったり、ある
いはチップ位置に合わせてパッケージ側に目印金つける
かすれば良い。逆にチップを固定して、パッケージをか
ぶせる場合も同じ様にすればよく、後は圧力を加えるだ
けで圧着接続されるわけである。
次に第2の実施例を述べる。第1の実施例が、ICチッ
プ1にバンプを形成したのに対し、パッケージ側の内部
導電リードe上にバンプを形成する方法が第2の実施例
となる。
今度の場合は、ムUから成るバンプ上にバリアメタル層
を堆積した状態でリード部e上に形成される事になる。
従って、パッケージ側に形成されたバンプに対して、I
Cチップのパッド部3を合わせて圧着するわけであり、
接続された状態は第1図と同じである。その後、樹脂等
を塗布して、チップの固定の強度アップや外部汚染に対
する保護膜として使用する。最後にこのICモジュール
をICカード中に埋め込む事で、工程は終了する。
本発明は、前述の構成を用いる事にLv、ワイヤボンド
接合をバンプ接合とし、従来の2層パッケージ構造を1
層のパッケージ構造とする事が出来た。従って、厚さの
制限が厳しくかつ折り曲げ等の外部引っ張りカの作用す
るICモジュールにおいて、従来のワイヤボンドの高さ
の制限による高度な技術の要求や引張り強度の弱さある
いは配線間のショート等をなくす事が出来、歩留りが向
上した。更に、パッケージを1層とする事にょジ、工程
の複雑さを減少し、コストダウンに太いに寄与すると共
に、歩留りも大幅に改善する事が出来た。
なお、本発明は、ICカード用モジュールとして実施例
を示したが、通常のICチップの組立工程にも使用する
事が出来る。ICチップがcoos品種であれば、特に
チップ基板裏面より電位をとる必要はなく、本発明を採
用する事も可能である。
発明の効果 本発明は前述のように、ICチップの表面部とパッケー
ジのチップ装着部を相対して圧着し、更にパッケージを
1層とする事によって、工程の簡略化?実現するもので
ある。更にワイヤボンドをなくす事によって、ワイヤを
使用する事によって発生していた、配線間のショートや
引張りによる断線等を減少する事が出来た。更に、高さ
の制限から来た高度なワイヤボンド技術をも必要としな
くなった。又、強固なセラミックあるいはプラスチック
パッケージ1層にする事によって、材料も少なくて済み
、従来の2層に比べ、技術的にもより簡易になる。従っ
て組立歩留りが向上し、更に折り曲げ等による劣化も少
なく信頼性がはるかに良好となる。
【図面の簡単な説明】
第1図は本発明の一実施例のICモジュールの断面図、
第2図(a) 、 (1))はバンプ全形成前、後のI
Cチップの斜視図および断面図、第3図(&) 、 (
b)はICチップを裏向けに装着しつるパッケージ構造
の斜視図、第4図、第6図は各々ICカードの表面図及
び裏面図、第6図はICカード中のICモジュールの従
来の構成による断面図である。 1・・・・・・ICチップ、4・・・・・・バンプ、5
・・・・・・パッケージ、θ・・・・・・リード、8・
・・・・・端子電極、10・・・・・・凹部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1−
−−r(んデ 4−一−へ゛)γ 8−7島与質1牝 ろ 第2図

Claims (3)

    【特許請求の範囲】
  1. (1) 一主面に端子電極を有し、前記端子電極と電気
    的に接続された内部導電リードが、他主面の凹部底部周
    辺部より内側に一定の長さで延び、前記凹部がICチッ
    プを収納しうるべく形成されたパッケージを用い、前記
    内部導電リードとICチップパッドが互いに向かい合い
    バンプを介して所望の位置で接続されてなるICモジュ
    ール。
  2. (2) ICチップパッド部に各バンプを形成する工程
    と、一主面に端子電極を有し、前記端子電極と電気的に
    接続され、他主面凹部に位置する内部導電リードと前記
    ICチップを所望の位置に相対させる工程と、チップパ
    ッド部バンプと前記内部導電リードを圧着接続させる工
    程とから成るICモジュールの組立方法。
  3. (3) 一主面に端子電極を有し、前記端子電極と電気
    的に接続された内部導電リードが、他主面の凹部周辺部
    より内側に一定の長さに延びたパッケージを用い、前記
    内部導電リードの先端にバンプを形成する工程と、IC
    チップの表面パッド部と前記バンプとを所望の位置に相
    対させる工程と、前記ICチップをバンプを介して前記
    内部導電リードに圧着接続させる工程とから成るICモ
    ジュールの組立方法。
JP62061536A 1987-03-17 1987-03-17 Icモジユ−ルおよびその組立方法 Pending JPS63227394A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05509268A (ja) * 1991-01-28 1993-12-22 シーメンス アクチエンゲゼルシヤフト 携帯可能なデータ媒体装置の製造方法
JP2004506985A (ja) * 2000-08-18 2004-03-04 シーメンス アクチエンゲゼルシヤフト 封入された有機電子構成素子、その製造方法および使用

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05509268A (ja) * 1991-01-28 1993-12-22 シーメンス アクチエンゲゼルシヤフト 携帯可能なデータ媒体装置の製造方法
JPH05509267A (ja) * 1991-01-28 1993-12-22 シーメンス アクチエンゲゼルシヤフト 携帯可能なデータ媒体装置の製造方法
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