JPS6322475B2 - - Google Patents
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- JPS6322475B2 JPS6322475B2 JP55175606A JP17560680A JPS6322475B2 JP S6322475 B2 JPS6322475 B2 JP S6322475B2 JP 55175606 A JP55175606 A JP 55175606A JP 17560680 A JP17560680 A JP 17560680A JP S6322475 B2 JPS6322475 B2 JP S6322475B2
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- JP
- Japan
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- transistor
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- emitter
- temperature sensing
- collector
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Links
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
- G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体基板を共通のコレクタとした
２個以上のバイポーラトランジスタ（以下単にト
ランジスタと記された場合はバイポーラトランジ
スタを指す）をダーリントン接続してなる感温素
子と定電流回路とにより構成された高感度の半導
体感温装置に関する。さらに詳細にはCMOSIC
のデバイス構造において使用する半導体基板を共
通コレクタとするトランジスタを多段接続してベ
ース・エミツタ間の電圧降下の和を出力する
CMOSICと共存可能な高感度の半導体感温素子
に関する。
２個以上のバイポーラトランジスタ（以下単にト
ランジスタと記された場合はバイポーラトランジ
スタを指す）をダーリントン接続してなる感温素
子と定電流回路とにより構成された高感度の半導
体感温装置に関する。さらに詳細にはCMOSIC
のデバイス構造において使用する半導体基板を共
通コレクタとするトランジスタを多段接続してベ
ース・エミツタ間の電圧降下の和を出力する
CMOSICと共存可能な高感度の半導体感温素子
に関する。
従来CMOSIC内部においてはダイオードの順
方向電圧降下を利用する感温素子のデバイスとし
て第１図ａに示す構成のトランジスタが利用され
ていた。第１図ａで半導体基板４０はｎ型の基板
であるとして以下説明する。第１図ａにおいてｎ
型の半導体基板４０はトランジスタのコレクタ領
域を形成しておりｎ型の高濃度領域４２を通じて
電極１１に接続される。領域４２はCMOSICの
製造プロセスにおいて図示されていない
CMOSICのｐチヤンネルMOSトランジスタのチ
ヤンネルカツトとして形成される。トランジスタ
のベース領域となるｐ型領域５０はｐ型の高濃度
領域５１を通じて電極１１と接続される。ここで
ｐ型領域５０はCMOSICの製造プロセスにおい
てｎチヤンネルMOSトランジスタの基体（Ｐウ
エル）を作るときに同時に形成され、ｐ型の高濃
度領域５１は図示していないｎチヤンネルMOS
トランジスタのチヤンネルカツトとして形成され
る。トランジスタのエミツタ領域となる高濃度の
ｎ型領域４１はCMOSプロセスにおいて領域４
２と同じ工程で形成されており、電極１０に接続
されている。また領域６０は酸化膜であり、第１
図ａの構成はCMOSICプロセスに何ら新規なプ
ロセスを導入することなしに達成し得るものであ
る。第１図ｂにトランジスタのシンボルを用いて
第１図ａの回路構成を示した。第１図ｂから明ら
かなようにトランジスタ１のベースとコレクタが
接続されているため、電極１１と電極１０を通つ
て流れる電流は基本的にダイオード特性を示し、
かつベース・エミツタ間に順方向の定電流を流し
た場合の温特もダイオードとほぼ同じであり、従
つてその電極１０と１１の間に電圧の温度感度は
約2.5mV／℃から3mV／℃位になる。第２図に
第１図の感温素子を用いて温度検出装置を構成し
た場合の回路図を示す。第２図において５は上記
感温素子１００に順方向電流を供給する定電流回
路であり、感温素子１００の電極１０と１１の間
の電圧降下を電圧計６で測定すれば温度を知るこ
とができる。しかし単一のトランジスタを用いた
感温素子１００は上記したように3mV／℃以下
の温度感度しかないので、電圧計６として高精度
のものが必要となる。特に電圧計６として
CMOSICで形成したAD変換回路を用いる場合
CMOSコンパレータのオフセツト電圧を10mV以
下に下げることが困難であるので、１℃程度の精
度をもつた温度計を得る為には、複雑なオフセツ
ト電圧消去回路を使用しなければならない。
方向電圧降下を利用する感温素子のデバイスとし
て第１図ａに示す構成のトランジスタが利用され
ていた。第１図ａで半導体基板４０はｎ型の基板
であるとして以下説明する。第１図ａにおいてｎ
型の半導体基板４０はトランジスタのコレクタ領
域を形成しておりｎ型の高濃度領域４２を通じて
電極１１に接続される。領域４２はCMOSICの
製造プロセスにおいて図示されていない
CMOSICのｐチヤンネルMOSトランジスタのチ
ヤンネルカツトとして形成される。トランジスタ
のベース領域となるｐ型領域５０はｐ型の高濃度
領域５１を通じて電極１１と接続される。ここで
ｐ型領域５０はCMOSICの製造プロセスにおい
てｎチヤンネルMOSトランジスタの基体（Ｐウ
エル）を作るときに同時に形成され、ｐ型の高濃
度領域５１は図示していないｎチヤンネルMOS
トランジスタのチヤンネルカツトとして形成され
る。トランジスタのエミツタ領域となる高濃度の
ｎ型領域４１はCMOSプロセスにおいて領域４
２と同じ工程で形成されており、電極１０に接続
されている。また領域６０は酸化膜であり、第１
図ａの構成はCMOSICプロセスに何ら新規なプ
ロセスを導入することなしに達成し得るものであ
る。第１図ｂにトランジスタのシンボルを用いて
第１図ａの回路構成を示した。第１図ｂから明ら
かなようにトランジスタ１のベースとコレクタが
接続されているため、電極１１と電極１０を通つ
て流れる電流は基本的にダイオード特性を示し、
かつベース・エミツタ間に順方向の定電流を流し
た場合の温特もダイオードとほぼ同じであり、従
つてその電極１０と１１の間に電圧の温度感度は
約2.5mV／℃から3mV／℃位になる。第２図に
第１図の感温素子を用いて温度検出装置を構成し
た場合の回路図を示す。第２図において５は上記
感温素子１００に順方向電流を供給する定電流回
路であり、感温素子１００の電極１０と１１の間
の電圧降下を電圧計６で測定すれば温度を知るこ
とができる。しかし単一のトランジスタを用いた
感温素子１００は上記したように3mV／℃以下
の温度感度しかないので、電圧計６として高精度
のものが必要となる。特に電圧計６として
CMOSICで形成したAD変換回路を用いる場合
CMOSコンパレータのオフセツト電圧を10mV以
下に下げることが困難であるので、１℃程度の精
度をもつた温度計を得る為には、複雑なオフセツ
ト電圧消去回路を使用しなければならない。
本発明は従来の半導体感温素子の低い温度感度
を改善するためになされたものである。以下第３
図〜第６図により本発明を詳細に説明する。
を改善するためになされたものである。以下第３
図〜第６図により本発明を詳細に説明する。
第３図は、本発明による半導体感温装置１０１
（点線内部）及びそれを用いた半導体感温装置の
一実施例である。トランジスタ１はそのベースと
コレクタが接続点１１で接続された構成となつて
おり、第１図のものと同じである。トランジスタ
１のエミツタはトランジスタ２のベースに接続さ
れ、コレクタを接続点１１で共通にしたいわゆる
ダーリントン接続となつている。トランジスタ２
のエミツタ２０と、トランジスタ１と２の共通コ
レクタに電流源５により定電流を流すとトランジ
スタ１と２のベース・エミツタ間の電圧降下の和
が感温素子１０１の両端に表われる。従つてこの
感温素子１０１の温度感度は第１図の感温素子１
００の場合の約２倍、即ち約5mV／℃から
6mV／℃になる。さらにダーリントン接続され
るトランジスタの数を増せば感温素子としての温
度感度はトランジスタ数に比例して増加すること
になり、電圧計６をCMOSICで構成しチツプの
温度計としても容易に温度精度１℃のものを得る
ことができるようになる。このようにトランジス
タを多段ダーリントン接続した場合の第１の問題
点は、２段目以降のトランジスタの電流増幅率β
のプロセスによるばらつきである。第３図におい
てトランジスタ２のエミツタに流れる電流を一定
とすると、エミツタに流れる定電流の１／（β2＋１） 倍の電流がトランジスタ２のベースに流れること
になる。但しβ2はトランジスタ２の電流増幅率で
ある。）その結果トランジスタ１のエミツタ電流
はβ2のバラツキに依存して変り、トランジスタ１
でのベース・エミツタ間電圧降下の変動となつて
現われる。従つてトランジスタの電流増幅率βが
プロセス等により変動すると、本発明の感温素子
に一定の電流を流したとしても、感温素子ごとに
異なつた電圧降下を示すことになり量産上好まし
くない。しかし幸運なことに第４図に示すように
CMOSICプロセスにより形成されるトランジス
タ２のベース領域５５はCMOSICのｎチヤンネ
ルトランジスタのＰウエルと同時に形成されるた
め拡散長が6μm〜8μm程度と深くそれがトランジ
スタ２のベース幅となるため、電流増幅率βは安
定しておりそのバラツキは10％以内であり、１℃
程度の温度検出精度を得る感温素子としては十分
に小さいと考えることができる。すなわちベース
幅があるのでβ2の影響は無視してよい。第４図は
トランジスタ１の後に用いられるトランジスタの
構造を示しており、基板４０は第１図ａに示した
トランジスタ１と共通のｎ基板であり、ベース領
域５５とｐ型のチヤンネルカツト領域５６とエミ
ツタ領域４６とはそれぞれ第１図のベース領域５
０、ｐ型のチヤンネルカツト領域５１、エミツタ
領域４１と同一の工程において形成される。
（点線内部）及びそれを用いた半導体感温装置の
一実施例である。トランジスタ１はそのベースと
コレクタが接続点１１で接続された構成となつて
おり、第１図のものと同じである。トランジスタ
１のエミツタはトランジスタ２のベースに接続さ
れ、コレクタを接続点１１で共通にしたいわゆる
ダーリントン接続となつている。トランジスタ２
のエミツタ２０と、トランジスタ１と２の共通コ
レクタに電流源５により定電流を流すとトランジ
スタ１と２のベース・エミツタ間の電圧降下の和
が感温素子１０１の両端に表われる。従つてこの
感温素子１０１の温度感度は第１図の感温素子１
００の場合の約２倍、即ち約5mV／℃から
6mV／℃になる。さらにダーリントン接続され
るトランジスタの数を増せば感温素子としての温
度感度はトランジスタ数に比例して増加すること
になり、電圧計６をCMOSICで構成しチツプの
温度計としても容易に温度精度１℃のものを得る
ことができるようになる。このようにトランジス
タを多段ダーリントン接続した場合の第１の問題
点は、２段目以降のトランジスタの電流増幅率β
のプロセスによるばらつきである。第３図におい
てトランジスタ２のエミツタに流れる電流を一定
とすると、エミツタに流れる定電流の１／（β2＋１） 倍の電流がトランジスタ２のベースに流れること
になる。但しβ2はトランジスタ２の電流増幅率で
ある。）その結果トランジスタ１のエミツタ電流
はβ2のバラツキに依存して変り、トランジスタ１
でのベース・エミツタ間電圧降下の変動となつて
現われる。従つてトランジスタの電流増幅率βが
プロセス等により変動すると、本発明の感温素子
に一定の電流を流したとしても、感温素子ごとに
異なつた電圧降下を示すことになり量産上好まし
くない。しかし幸運なことに第４図に示すように
CMOSICプロセスにより形成されるトランジス
タ２のベース領域５５はCMOSICのｎチヤンネ
ルトランジスタのＰウエルと同時に形成されるた
め拡散長が6μm〜8μm程度と深くそれがトランジ
スタ２のベース幅となるため、電流増幅率βは安
定しておりそのバラツキは10％以内であり、１℃
程度の温度検出精度を得る感温素子としては十分
に小さいと考えることができる。すなわちベース
幅があるのでβ2の影響は無視してよい。第４図は
トランジスタ１の後に用いられるトランジスタの
構造を示しており、基板４０は第１図ａに示した
トランジスタ１と共通のｎ基板であり、ベース領
域５５とｐ型のチヤンネルカツト領域５６とエミ
ツタ領域４６とはそれぞれ第１図のベース領域５
０、ｐ型のチヤンネルカツト領域５１、エミツタ
領域４１と同一の工程において形成される。
さてトランジスタをダーリントン接続した場合
の第２の問題点はダーリントン接続終段のトラン
ジスタのエミツタに流れる電流の（β＋１）分の
１しかその前段のトランジスタのエミツタには流
れないため、前段になる程、等比級数的に動作電
流が減少し回路全体の動作を不安定なものにする
ことである。この問題を改善するにはトランジス
タの電流増幅率βを低減すればよいのであるが、
そのためにまず考えつくのは第４図のベース領域
５５を深くしてベース幅を拡げること及びその領
域の濃度を濃くしてやることである。ベース領域
濃度を濃くすることはCMOSICのＰウエルと独
立してベース領域となる部分にイオンインプラ等
により不純物をドーズしてやり、その後の拡散工
程はCMOSICのＰウエルの拡散と同時に行なう
ことにより比較的容易に達成し得るが、ベース領
域の幅を20μm以上にすることは製造時間等の問
題もありかなり困難である。しかし上記した方法
の他に実効的に電流増幅率βを低減する方法を第
５図に示す。第５図に示すようにベース領域５５
の中にエミツタ４６の他に高濃度のｎ型領域４７
を設けてそれを第２のコレクタとして用い、この
コレクタ領域４７に落ちたエミツタからの拡散電
荷をベースに返してやれば、その前後トランジス
タのエミツタに流れる電流をあまり減少させない
で済むことになる。第５図において第２のコレク
タ領域４７とエミツタ４６の間に設けられた領域
５７はエミツタ４６からベース領域５５の表面を
通じて第２のコレクタ４７へ表面電流が流れるこ
とを防ぐ役割を有している。第５図においては第
４図との対応を明らかにするため第４図と同一の
エミツタ領域４６の外側に第２のコレクタ領域４
７を設けたが、第２のコレクタ４７に流れる電流
を増加させる為実際にはエミツタ領域４６を分割
し、その回りを第２のコレクタ４７がとりまくよ
うな構成が望ましい。第６図に第５図の構造のト
ランジスタを用いた場合の感温素子１０２（点線
内）の回路構成及びそれを用いた半導体感温装置
の回路図を示す。
の第２の問題点はダーリントン接続終段のトラン
ジスタのエミツタに流れる電流の（β＋１）分の
１しかその前段のトランジスタのエミツタには流
れないため、前段になる程、等比級数的に動作電
流が減少し回路全体の動作を不安定なものにする
ことである。この問題を改善するにはトランジス
タの電流増幅率βを低減すればよいのであるが、
そのためにまず考えつくのは第４図のベース領域
５５を深くしてベース幅を拡げること及びその領
域の濃度を濃くしてやることである。ベース領域
濃度を濃くすることはCMOSICのＰウエルと独
立してベース領域となる部分にイオンインプラ等
により不純物をドーズしてやり、その後の拡散工
程はCMOSICのＰウエルの拡散と同時に行なう
ことにより比較的容易に達成し得るが、ベース領
域の幅を20μm以上にすることは製造時間等の問
題もありかなり困難である。しかし上記した方法
の他に実効的に電流増幅率βを低減する方法を第
５図に示す。第５図に示すようにベース領域５５
の中にエミツタ４６の他に高濃度のｎ型領域４７
を設けてそれを第２のコレクタとして用い、この
コレクタ領域４７に落ちたエミツタからの拡散電
荷をベースに返してやれば、その前後トランジス
タのエミツタに流れる電流をあまり減少させない
で済むことになる。第５図において第２のコレク
タ領域４７とエミツタ４６の間に設けられた領域
５７はエミツタ４６からベース領域５５の表面を
通じて第２のコレクタ４７へ表面電流が流れるこ
とを防ぐ役割を有している。第５図においては第
４図との対応を明らかにするため第４図と同一の
エミツタ領域４６の外側に第２のコレクタ領域４
７を設けたが、第２のコレクタ４７に流れる電流
を増加させる為実際にはエミツタ領域４６を分割
し、その回りを第２のコレクタ４７がとりまくよ
うな構成が望ましい。第６図に第５図の構造のト
ランジスタを用いた場合の感温素子１０２（点線
内）の回路構成及びそれを用いた半導体感温装置
の回路図を示す。
以上基板４０としてｎ型半導体を用いた場合に
ついて説明してきたが、本発明の半導体感温装置
はｐ型の基板の上においても同様に操作できるこ
とはもちろんである。
ついて説明してきたが、本発明の半導体感温装置
はｐ型の基板の上においても同様に操作できるこ
とはもちろんである。
上記したように本発明によればコレクタを共通
としたトランジスタの多段のダーリントン接続に
より、ダイオードを多段に接続した感温素子と同
等の温度感度及び安定なバラツキの少ない感温素
子を提供することができる。特にCMOSICプロ
セスでは完全に電気的に分離されたトランジスタ
あるいはダイオードを作成することは困難であ
り、本発明の如くコレクタが共通である為分離を
必要としない構成の感温素子はCMOSプロセス
と共存が容易であるという点で即ち半導体感温装
置の１チツプ化に向いているという点で非常に優
れている。
としたトランジスタの多段のダーリントン接続に
より、ダイオードを多段に接続した感温素子と同
等の温度感度及び安定なバラツキの少ない感温素
子を提供することができる。特にCMOSICプロ
セスでは完全に電気的に分離されたトランジスタ
あるいはダイオードを作成することは困難であ
り、本発明の如くコレクタが共通である為分離を
必要としない構成の感温素子はCMOSプロセス
と共存が容易であるという点で即ち半導体感温装
置の１チツプ化に向いているという点で非常に優
れている。
第１図ａ，ｂは各々従来のCMOSICにおいて
使用されている感温素子の構造の断面図、および
等価回路図である。第２図は、第１図の感温素子
を用いた温度検出回路の回路図である。第３図は
本発明のトランジスタをダーリントン接続して構
成した感温素子の等価回路及びそれを用いた半導
体感温装置の回路図である。第４図は第３図のト
ランジスタ２及びそれ以降のトランジスタの断面
図であり、第５図は第４図のトランジスタに第２
のコレクタを設けて実効的な電流増幅率の低減を
計つたトランジスタの断面図であり、第６図は第
５図のトランジスタを用いた感温素子の等価回路
及びそれを用いた半導体感温装置の回路図であ
る。 １…従来の感温素子、２…ダーリントン接続さ
れる第２のトランジスタ、３…ダーリントン接続
される第２のコレクタを有する第２のトランジス
タ、５…定電流源、６…電圧計、１０，２０，３
０…エミツタ電極、１１，２１，３１…コレクタ
電極、２２，３２…ベース電極、４０…ｎ型回路
基板、４１，４６…高濃度ｎ型のエミツタ領域、
４２…高濃度ｎ型のチヤンネルカツト領域、４７
…第２のコレクタ領域、５０，５５…ｐ型のベー
ス領域、５１，５６…高濃度ｐ型のチヤンネルカ
ツト領域、６０…表面酸化膜。
使用されている感温素子の構造の断面図、および
等価回路図である。第２図は、第１図の感温素子
を用いた温度検出回路の回路図である。第３図は
本発明のトランジスタをダーリントン接続して構
成した感温素子の等価回路及びそれを用いた半導
体感温装置の回路図である。第４図は第３図のト
ランジスタ２及びそれ以降のトランジスタの断面
図であり、第５図は第４図のトランジスタに第２
のコレクタを設けて実効的な電流増幅率の低減を
計つたトランジスタの断面図であり、第６図は第
５図のトランジスタを用いた感温素子の等価回路
及びそれを用いた半導体感温装置の回路図であ
る。 １…従来の感温素子、２…ダーリントン接続さ
れる第２のトランジスタ、３…ダーリントン接続
される第２のコレクタを有する第２のトランジス
タ、５…定電流源、６…電圧計、１０，２０，３
０…エミツタ電極、１１，２１，３１…コレクタ
電極、２２，３２…ベース電極、４０…ｎ型回路
基板、４１，４６…高濃度ｎ型のエミツタ領域、
４２…高濃度ｎ型のチヤンネルカツト領域、４７
…第２のコレクタ領域、５０，５５…ｐ型のベー
ス領域、５１，５６…高濃度ｐ型のチヤンネルカ
ツト領域、６０…表面酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板を共通のコレクタと
し、ダーリントン接続された少なくとも２個以上
のトランジスタからなり、ダーリントン接続初段
のトランジスタのベースを前記共通コレクタに接
続して第１の電極となすと共に、ダーリントン接
続終段のトランジスタのエミツタを第２の電極と
なし、前記第１の電極と前記第２の電極との間に
定電流回路を接続したことを特徴とする半導体感
温装置。 ２ 初段のトランジスタ以外のトランジスタのベ
ース領域内に前記共通コレクタから分離して設け
られたコレクタ領域と前記ベース領域とを電気的
に接続したことを特徴とする特許請求の範囲第１
項記載の半導体感温装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175606A JPS5799789A (en) | 1980-12-12 | 1980-12-12 | Semiconductor thermo-sensitive element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175606A JPS5799789A (en) | 1980-12-12 | 1980-12-12 | Semiconductor thermo-sensitive element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799789A JPS5799789A (en) | 1982-06-21 |
| JPS6322475B2 true JPS6322475B2 (ja) | 1988-05-12 |
Family
ID=15999027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175606A Granted JPS5799789A (en) | 1980-12-12 | 1980-12-12 | Semiconductor thermo-sensitive element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799789A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930029A (ja) * | 1982-08-12 | 1984-02-17 | Seiko Instr & Electronics Ltd | 温度検出装置 |
| JP4863818B2 (ja) * | 2006-08-29 | 2012-01-25 | セイコーインスツル株式会社 | 温度センサ回路 |
| US9541599B2 (en) | 2011-04-04 | 2017-01-10 | Fuji Electric Co., Ltd. | Power switch wafer test method |
-
1980
- 1980-12-12 JP JP55175606A patent/JPS5799789A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799789A (en) | 1982-06-21 |
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