JPS63223935A - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPS63223935A JPS63223935A JP62056542A JP5654287A JPS63223935A JP S63223935 A JPS63223935 A JP S63223935A JP 62056542 A JP62056542 A JP 62056542A JP 5654287 A JP5654287 A JP 5654287A JP S63223935 A JPS63223935 A JP S63223935A
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical
- bit
- addressing mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、処理装置のアドレス変換の高速化に係り、特
に51ビツトを越える大容量のアドレスのアドレス変換
に適するアドレス変換バッファの構成方法に関する。
に51ビツトを越える大容量のアドレスのアドレス変換
に適するアドレス変換バッファの構成方法に関する。
従来、24ビツトアドレツシングにおけるアドレス変換
バッファ(TLB)については、アイビーエム、システ
ム/370.グリ/シプルズ オグ、d−ヘL/−シI
I 7ズ、(よりM System1570Prin
ciples of 0perations )に
、31ビツトアドレツシングにおけるTLBについては
、アイビーエム、システム/ 370エクステンデツビ
アー中テクチヤ、プリンシプルズ オプ オペレージ重
ンズ、(よりM System1570 F!xten
ded Architecture、Pr1ncip
lesof 0perations )に動作概要が
示されている。しかし、いずれも1面のTLBを使用す
るものである。また、31ビツト以上のアドレッシング
に適応できる構成とはなっていない。
バッファ(TLB)については、アイビーエム、システ
ム/370.グリ/シプルズ オグ、d−ヘL/−シI
I 7ズ、(よりM System1570Prin
ciples of 0perations )に
、31ビツトアドレツシングにおけるTLBについては
、アイビーエム、システム/ 370エクステンデツビ
アー中テクチヤ、プリンシプルズ オプ オペレージ重
ンズ、(よりM System1570 F!xten
ded Architecture、Pr1ncip
lesof 0perations )に動作概要が
示されている。しかし、いずれも1面のTLBを使用す
るものである。また、31ビツト以上のアドレッシング
に適応できる構成とはなっていない。
・近年のデータ処理量の増加はますます加速されており
、近い将来アドレッシング巾も51ビツトを越すことが
予想され、この場合複数のアドレッシングモードが共存
する。この時、上記従来技術に示すような、ただ−面の
TLBを使用する場合け激しくアドレッシングモードが
遷移するような場合においては、NotinTLB率(
N工TR)が増加することが予測される。N工THの増
加はアドレス変換オーバヘッドの増加に直結しており何
らかの改善策が必要である。また、31ビツトを越すア
ドレッシングモードではTLB容量も膨大となり、これ
を減少し、RAM個数を減少させることも必要である。
、近い将来アドレッシング巾も51ビツトを越すことが
予想され、この場合複数のアドレッシングモードが共存
する。この時、上記従来技術に示すような、ただ−面の
TLBを使用する場合け激しくアドレッシングモードが
遷移するような場合においては、NotinTLB率(
N工TR)が増加することが予測される。N工THの増
加はアドレス変換オーバヘッドの増加に直結しており何
らかの改善策が必要である。また、31ビツトを越すア
ドレッシングモードではTLB容量も膨大となり、これ
を減少し、RAM個数を減少させることも必要である。
不発明の目的は、主に複数のアドレッシングモード間の
遷移に伴なって発生するNot in TLBを抑える
ことにあり、またTLB答量の増加を抑えることができ
る使用方法をも提供することである。
遷移に伴なって発生するNot in TLBを抑える
ことにあり、またTLB答量の増加を抑えることができ
る使用方法をも提供することである。
上記目的は、アドレス長の異なるTLBを複数面設け、
1)アドレッングモード遷移に伴なうNot in
TLB発生を抑えることは、複数TLBをアドレッシ
ングモード対応にもつこと、2)TLB答量の減少は、
アドレス範囲毎に使用TLBを選択することにより、低
位アドレス範囲用TLBの上位部分を設置不要とするこ
と、により達成される。
1)アドレッングモード遷移に伴なうNot in
TLB発生を抑えることは、複数TLBをアドレッシ
ングモード対応にもつこと、2)TLB答量の減少は、
アドレス範囲毎に使用TLBを選択することにより、低
位アドレス範囲用TLBの上位部分を設置不要とするこ
と、により達成される。
1)アドレス長の異なる複数のTLBは、それぞれアド
レッシングモード対応に1面ずつ用意され、例えば51
ビツト以内アドレッシングモードでの論理アドレス/実
アドレス対はTLBlに登録参照され、31ビツト以上
アドレッシング°モードでの論理アドレス/実アドレス
対はTLB2に登録参照される。これをアドレッシング
モードにより切替えて使用することにより、一方のそ−
ドで作成されたTLBエン) IJが他方のモードで削
除書替えられることが皆無となる。
レッシングモード対応に1面ずつ用意され、例えば51
ビツト以内アドレッシングモードでの論理アドレス/実
アドレス対はTLBlに登録参照され、31ビツト以上
アドレッシング°モードでの論理アドレス/実アドレス
対はTLB2に登録参照される。これをアドレッシング
モードにより切替えて使用することにより、一方のそ−
ドで作成されたTLBエン) IJが他方のモードで削
除書替えられることが皆無となる。
2)論理アドレスをある境界アドレス(例えば2 バイ
ト)の上下で分け、例えばこれ以内のものはTLBlに
登録、参照し、これ以上のものはTI、B2に登録、参
照する。これによりTLB 1で・はTLB2に必要な
31ビツト以上のアドレス部に対するTLB容量が不要
となる。
ト)の上下で分け、例えばこれ以内のものはTLBlに
登録、参照し、これ以上のものはTI、B2に登録、参
照する。これによりTLB 1で・はTLB2に必要な
31ビツト以上のアドレス部に対するTLB容量が不要
となる。
以下、本発明の一実施例を第1図九より説明する。第1
図は複数のTLBをアドレッシングモードで切替えて使
用する例である。論理アドレスレジスタ1には、psw
11中の51ビツト以上アドレッシングモードビット(
ここでは48ビツトアドレツシングモードと記す)
SGビットの埴に捉って、48ビツトアトレツジ/グモ
一ド形式の論理7ドレx(SX 、PK、DX )かに
51/24 ビットアドレッシングモード形式の論理ア
ドレス(s、p。
図は複数のTLBをアドレッシングモードで切替えて使
用する例である。論理アドレスレジスタ1には、psw
11中の51ビツト以上アドレッシングモードビット(
ここでは48ビツトアドレツシングモードと記す)
SGビットの埴に捉って、48ビツトアトレツジ/グモ
一ド形式の論理7ドレx(SX 、PK、DX )かに
51/24 ビットアドレッシングモード形式の論理ア
ドレス(s、p。
D)が格納されている。BG=1の時、48ビツトアド
レツシングモード、5G=Qの時、51/24ビツトア
ドレツシングモードである。アドレス変換バッファ(T
LB)4は51 /24ビツトアドレンンングモードの
論理ページアドレス/実ページアドレス対を保持し、ア
ドレス変換バッファ(TLB)5は48ビツトアドレツ
シングモードの論理ページアドレス/実ページアドレス
対を保持する。
レツシングモード、5G=Qの時、51/24ビツトア
ドレツシングモードである。アドレス変換バッファ(T
LB)4は51 /24ビツトアドレンンングモードの
論理ページアドレス/実ページアドレス対を保持し、ア
ドレス変換バッファ(TLB)5は48ビツトアドレツ
シングモードの論理ページアドレス/実ページアドレス
対を保持する。
St) : O即?) 51/24ビノトアドレツンン
グモードの時のアドレス変換動作を以下に示す。
グモードの時のアドレス変換動作を以下に示す。
ユニット選択信号とししアドレッングモード信号45が
用いられており、SG=:Qにより第1セレクタ及び第
2セレクタにおいてTLBユニット13の第1出力及び
第2出力が選択されている。従ってTLBユニット13
によってアドレス変換が行なわれる。論理アドレスレジ
スタ1中の論理ページアドレス部(8,P)25.24
がTLBエントリ制御部2に入力され、TLBエントリ
制御部2はTLB4のエントリアドレス27と、TLB
中の論理ページアドレス部と同形式をもつ比較対象論理
ページアドレス26を生成する。TLBエントリアドレ
ス27により選択されたTIIB4のエントリに登録さ
れている論理ページアドレスがTI、B4の第1の出力
30として出力される。上記比較対象論理ページアドレ
ス26とTLB4の第1の出力30’(登録論理ページ
アドレス)がコンパレータ6で比較され、比較結果34
はTLBユニット13の第1の出力34となる。TLB
エントリアドレス27により選択されたTLB4のエン
トリに登録されている実ページアドレスは、TLB4の
第2の出力31として出力されTI、Bユニット13の
第2の出方となる。TI、Bユニット13の第1の出力
54及び第2゜の出力31はそれぞれ第1のセレクタ8
及び第2のセレクタの入力となり、SG=:Qのアドレ
ッシングモード信号45によりそれぞれそのまま第1セ
レクタ8の出力即ちNot in TLB信号36
及び第2セレクタ9の出力となる。Not in
TLB(1号36が一致、即ち上記TLB登録論理ペー
ジアドレスと比較対象論理ページアドレスが一致したこ
とを示した場合は第2のセレクタ9の出力37がギアド
レスレジスタ10に格納されて、アドレス変換は終了す
る。Not in TLB信号36が不一致を示し
た場合は比較対象論理ページアドレスがTLB4に登録
されていないため、Not in TLB信号36
によってアドレス変換テーブル12によるアドレス変換
が起動され、論理アドレスレジスタ1の論理ページアド
レス部(S、P)、23,24から・実ページアドレス
が求められ、実アドレスレジスタに格納される。この時
、同時に第1のゲート及び第2のゲートが開くように制
御され、TLBエントリ制御部2で生成された比較対象
論理ページアドレス26が新しいTLB登録論理ページ
アドレスとしてTLB4に登録され、また、アドレス変
換テーブル12によりアドレス変換された実ページアド
レス40が新しいTLB登録実ページアドレスとしてT
LB4に登録される。
用いられており、SG=:Qにより第1セレクタ及び第
2セレクタにおいてTLBユニット13の第1出力及び
第2出力が選択されている。従ってTLBユニット13
によってアドレス変換が行なわれる。論理アドレスレジ
スタ1中の論理ページアドレス部(8,P)25.24
がTLBエントリ制御部2に入力され、TLBエントリ
制御部2はTLB4のエントリアドレス27と、TLB
中の論理ページアドレス部と同形式をもつ比較対象論理
ページアドレス26を生成する。TLBエントリアドレ
ス27により選択されたTIIB4のエントリに登録さ
れている論理ページアドレスがTI、B4の第1の出力
30として出力される。上記比較対象論理ページアドレ
ス26とTLB4の第1の出力30’(登録論理ページ
アドレス)がコンパレータ6で比較され、比較結果34
はTLBユニット13の第1の出力34となる。TLB
エントリアドレス27により選択されたTLB4のエン
トリに登録されている実ページアドレスは、TLB4の
第2の出力31として出力されTI、Bユニット13の
第2の出方となる。TI、Bユニット13の第1の出力
54及び第2゜の出力31はそれぞれ第1のセレクタ8
及び第2のセレクタの入力となり、SG=:Qのアドレ
ッシングモード信号45によりそれぞれそのまま第1セ
レクタ8の出力即ちNot in TLB信号36
及び第2セレクタ9の出力となる。Not in
TLB(1号36が一致、即ち上記TLB登録論理ペー
ジアドレスと比較対象論理ページアドレスが一致したこ
とを示した場合は第2のセレクタ9の出力37がギアド
レスレジスタ10に格納されて、アドレス変換は終了す
る。Not in TLB信号36が不一致を示し
た場合は比較対象論理ページアドレスがTLB4に登録
されていないため、Not in TLB信号36
によってアドレス変換テーブル12によるアドレス変換
が起動され、論理アドレスレジスタ1の論理ページアド
レス部(S、P)、23,24から・実ページアドレス
が求められ、実アドレスレジスタに格納される。この時
、同時に第1のゲート及び第2のゲートが開くように制
御され、TLBエントリ制御部2で生成された比較対象
論理ページアドレス26が新しいTLB登録論理ページ
アドレスとしてTLB4に登録され、また、アドレス変
換テーブル12によりアドレス変換された実ページアド
レス40が新しいTLB登録実ページアドレスとしてT
LB4に登録される。
5G=1即ち48ビツトアドレツシングモードの時のア
ドレス変換動作は、第1のセレクタ8及び第2のセレク
タ9においてTLBユニット14の第。
ドレス変換動作は、第1のセレクタ8及び第2のセレク
タ9においてTLBユニット14の第。
1出力35及び第2の出力33が選択されること、論理
アドレスレジスタ中の論理アドレスが48ビツトアドレ
ツシングモ一ド形式であり、アドレス変換。
アドレスレジスタ中の論理アドレスが48ビツトアドレ
ツシングモ一ド形式であり、アドレス変換。
にけ論理ヘージアトレス部(SX 、 PX ) 20
.2175L使用されること、アドレス長が異なること
を除いてTLBユニット13を使用した5a=0でのア
ドレス変換動作と同様である。
.2175L使用されること、アドレス長が異なること
を除いてTLBユニット13を使用した5a=0でのア
ドレス変換動作と同様である。
次に第2図により複数のTLBを論理アドレスの直その
ものにより切替えて使用する場合の実施例を説明する。
ものにより切替えて使用する場合の実施例を説明する。
第1図と同様に論理アドレスレジスタ1には、PSWl
lの8Gビツトの値に従って48ピツトアドレツシング
モ一ド形式の論理アドレx(8X、PX、DI)あルイ
は51/24ビツトアドレツシングモ一ド形式の論理ア
ドレス(Sp PaD)が格納されている。第2図では
、DIとDは同じ巾をもっている。TLBユニット13
とTLB’ユニット14は、31ビツトアドレツシング
で包含できる論理アドレスと31ビツト以上のアトレッ
ジフグで包含する論理アドレスをそれぞれ登録及び参照
する。ユニット選択信号として、論理アドレスレジスタ
1の31ビツト以上の部分即ちSX部の筐20を入力と
するゼロ検出部13の出力46を用いる。
lの8Gビツトの値に従って48ピツトアドレツシング
モ一ド形式の論理アドレx(8X、PX、DI)あルイ
は51/24ビツトアドレツシングモ一ド形式の論理ア
ドレス(Sp PaD)が格納されている。第2図では
、DIとDは同じ巾をもっている。TLBユニット13
とTLB’ユニット14は、31ビツトアドレツシング
で包含できる論理アドレスと31ビツト以上のアトレッ
ジフグで包含する論理アドレスをそれぞれ登録及び参照
する。ユニット選択信号として、論理アドレスレジスタ
1の31ビツト以上の部分即ちSX部の筐20を入力と
するゼロ検出部13の出力46を用いる。
即ち、SX部がゼロの時はTLBユニット13によッテ
アドレス変換が行なわれ、SX部がゼロでなければTL
Bユニット14によってアドレス変換が行なわれる。ア
ドレス変換動作は第1図を用いて説明したのと同様であ
る。
アドレス変換が行なわれ、SX部がゼロでなければTL
Bユニット14によってアドレス変換が行なわれる。ア
ドレス変換動作は第1図を用いて説明したのと同様であ
る。
本発明によれば、
1)アドレッシングモードにより複数TLBを切替えて
使用することにより、一方のモードで作成されたTLB
エントリが他方のモードで削除書替えられることが皆無
となる。従って、複数のアドレッシングモードがどの位
の頻度で一方から他方へ、また逆に遷移するかは、処理
装置で走行するプログラムの特性によるが、1面のTL
Bを双方のモードから書替えながら処理する場合に比ベ
アドレス変換オーバヘッドを小さく抑えることが可能で
ある。
使用することにより、一方のモードで作成されたTLB
エントリが他方のモードで削除書替えられることが皆無
となる。従って、複数のアドレッシングモードがどの位
の頻度で一方から他方へ、また逆に遷移するかは、処理
装置で走行するプログラムの特性によるが、1面のTL
Bを双方のモードから書替えながら処理する場合に比ベ
アドレス変換オーバヘッドを小さく抑えることが可能で
ある。
2)論理アドレスの直そのものにより複数TLBを切替
えて使用する場合、低位アドレスを登録参照するTLB
Fi、例えば第2図の構成におけるTLB4は8X部の
ための容量を必要としないため、1面ですべてのアドレ
スを包含するTLBに比べk ITI、Bエントリ当た
り17ビツトのRAlt容量減少が可能である。
えて使用する場合、低位アドレスを登録参照するTLB
Fi、例えば第2図の構成におけるTLB4は8X部の
ための容量を必要としないため、1面ですべてのアドレ
スを包含するTLBに比べk ITI、Bエントリ当た
り17ビツトのRAlt容量減少が可能である。
第1図は、本発明のうち複数TLBをアドレッシングモ
ードにより切替えて使用する一実施例の構成図、第2図
は、本発明のうち複数TLBを論理アドレスの値そのも
ので切替えて使用する一実施例の構成図である。 1・・・論理アドレスレジスタ、 2.3・・・TLBエントリ制@部、 4.5・・・TLB。 6.7・・・コンパレータ、 8.9・・・セレクタ、 10・・・実アドレスレジスタ、 11・・・PSW。 12・・・アドレス変換テーブル、 1514・・・TLBユニット。 15・・・ゼロ検出部。
ードにより切替えて使用する一実施例の構成図、第2図
は、本発明のうち複数TLBを論理アドレスの値そのも
ので切替えて使用する一実施例の構成図である。 1・・・論理アドレスレジスタ、 2.3・・・TLBエントリ制@部、 4.5・・・TLB。 6.7・・・コンパレータ、 8.9・・・セレクタ、 10・・・実アドレスレジスタ、 11・・・PSW。 12・・・アドレス変換テーブル、 1514・・・TLBユニット。 15・・・ゼロ検出部。
Claims (1)
- 1、複数のアドレッシングモードと、そのアドレッシン
グモードにより異なる論理アドレス形式をもち、論理ア
ドレスを実アドレスに変換するに際し論理ページアドレ
スとそれをアドレス変換して得られる実ページアドレス
の変換対を保持するアドレス変換バッファ(TLB)を
用いて、論理アドレスレジスタ中の論理ページアドレス
から実ページアドレスへのアドレス変換を高速化するこ
とを特徴とする処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62056542A JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62056542A JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63223935A true JPS63223935A (ja) | 1988-09-19 |
Family
ID=13029972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62056542A Pending JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63223935A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484323A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
-
1987
- 1987-03-13 JP JP62056542A patent/JPS63223935A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484323A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
JP2635203B2 (ja) * | 1990-07-27 | 1997-07-30 | 株式会社日立製作所 | プログラム作成装置 |
JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
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