JPS63223935A - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPS63223935A JPS63223935A JP62056542A JP5654287A JPS63223935A JP S63223935 A JPS63223935 A JP S63223935A JP 62056542 A JP62056542 A JP 62056542A JP 5654287 A JP5654287 A JP 5654287A JP S63223935 A JPS63223935 A JP S63223935A
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical
- bit
- addressing mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、処理装置のアドレス変換の高速化に係り、特
に５１ビツトを越える大容量のアドレスのアドレス変換
に適するアドレス変換バッファの構成方法に関する。
に５１ビツトを越える大容量のアドレスのアドレス変換
に適するアドレス変換バッファの構成方法に関する。
従来、２４ビツトアドレツシングにおけるアドレス変換
バッファ（ＴＬＢ）については、アイビーエム、システ
ム／３７０．グリ／シプルズ オグ、ｄ−ヘＬ／−シＩ
Ｉ ７ズ、（よりＭ Ｓｙｓｔｅｍ１５７０Ｐｒｉｎ
ｃｉｐｌｅｓ ｏｆ ０ｐｅｒａｔｉｏｎｓ ）に
、３１ビツトアドレツシングにおけるＴＬＢについては
、アイビーエム、システム／ ３７０エクステンデツビ
アー中テクチヤ、プリンシプルズ オプ オペレージ重
ンズ、（よりＭ Ｓｙｓｔｅｍ１５７０ Ｆ！ｘｔｅｎ
ｄｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、Ｐｒ１ｎｃｉｐ
ｌｅｓｏｆ ０ｐｅｒａｔｉｏｎｓ ）に動作概要が
示されている。しかし、いずれも１面のＴＬＢを使用す
るものである。また、３１ビツト以上のアドレッシング
に適応できる構成とはなっていない。
バッファ（ＴＬＢ）については、アイビーエム、システ
ム／３７０．グリ／シプルズ オグ、ｄ−ヘＬ／−シＩ
Ｉ ７ズ、（よりＭ Ｓｙｓｔｅｍ１５７０Ｐｒｉｎ
ｃｉｐｌｅｓ ｏｆ ０ｐｅｒａｔｉｏｎｓ ）に
、３１ビツトアドレツシングにおけるＴＬＢについては
、アイビーエム、システム／ ３７０エクステンデツビ
アー中テクチヤ、プリンシプルズ オプ オペレージ重
ンズ、（よりＭ Ｓｙｓｔｅｍ１５７０ Ｆ！ｘｔｅｎ
ｄｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ、Ｐｒ１ｎｃｉｐ
ｌｅｓｏｆ ０ｐｅｒａｔｉｏｎｓ ）に動作概要が
示されている。しかし、いずれも１面のＴＬＢを使用す
るものである。また、３１ビツト以上のアドレッシング
に適応できる構成とはなっていない。
・近年のデータ処理量の増加はますます加速されており
、近い将来アドレッシング巾も５１ビツトを越すことが
予想され、この場合複数のアドレッシングモードが共存
する。この時、上記従来技術に示すような、ただ−面の
ＴＬＢを使用する場合け激しくアドレッシングモードが
遷移するような場合においては、ＮｏｔｉｎＴＬＢ率（
Ｎ工ＴＲ）が増加することが予測される。Ｎ工ＴＨの増
加はアドレス変換オーバヘッドの増加に直結しており何
らかの改善策が必要である。また、３１ビツトを越すア
ドレッシングモードではＴＬＢ容量も膨大となり、これ
を減少し、ＲＡＭ個数を減少させることも必要である。
、近い将来アドレッシング巾も５１ビツトを越すことが
予想され、この場合複数のアドレッシングモードが共存
する。この時、上記従来技術に示すような、ただ−面の
ＴＬＢを使用する場合け激しくアドレッシングモードが
遷移するような場合においては、ＮｏｔｉｎＴＬＢ率（
Ｎ工ＴＲ）が増加することが予測される。Ｎ工ＴＨの増
加はアドレス変換オーバヘッドの増加に直結しており何
らかの改善策が必要である。また、３１ビツトを越すア
ドレッシングモードではＴＬＢ容量も膨大となり、これ
を減少し、ＲＡＭ個数を減少させることも必要である。
不発明の目的は、主に複数のアドレッシングモード間の
遷移に伴なって発生するＮｏｔ ｉｎ ＴＬＢを抑える
ことにあり、またＴＬＢ答量の増加を抑えることができ
る使用方法をも提供することである。
遷移に伴なって発生するＮｏｔ ｉｎ ＴＬＢを抑える
ことにあり、またＴＬＢ答量の増加を抑えることができ
る使用方法をも提供することである。
上記目的は、アドレス長の異なるＴＬＢを複数面設け、
１）アドレッングモード遷移に伴なうＮｏｔ ｉｎ
ＴＬＢ発生を抑えることは、複数ＴＬＢをアドレッシ
ングモード対応にもつこと、２）ＴＬＢ答量の減少は、
アドレス範囲毎に使用ＴＬＢを選択することにより、低
位アドレス範囲用ＴＬＢの上位部分を設置不要とするこ
と、により達成される。
１）アドレッングモード遷移に伴なうＮｏｔ ｉｎ
ＴＬＢ発生を抑えることは、複数ＴＬＢをアドレッシ
ングモード対応にもつこと、２）ＴＬＢ答量の減少は、
アドレス範囲毎に使用ＴＬＢを選択することにより、低
位アドレス範囲用ＴＬＢの上位部分を設置不要とするこ
と、により達成される。
１）アドレス長の異なる複数のＴＬＢは、それぞれアド
レッシングモード対応に１面ずつ用意され、例えば５１
ビツト以内アドレッシングモードでの論理アドレス／実
アドレス対はＴＬＢｌに登録参照され、３１ビツト以上
アドレッシング°モードでの論理アドレス／実アドレス
対はＴＬＢ２に登録参照される。これをアドレッシング
モードにより切替えて使用することにより、一方のそ−
ドで作成されたＴＬＢエン） ＩＪが他方のモードで削
除書替えられることが皆無となる。
レッシングモード対応に１面ずつ用意され、例えば５１
ビツト以内アドレッシングモードでの論理アドレス／実
アドレス対はＴＬＢｌに登録参照され、３１ビツト以上
アドレッシング°モードでの論理アドレス／実アドレス
対はＴＬＢ２に登録参照される。これをアドレッシング
モードにより切替えて使用することにより、一方のそ−
ドで作成されたＴＬＢエン） ＩＪが他方のモードで削
除書替えられることが皆無となる。
２）論理アドレスをある境界アドレス（例えば２ バイ
ト）の上下で分け、例えばこれ以内のものはＴＬＢｌに
登録、参照し、これ以上のものはＴＩ、Ｂ２に登録、参
照する。これによりＴＬＢ １で・はＴＬＢ２に必要な
３１ビツト以上のアドレス部に対するＴＬＢ容量が不要
となる。
ト）の上下で分け、例えばこれ以内のものはＴＬＢｌに
登録、参照し、これ以上のものはＴＩ、Ｂ２に登録、参
照する。これによりＴＬＢ １で・はＴＬＢ２に必要な
３１ビツト以上のアドレス部に対するＴＬＢ容量が不要
となる。
以下、本発明の一実施例を第１図九より説明する。第１
図は複数のＴＬＢをアドレッシングモードで切替えて使
用する例である。論理アドレスレジスタ１には、ｐｓｗ
１１中の５１ビツト以上アドレッシングモードビット（
ここでは４８ビツトアドレツシングモードと記す）
ＳＧビットの埴に捉って、４８ビツトアトレツジ／グモ
一ド形式の論理７ドレｘ（ＳＸ 、ＰＫ、ＤＸ ）かに
５１／２４ ビットアドレッシングモード形式の論理ア
ドレス（ｓ、ｐ。
図は複数のＴＬＢをアドレッシングモードで切替えて使
用する例である。論理アドレスレジスタ１には、ｐｓｗ
１１中の５１ビツト以上アドレッシングモードビット（
ここでは４８ビツトアドレツシングモードと記す）
ＳＧビットの埴に捉って、４８ビツトアトレツジ／グモ
一ド形式の論理７ドレｘ（ＳＸ 、ＰＫ、ＤＸ ）かに
５１／２４ ビットアドレッシングモード形式の論理ア
ドレス（ｓ、ｐ。
Ｄ）が格納されている。ＢＧ＝１の時、４８ビツトアド
レツシングモード、５Ｇ＝Ｑの時、５１／２４ビツトア
ドレツシングモードである。アドレス変換バッファ（Ｔ
ＬＢ）４は５１ ／２４ビツトアドレンンングモードの
論理ページアドレス／実ページアドレス対を保持し、ア
ドレス変換バッファ（ＴＬＢ）５は４８ビツトアドレツ
シングモードの論理ページアドレス／実ページアドレス
対を保持する。
レツシングモード、５Ｇ＝Ｑの時、５１／２４ビツトア
ドレツシングモードである。アドレス変換バッファ（Ｔ
ＬＢ）４は５１ ／２４ビツトアドレンンングモードの
論理ページアドレス／実ページアドレス対を保持し、ア
ドレス変換バッファ（ＴＬＢ）５は４８ビツトアドレツ
シングモードの論理ページアドレス／実ページアドレス
対を保持する。
Ｓｔ） ： Ｏ即？） ５１／２４ビノトアドレツンン
グモードの時のアドレス変換動作を以下に示す。
グモードの時のアドレス変換動作を以下に示す。
ユニット選択信号とししアドレッングモード信号４５が
用いられており、ＳＧ＝：Ｑにより第１セレクタ及び第
２セレクタにおいてＴＬＢユニット１３の第１出力及び
第２出力が選択されている。従ってＴＬＢユニット１３
によってアドレス変換が行なわれる。論理アドレスレジ
スタ１中の論理ページアドレス部（８，Ｐ）２５．２４
がＴＬＢエントリ制御部２に入力され、ＴＬＢエントリ
制御部２はＴＬＢ４のエントリアドレス２７と、ＴＬＢ
中の論理ページアドレス部と同形式をもつ比較対象論理
ページアドレス２６を生成する。ＴＬＢエントリアドレ
ス２７により選択されたＴＩＩＢ４のエントリに登録さ
れている論理ページアドレスがＴＩ、Ｂ４の第１の出力
３０として出力される。上記比較対象論理ページアドレ
ス２６とＴＬＢ４の第１の出力３０’（登録論理ページ
アドレス）がコンパレータ６で比較され、比較結果３４
はＴＬＢユニット１３の第１の出力３４となる。ＴＬＢ
エントリアドレス２７により選択されたＴＬＢ４のエン
トリに登録されている実ページアドレスは、ＴＬＢ４の
第２の出力３１として出力されＴＩ、Ｂユニット１３の
第２の出方となる。ＴＩ、Ｂユニット１３の第１の出力
５４及び第２゜の出力３１はそれぞれ第１のセレクタ８
及び第２のセレクタの入力となり、ＳＧ＝：Ｑのアドレ
ッシングモード信号４５によりそれぞれそのまま第１セ
レクタ８の出力即ちＮｏｔ ｉｎ ＴＬＢ信号３６
及び第２セレクタ９の出力となる。Ｎｏｔ ｉｎ
ＴＬＢ（１号３６が一致、即ち上記ＴＬＢ登録論理ペー
ジアドレスと比較対象論理ページアドレスが一致したこ
とを示した場合は第２のセレクタ９の出力３７がギアド
レスレジスタ１０に格納されて、アドレス変換は終了す
る。Ｎｏｔ ｉｎ ＴＬＢ信号３６が不一致を示し
た場合は比較対象論理ページアドレスがＴＬＢ４に登録
されていないため、Ｎｏｔ ｉｎ ＴＬＢ信号３６
によってアドレス変換テーブル１２によるアドレス変換
が起動され、論理アドレスレジスタ１の論理ページアド
レス部（Ｓ、Ｐ）、２３，２４から・実ページアドレス
が求められ、実アドレスレジスタに格納される。この時
、同時に第１のゲート及び第２のゲートが開くように制
御され、ＴＬＢエントリ制御部２で生成された比較対象
論理ページアドレス２６が新しいＴＬＢ登録論理ページ
アドレスとしてＴＬＢ４に登録され、また、アドレス変
換テーブル１２によりアドレス変換された実ページアド
レス４０が新しいＴＬＢ登録実ページアドレスとしてＴ
ＬＢ４に登録される。
用いられており、ＳＧ＝：Ｑにより第１セレクタ及び第
２セレクタにおいてＴＬＢユニット１３の第１出力及び
第２出力が選択されている。従ってＴＬＢユニット１３
によってアドレス変換が行なわれる。論理アドレスレジ
スタ１中の論理ページアドレス部（８，Ｐ）２５．２４
がＴＬＢエントリ制御部２に入力され、ＴＬＢエントリ
制御部２はＴＬＢ４のエントリアドレス２７と、ＴＬＢ
中の論理ページアドレス部と同形式をもつ比較対象論理
ページアドレス２６を生成する。ＴＬＢエントリアドレ
ス２７により選択されたＴＩＩＢ４のエントリに登録さ
れている論理ページアドレスがＴＩ、Ｂ４の第１の出力
３０として出力される。上記比較対象論理ページアドレ
ス２６とＴＬＢ４の第１の出力３０’（登録論理ページ
アドレス）がコンパレータ６で比較され、比較結果３４
はＴＬＢユニット１３の第１の出力３４となる。ＴＬＢ
エントリアドレス２７により選択されたＴＬＢ４のエン
トリに登録されている実ページアドレスは、ＴＬＢ４の
第２の出力３１として出力されＴＩ、Ｂユニット１３の
第２の出方となる。ＴＩ、Ｂユニット１３の第１の出力
５４及び第２゜の出力３１はそれぞれ第１のセレクタ８
及び第２のセレクタの入力となり、ＳＧ＝：Ｑのアドレ
ッシングモード信号４５によりそれぞれそのまま第１セ
レクタ８の出力即ちＮｏｔ ｉｎ ＴＬＢ信号３６
及び第２セレクタ９の出力となる。Ｎｏｔ ｉｎ
ＴＬＢ（１号３６が一致、即ち上記ＴＬＢ登録論理ペー
ジアドレスと比較対象論理ページアドレスが一致したこ
とを示した場合は第２のセレクタ９の出力３７がギアド
レスレジスタ１０に格納されて、アドレス変換は終了す
る。Ｎｏｔ ｉｎ ＴＬＢ信号３６が不一致を示し
た場合は比較対象論理ページアドレスがＴＬＢ４に登録
されていないため、Ｎｏｔ ｉｎ ＴＬＢ信号３６
によってアドレス変換テーブル１２によるアドレス変換
が起動され、論理アドレスレジスタ１の論理ページアド
レス部（Ｓ、Ｐ）、２３，２４から・実ページアドレス
が求められ、実アドレスレジスタに格納される。この時
、同時に第１のゲート及び第２のゲートが開くように制
御され、ＴＬＢエントリ制御部２で生成された比較対象
論理ページアドレス２６が新しいＴＬＢ登録論理ページ
アドレスとしてＴＬＢ４に登録され、また、アドレス変
換テーブル１２によりアドレス変換された実ページアド
レス４０が新しいＴＬＢ登録実ページアドレスとしてＴ
ＬＢ４に登録される。
５Ｇ＝１即ち４８ビツトアドレツシングモードの時のア
ドレス変換動作は、第１のセレクタ８及び第２のセレク
タ９においてＴＬＢユニット１４の第。
ドレス変換動作は、第１のセレクタ８及び第２のセレク
タ９においてＴＬＢユニット１４の第。
１出力３５及び第２の出力３３が選択されること、論理
アドレスレジスタ中の論理アドレスが４８ビツトアドレ
ツシングモ一ド形式であり、アドレス変換。
アドレスレジスタ中の論理アドレスが４８ビツトアドレ
ツシングモ一ド形式であり、アドレス変換。
にけ論理ヘージアトレス部（ＳＸ 、 ＰＸ ） ２０
．２１７５Ｌ使用されること、アドレス長が異なること
を除いてＴＬＢユニット１３を使用した５ａ＝０でのア
ドレス変換動作と同様である。
．２１７５Ｌ使用されること、アドレス長が異なること
を除いてＴＬＢユニット１３を使用した５ａ＝０でのア
ドレス変換動作と同様である。
次に第２図により複数のＴＬＢを論理アドレスの直その
ものにより切替えて使用する場合の実施例を説明する。
ものにより切替えて使用する場合の実施例を説明する。
第１図と同様に論理アドレスレジスタ１には、ＰＳＷｌ
ｌの８Ｇビツトの値に従って４８ピツトアドレツシング
モ一ド形式の論理アドレｘ（８Ｘ、ＰＸ、ＤＩ）あルイ
は５１／２４ビツトアドレツシングモ一ド形式の論理ア
ドレス（Ｓｐ ＰａＤ）が格納されている。第２図では
、ＤＩとＤは同じ巾をもっている。ＴＬＢユニット１３
とＴＬＢ’ユニット１４は、３１ビツトアドレツシング
で包含できる論理アドレスと３１ビツト以上のアトレッ
ジフグで包含する論理アドレスをそれぞれ登録及び参照
する。ユニット選択信号として、論理アドレスレジスタ
１の３１ビツト以上の部分即ちＳＸ部の筐２０を入力と
するゼロ検出部１３の出力４６を用いる。
ｌの８Ｇビツトの値に従って４８ピツトアドレツシング
モ一ド形式の論理アドレｘ（８Ｘ、ＰＸ、ＤＩ）あルイ
は５１／２４ビツトアドレツシングモ一ド形式の論理ア
ドレス（Ｓｐ ＰａＤ）が格納されている。第２図では
、ＤＩとＤは同じ巾をもっている。ＴＬＢユニット１３
とＴＬＢ’ユニット１４は、３１ビツトアドレツシング
で包含できる論理アドレスと３１ビツト以上のアトレッ
ジフグで包含する論理アドレスをそれぞれ登録及び参照
する。ユニット選択信号として、論理アドレスレジスタ
１の３１ビツト以上の部分即ちＳＸ部の筐２０を入力と
するゼロ検出部１３の出力４６を用いる。
即ち、ＳＸ部がゼロの時はＴＬＢユニット１３によッテ
アドレス変換が行なわれ、ＳＸ部がゼロでなければＴＬ
Ｂユニット１４によってアドレス変換が行なわれる。ア
ドレス変換動作は第１図を用いて説明したのと同様であ
る。
アドレス変換が行なわれ、ＳＸ部がゼロでなければＴＬ
Ｂユニット１４によってアドレス変換が行なわれる。ア
ドレス変換動作は第１図を用いて説明したのと同様であ
る。
本発明によれば、
１）アドレッシングモードにより複数ＴＬＢを切替えて
使用することにより、一方のモードで作成されたＴＬＢ
エントリが他方のモードで削除書替えられることが皆無
となる。従って、複数のアドレッシングモードがどの位
の頻度で一方から他方へ、また逆に遷移するかは、処理
装置で走行するプログラムの特性によるが、１面のＴＬ
Ｂを双方のモードから書替えながら処理する場合に比ベ
アドレス変換オーバヘッドを小さく抑えることが可能で
ある。
使用することにより、一方のモードで作成されたＴＬＢ
エントリが他方のモードで削除書替えられることが皆無
となる。従って、複数のアドレッシングモードがどの位
の頻度で一方から他方へ、また逆に遷移するかは、処理
装置で走行するプログラムの特性によるが、１面のＴＬ
Ｂを双方のモードから書替えながら処理する場合に比ベ
アドレス変換オーバヘッドを小さく抑えることが可能で
ある。
２）論理アドレスの直そのものにより複数ＴＬＢを切替
えて使用する場合、低位アドレスを登録参照するＴＬＢ
Ｆｉ、例えば第２図の構成におけるＴＬＢ４は８Ｘ部の
ための容量を必要としないため、１面ですべてのアドレ
スを包含するＴＬＢに比べｋ ＩＴＩ、Ｂエントリ当た
り１７ビツトのＲＡｌｔ容量減少が可能である。
えて使用する場合、低位アドレスを登録参照するＴＬＢ
Ｆｉ、例えば第２図の構成におけるＴＬＢ４は８Ｘ部の
ための容量を必要としないため、１面ですべてのアドレ
スを包含するＴＬＢに比べｋ ＩＴＩ、Ｂエントリ当た
り１７ビツトのＲＡｌｔ容量減少が可能である。
第１図は、本発明のうち複数ＴＬＢをアドレッシングモ
ードにより切替えて使用する一実施例の構成図、第２図
は、本発明のうち複数ＴＬＢを論理アドレスの値そのも
ので切替えて使用する一実施例の構成図である。 １・・・論理アドレスレジスタ、 ２．３・・・ＴＬＢエントリ制＠部、 ４．５・・・ＴＬＢ。 ６．７・・・コンパレータ、 ８．９・・・セレクタ、 １０・・・実アドレスレジスタ、 １１・・・ＰＳＷ。 １２・・・アドレス変換テーブル、 １５１４・・・ＴＬＢユニット。 １５・・・ゼロ検出部。
ードにより切替えて使用する一実施例の構成図、第２図
は、本発明のうち複数ＴＬＢを論理アドレスの値そのも
ので切替えて使用する一実施例の構成図である。 １・・・論理アドレスレジスタ、 ２．３・・・ＴＬＢエントリ制＠部、 ４．５・・・ＴＬＢ。 ６．７・・・コンパレータ、 ８．９・・・セレクタ、 １０・・・実アドレスレジスタ、 １１・・・ＰＳＷ。 １２・・・アドレス変換テーブル、 １５１４・・・ＴＬＢユニット。 １５・・・ゼロ検出部。
Claims (1)
- １、複数のアドレッシングモードと、そのアドレッシン
グモードにより異なる論理アドレス形式をもち、論理ア
ドレスを実アドレスに変換するに際し論理ページアドレ
スとそれをアドレス変換して得られる実ページアドレス
の変換対を保持するアドレス変換バッファ（ＴＬＢ）を
用いて、論理アドレスレジスタ中の論理ページアドレス
から実ページアドレスへのアドレス変換を高速化するこ
とを特徴とする処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056542A JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056542A JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223935A true JPS63223935A (ja) | 1988-09-19 |
Family
ID=13029972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056542A Pending JPS63223935A (ja) | 1987-03-13 | 1987-03-13 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484323A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
-
1987
- 1987-03-13 JP JP62056542A patent/JPS63223935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484323A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
| JP2635203B2 (ja) * | 1990-07-27 | 1997-07-30 | 株式会社日立製作所 | プログラム作成装置 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0438808A2 (en) | Microprocessor incorporating cache memory | |
| JPH07191904A (ja) | Ｉ／ｏアドレスをメモリ・アドレスに変換する装置及び方法 | |
| US4314332A (en) | Memory control system | |
| JPS63223935A (ja) | 処理装置 | |
| JPH027097B2 (ja) | ||
| JPH11312085A (ja) | プロセッサ | |
| JPH0540694A (ja) | キヤツシユメモリ装置 | |
| EP1031092A1 (en) | Byte alignment method and apparatus | |
| JPS5853075A (ja) | 高速分離バツフアを備えた情報処理装置 | |
| JPS60117350A (ja) | メモリマッピング装置 | |
| JPS6019534B2 (ja) | 移送制御装置 | |
| GB2280765A (en) | Multitasking data processing apparatus with different bus widths | |
| JPH11184797A (ja) | Ｄｍａ制御装置及びその制御方法並びにその制御プログラムを記録した記録媒体 | |
| JPS63189955A (ja) | 仮想計算機システムにおけるデ−タ転送処理方式 | |
| JPS6375838A (ja) | アドレス修飾方式 | |
| JPS6022777B2 (ja) | デ−タ転送方式 | |
| JP2000047935A (ja) | 高速メモリアクセス処理装置 | |
| JPS6217261B2 (ja) | ||
| JPS5960647A (ja) | メモリアクセス制御方式 | |
| JPS5998363A (ja) | メモリ装置 | |
| JPH0550019B2 (ja) | ||
| JPS6331816B2 (ja) | ||
| JPH01223545A (ja) | バッファ記憶装置 | |
| JPH03164850A (ja) | ダイレクトメモリアクセス装置 | |
| JPH01108652A (ja) | アドレス変換方式 |