JPS5853075A - 高速分離バツフアを備えた情報処理装置 - Google Patents
高速分離バツフアを備えた情報処理装置Info
- Publication number
- JPS5853075A JPS5853075A JP56150698A JP15069881A JPS5853075A JP S5853075 A JPS5853075 A JP S5853075A JP 56150698 A JP56150698 A JP 56150698A JP 15069881 A JP15069881 A JP 15069881A JP S5853075 A JPS5853075 A JP S5853075A
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- JP
- Japan
- Prior art keywords
- address
- instruction
- buffer
- operand
- logical
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速アクセスを行なうための分離バッファを備
えた情報処理装置に関する。
えた情報処理装置に関する。
従来、この種の情報処理装置には、バッファのみが命令
用とオペランド用とに分離して備えられているが、アド
レス変換テーブルは命令用とオペランド用とに対して共
通に用いられていた。そのために、アドレス変換テーブ
ルへのアクセスは。
用とオペランド用とに分離して備えられているが、アド
レス変換テーブルは命令用とオペランド用とに対して共
通に用いられていた。そのために、アドレス変換テーブ
ルへのアクセスは。
命令用とオペランド用とに対して同時に行なうことがで
きなかった。したがって１例えば、特願昭５５−１．７
６９７４号、「アドレスバッファメモリシステム」の明
細書に示されたような高速高容量のバッファ技術を効果
的に適用できる伺等かの方法を見出さない限シ、命令用
とオペランド用とのうちのどちらか一方のみの採用によ
って、処理性能の低下を覚悟せねばならなかった。又、
命令用とオペランド用のアドレス変換の必要性を互に競
合することによって、結果として性能を低下させるばか
シでなく、更に１分岐命令に際しては２分岐先アドレス
変換の為に、共用のアドレス変換テーブルにアクセスし
た後にしか命令用バッファにアクセスすることができず
９分岐先命令の読み出し時間が遅くなって分岐命令によ
る処理性能をも低下させるという種−々の欠点があった
。
きなかった。したがって１例えば、特願昭５５−１．７
６９７４号、「アドレスバッファメモリシステム」の明
細書に示されたような高速高容量のバッファ技術を効果
的に適用できる伺等かの方法を見出さない限シ、命令用
とオペランド用とのうちのどちらか一方のみの採用によ
って、処理性能の低下を覚悟せねばならなかった。又、
命令用とオペランド用のアドレス変換の必要性を互に競
合することによって、結果として性能を低下させるばか
シでなく、更に１分岐命令に際しては２分岐先アドレス
変換の為に、共用のアドレス変換テーブルにアクセスし
た後にしか命令用バッファにアクセスすることができず
９分岐先命令の読み出し時間が遅くなって分岐命令によ
る処理性能をも低下させるという種−々の欠点があった
。
本発明の目的は、アドレス変換テーブルを命令用とオペ
ランド用とに対して２組設け、各々を命令用バッファお
よびオペランド用バッファのそれぞれにベアとして使用
することによシ、上記従来の欠点を除去することのでき
る高速分離バッファを備えた情報処理装置を提供するこ
とにある◇本発明によれば、メモリに対するアクセス位
置を暗示する論理アドレスを認識し、これをアクセス位
置を明示する物理アドレスに変換する手段と。
ランド用とに対して２組設け、各々を命令用バッファお
よびオペランド用バッファのそれぞれにベアとして使用
することによシ、上記従来の欠点を除去することのでき
る高速分離バッファを備えた情報処理装置を提供するこ
とにある◇本発明によれば、メモリに対するアクセス位
置を暗示する論理アドレスを認識し、これをアクセス位
置を明示する物理アドレスに変換する手段と。
前記メモリの記憶する情報の一部を写しとしてそれぞれ
命令用とオペランド用とに分離して保持する・９２７７
手段とを含んで構成された情報処理装置において、命令
レジスタと、該命令レジスタの指定する内容に従って論
理アドレスを生成する少なくとも１つのアドレス生成手
段と、論理アドレスを物理アドレスに変換する命令用ア
ドレス変換テーブルと、論理アドレス、若しくは物理ア
ドレスでアクセスされる命令用バッファと、論理アドレ
スを物理アドレスに変換するオペランド用アドレス変換
テーブルと、論理アドレス、若しくは物理アドレスでア
クセスされるオペランド用バッファとを備え、前記少な
くとも１つのアドレス生成手段の出力が、前記命令用ア
ドレス変換テーブルと前記命令用バッファ、および前記
オペランド用アドレス変換テーブルと前記オペランド用
バッファのうちの少なくとも一方にアドレスとして与え
られ、アドレス変換を含むメモリアクセスが命令用とオ
ペランド用とに対してそれぞれ独立に行なわれるように
したことを特徴とする高速分離バッファを備えた情報処
理装置が得られる。
命令用とオペランド用とに分離して保持する・９２７７
手段とを含んで構成された情報処理装置において、命令
レジスタと、該命令レジスタの指定する内容に従って論
理アドレスを生成する少なくとも１つのアドレス生成手
段と、論理アドレスを物理アドレスに変換する命令用ア
ドレス変換テーブルと、論理アドレス、若しくは物理ア
ドレスでアクセスされる命令用バッファと、論理アドレ
スを物理アドレスに変換するオペランド用アドレス変換
テーブルと、論理アドレス、若しくは物理アドレスでア
クセスされるオペランド用バッファとを備え、前記少な
くとも１つのアドレス生成手段の出力が、前記命令用ア
ドレス変換テーブルと前記命令用バッファ、および前記
オペランド用アドレス変換テーブルと前記オペランド用
バッファのうちの少なくとも一方にアドレスとして与え
られ、アドレス変換を含むメモリアクセスが命令用とオ
ペランド用とに対してそれぞれ独立に行なわれるように
したことを特徴とする高速分離バッファを備えた情報処
理装置が得られる。
次に１本発明による情報処理装置について実施例を挙げ
２図面を参照して詳細に説明する。
２図面を参照して詳細に説明する。
第１図は本発明による実施例をブロック図によシ示した
ものである。この図において、命令用アドレス変換テー
ブル１と命令用バッファ２とこれ等両者を制御する命令
用バッファ制御器３とによって命令用バッファシステム
が構成され、他方。
ものである。この図において、命令用アドレス変換テー
ブル１と命令用バッファ２とこれ等両者を制御する命令
用バッファ制御器３とによって命令用バッファシステム
が構成され、他方。
オペランド用アドレス変換テーブル４とオペランド用バ
ッファ５とこれ等両者を制御するオペランド用バッファ
制御器６とによってオペランド用バッファシステムが構
成されている。ｉｉ曇＝この命令用ハッ７アシステムと
オペランド用ハッ７アシステムとはそれぞれ独立に動作
することができ。
ッファ５とこれ等両者を制御するオペランド用バッファ
制御器６とによってオペランド用バッファシステムが構
成されている。ｉｉ曇＝この命令用ハッ７アシステムと
オペランド用ハッ７アシステムとはそれぞれ独立に動作
することができ。
使用目的は異なるが、その機能は同、じものである。
そして、それぞれ従来知られているアドレス変換テーブ
ルを含むバッファシステムの各種の変形によって具体的
に構成することができる。例えば。
ルを含むバッファシステムの各種の変形によって具体的
に構成することができる。例えば。
アドレス変換テーブル１．４は変換テーブル用メモリ、
比較器及び選択回路を備え、バッファ２゜５はバッファ
メモリ、バッファメモリ用の管理テーブル、比較器及び
選択回路を備えている。又。
比較器及び選択回路を備え、バッファ２゜５はバッファ
メモリ、バッファメモリ用の管理テーブル、比較器及び
選択回路を備えている。又。
バッファ２，５へのアクセス用に用いられるアドレスは
、論理アドレスであっても物理アドレスであっても良い
が、この実施例においては、４！に効果をあげるために
前述の特願昭５５−１７６９７４号明細書に記載された
ような構成を適用し、論理アドレスでアクセスできるよ
うになっている。
、論理アドレスであっても物理アドレスであっても良い
が、この実施例においては、４！に効果をあげるために
前述の特願昭５５−１７６９７４号明細書に記載された
ような構成を適用し、論理アドレスでアクセスできるよ
うになっている。
命令レジスタ７は、命令用バッファ２がら読み出された
命令を保持し、実行すべき制御動作を指定するとともに
、アドレス生成回路８ヘメモリに対するアクセスアドレ
スである論理アドレスの生成方法を指定する。アドレス
生成回路８は、従来技術によシ知られているようにペニ
スレジスタ。
命令を保持し、実行すべき制御動作を指定するとともに
、アドレス生成回路８ヘメモリに対するアクセスアドレ
スである論理アドレスの生成方法を指定する。アドレス
生成回路８は、従来技術によシ知られているようにペニ
スレジスタ。
インデックスレジスタおよび加算回路等によって構成さ
れ、ペースとインデックスとｆイスプレーースメントを
加え合わせた論理アドレスを生成して命令アドレスレジ
スタ９．或はオペランドアドレスレジスタ１１に与える
。オペ２ンドアドレスレノスタ１１は、アドレス生成回
路８で生成される分岐命令が示す分岐先アドレス以外の
論理アドレスを命令が使用するメモリオペランドのアド
レスとして受信し、これをオペランド用バッファシステ
ムに与えてオにランドを読み出させるか、或は書き込み
用アドレスとして与える。
れ、ペースとインデックスとｆイスプレーースメントを
加え合わせた論理アドレスを生成して命令アドレスレジ
スタ９．或はオペランドアドレスレジスタ１１に与える
。オペ２ンドアドレスレノスタ１１は、アドレス生成回
路８で生成される分岐命令が示す分岐先アドレス以外の
論理アドレスを命令が使用するメモリオペランドのアド
レスとして受信し、これをオペランド用バッファシステ
ムに与えてオにランドを読み出させるか、或は書き込み
用アドレスとして与える。
命令アドレスレジスタ９は１分岐命令が命令レジスタ７
に与えられた時２分岐先アドレスとしてアドレス生成回
路８で生成される論理アドレスを分岐成功時１歳は予測
先取υ用として常に受信するか、或はアドレス更新回路
１０によシ歩進された命令アドレスを受信する。そして
１次に実行されるべき、或は実行が予定される命令のア
ドレスを保持し、これを命令用バッファ′システムに与
えて命令を読み出させる。アドレス更新回路１０は。
に与えられた時２分岐先アドレスとしてアドレス生成回
路８で生成される論理アドレスを分岐成功時１歳は予測
先取υ用として常に受信するか、或はアドレス更新回路
１０によシ歩進された命令アドレスを受信する。そして
１次に実行されるべき、或は実行が予定される命令のア
ドレスを保持し、これを命令用バッファ′システムに与
えて命令を読み出させる。アドレス更新回路１０は。
分岐命令によシ分岐が発生する場合以外は連続的アドレ
スによシ並んでいる命令を実行させる為に。
スによシ並んでいる命令を実行させる為に。
命令アドレスレジスタ９の示すアドレスに命令の長さ分
だけを加えて命令アドレスレジスタ９に戻すように動作
する。
だけを加えて命令アドレスレジスタ９に戻すように動作
する。
ら読み出されるオペランドを受信し、内部に保持する演
算用レジスタとの間で命令の指定する制御動作を行なう
０そして、メモリへの格納が必要とされる場合には書き
込むべきデータを作成し、オペランド用バッファ６に与
えて書き込み動作を行なわせる。メモリアクセス制御器
１３は、命令用バッファ制御器３．或はオペランド用バ
ッファ制御器６によって、アクセスしたいデータがバッ
ファ２．５内に、保持されていない場合とが、メモリへ
格納が必要となった場合とかに応じてメモリへの７り一
１＝スを制御する為に働く。
算用レジスタとの間で命令の指定する制御動作を行なう
０そして、メモリへの格納が必要とされる場合には書き
込むべきデータを作成し、オペランド用バッファ６に与
えて書き込み動作を行なわせる。メモリアクセス制御器
１３は、命令用バッファ制御器３．或はオペランド用バ
ッファ制御器６によって、アクセスしたいデータがバッ
ファ２．５内に、保持されていない場合とが、メモリへ
格納が必要となった場合とかに応じてメモリへの７り一
１＝スを制御する為に働く。
以上の説明にょシ明らかなように２本発明によれば一ア
ドレス変換テーブルを命令用とオペランド用とに分離し
、それぞれ命令用とオペランド用のバッファと結びつけ
て独立に動作させることによって、大容量のパンツアメ
モリを命令用およびオペランド用に対して並列に、かつ
高速でアクセスでき、処理性能を向上すべく得られる効
果は大きい。
ドレス変換テーブルを命令用とオペランド用とに分離し
、それぞれ命令用とオペランド用のバッファと結びつけ
て独立に動作させることによって、大容量のパンツアメ
モリを命令用およびオペランド用に対して並列に、かつ
高速でアクセスでき、処理性能を向上すべく得られる効
果は大きい。
第１図は本発明による実施例の構成を示すブロック図で
ある。図において、１祉命令用アドレス変換テーブル、
２は命令用バッファ、３は命令用バッファ制御器、４は
オペランド用アドレス変換テーブル、５はオペランド用
バッファ、６はオペランド用バッファ制御器、７は命令
レジスタ、８はアドレス生成回路、９は命令アドレスレ
ジスタ。 １０はアドレス更新回路、１１はオペランドアドレスレ
ジスタ、１２は演算制御器、１３はメモリアクセス制御
器である。
ある。図において、１祉命令用アドレス変換テーブル、
２は命令用バッファ、３は命令用バッファ制御器、４は
オペランド用アドレス変換テーブル、５はオペランド用
バッファ、６はオペランド用バッファ制御器、７は命令
レジスタ、８はアドレス生成回路、９は命令アドレスレ
ジスタ。 １０はアドレス更新回路、１１はオペランドアドレスレ
ジスタ、１２は演算制御器、１３はメモリアクセス制御
器である。
Claims (1)
- 【特許請求の範囲】 １、 メモリに対するアクセス位置を暗示する論理アド
レスを認識し、これをアクセス位置を明示する物理アド
レスに変換する手段と、前記メモリの記憶する情報の一
部を写しとしてそれぞれ命令用とオペランド用とに分離
して保持する・々ツファ手段とを含んで構成された情報
処理装置において。 命令レジスタと、該命令レジスタの指定する内容に従っ
て論理アドレスを生成する少なくとも１つのアドレス生
成手段と、論理アドレスを物理アドレスに変換する命令
用アドレス変換テーブルと。 論理アドレス、若しくは物理アドレスでアクセスされる
命令用バッファと、論理アドレスを物理アドレスに変換
するオペランド用アドレス変換テーブルと、論理アドレ
ス、若しくは物理アドレスでアクセスされるオペランド
用バッファとを備え。 前記束なくとも１つのアドレス生成手段の出力が。 前記命令用アドレス変換テーブルと前記命令用バッファ
、および前記オペランド用アドレス変換テーブルと前記
オペランド用バッファのうちの少なくとも一方にアドレ
スとして与えられ、アドレス変換を含むメモリアクセス
が命令用とオペランド用とに対してそれぞれ独立に行な
われるよ−うにしたことを特徴とする高速分離バッファ
を備えた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150698A JPS5853075A (ja) | 1981-09-25 | 1981-09-25 | 高速分離バツフアを備えた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150698A JPS5853075A (ja) | 1981-09-25 | 1981-09-25 | 高速分離バツフアを備えた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853075A true JPS5853075A (ja) | 1983-03-29 |
Family
ID=15502465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150698A Pending JPS5853075A (ja) | 1981-09-25 | 1981-09-25 | 高速分離バツフアを備えた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853075A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140528A2 (en) * | 1983-08-31 | 1985-05-08 | Amdahl Corporation | Apparatus for reverse translation |
| EP0140533A2 (en) * | 1983-09-07 | 1985-05-08 | Amdahl Corporation | Time shared translation buffer |
| EP0173909A2 (en) * | 1984-09-07 | 1986-03-12 | International Business Machines Corporation | Look-aside buffer least recently used marker controller |
| JPS6164891A (ja) * | 1984-09-06 | 1986-04-03 | Nissan Chem Ind Ltd | ハイドロキノンモノアルキルエ−テル類の製法 |
| EP0239359A2 (en) * | 1986-03-25 | 1987-09-30 | Hitachi, Ltd. | Address translation circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
-
1981
- 1981-09-25 JP JP56150698A patent/JPS5853075A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0140528A2 (en) * | 1983-08-31 | 1985-05-08 | Amdahl Corporation | Apparatus for reverse translation |
| EP0140533A2 (en) * | 1983-09-07 | 1985-05-08 | Amdahl Corporation | Time shared translation buffer |
| EP0140533A3 (en) * | 1983-09-07 | 1987-09-30 | Amdahl Corporation | Time shared translation buffer |
| JPS6164891A (ja) * | 1984-09-06 | 1986-04-03 | Nissan Chem Ind Ltd | ハイドロキノンモノアルキルエ−テル類の製法 |
| EP0173909A2 (en) * | 1984-09-07 | 1986-03-12 | International Business Machines Corporation | Look-aside buffer least recently used marker controller |
| EP0239359A2 (en) * | 1986-03-25 | 1987-09-30 | Hitachi, Ltd. | Address translation circuit |
| JPS62222344A (ja) * | 1986-03-25 | 1987-09-30 | Hitachi Ltd | アドレス変換機構 |
| JPH0550776B2 (ja) * | 1986-03-25 | 1993-07-29 | Hitachi Ltd |
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