JPS63219221A - クロツク周波数逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 この発明は、クロック周波数を逓倍し、かつ逓倍後のデ
ユーティ比を正確に制御し得るクロック周波数逓倍回路
に関するものである。

〔従来の技術〕

従来、クロック周波数を逓倍する場合には、以下の様な
方法が用いられていた。即ち、自走周波数が入カクロソ
クの約４倍で発振する電圧制御発振器を設け、その！４
Ｎ　（Ｎは正の整数）の分周出力と入力クロック周波数
の１／Ｎ分周出力とを位相比較し、位相比較器出力電圧
を前記電圧制御発振器に帰還して位相同期系を構成し、
電圧制御発振器出力の２分周出力を取り出してデユーテ
ィ比５０％の逓倍周波数出力を得ていた。

その動作につき第４図を用いて説明する。

図中、４１は入カクロンク周波数の４倍の周波数付近で
自走発振する電圧制御発振器である。その出力は２分周
器４２．及び％Ｎ（Ｎは正の整数）分周器４３により’
ＡＮ分周され、位相比較器４５に入力される。一方、大
カクロソク信号は端子４７より入力され、分周器４４に
よりＬ／Ｎ分周され、位相比較器４５のもう一方の入力
となる。位相比較器出力は、ローパスフィルタ４６を通
して電圧制御発振器４１の制御電圧として印加され、位
相同期系を構成する。入力クロソク周波数に対する逓倍
出力は端子４８より出力される。

〔発明が解決しようとする問題点〕

従来のクロック周波数逓倍回路は以上のように構成され
ていたので、回路規模が大きく、デユーティ比も５０％
以外の出力を得ることは困難であった。さらに位相同期
系の応答によっては逓倍出力周波数に変動（ジッタ）を
含むという問題があった。

本発明はかかる点に鑑みてなされたもので、少ない回路
規模で逓倍回路を実現し、かつデユーティ比が自由に設
定でき、さらに逓倍出力周波数に変動を含まないクロッ
ク周波数逓倍回路を提供せんとするものである。

〔問題点を解決するための手段〕

本発明に係るクロック周波数逓倍回路は、制御電圧によ
り遅延量が変化するクロック遅延回路、及びこの遅延回
路の入力及び出力信号を入力とする排他的論理和回路か
らなる逓倍部と、上記排他的論理和回路の出力状態によ
りオン、オフ制御されてコンデンサを充放電する２つの
電流源とを設け、上記コンデンサの端子電圧を上記遅延
回路の制御電圧として用いるようにしたものである。

〔作用〕

この発明においては、逓倍出力の論理状態が“Ｌ”か“
Ｈ”かにより、それぞれコンデンサを充。

放電する電流源をオン・オフせしめ、これにより変化す
るコンデンサの端子電圧を電圧制御遅延回路に帰還し、
デユーティ比の変化をコンデンサの充放電電流の変化と
して検出し、常に逓倍出力のデユーティ比が所望の値と
なるよう制御を行う。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図において、１１はその遅延量が制御電圧により制
御される電圧制御遅延回路であり、端子１６に印加され
た大カクロソクを遅延してこれを排他的論理和回路１２
に出力するものである。排他的論理和回路１２は他方の
入力を端子１６に印加された入カクロソクとし、電圧制
御遅延回路１１の遅延量に相当する期間“Ｈ”を出力し
、電圧制御遅延回路１１と共に逓倍部を構成する。排他
的論理和回路１２の出力は逓倍出力端子１７に接続され
る一方、コンデンサ１５に充放電を行う電流源１３及び
１４の制御信号として用いられる。電流源１３及び１４
は一方がオンしている場合、他方はオフであり、これら
のオン／オフは排他的論理和回路１２の出力論理状態に
より決定される。

１８は電流源１３．１４のオン、オフの状態を反転させ
るための反転回路であり、排他的論理和回路１２の出力
論理状態が“■（”の時、電流源１３又は１４のいずれ
がオンするかは、コンデンサの端子電圧が電圧制御遅延
回路１１に印加されて負帰還回路が構成される様決定す
る。

次に作用効果について説明する。上記のように構成れた
回路装置においては、今、逓倍出力のデユーティ比が期
待値となっていれば、電流源１３゜１４による充放電電
流がつり合ってコンデンサ１５の端子電圧は一定である
。例えば、電流源１３゜１４の出力電流比がｔｉｌであ
れば、端子１７の逓倍出力のデユーティ比は５０％であ
る。仮にデユーティ比が５０％からずれたとすると、コ
ンデンサ１５の充放電電流にアンバランスが生し、コン
デンサ１５の端子電圧に変化が生じる。この電圧変化は
、電圧制御遅延回路１１の制御電圧として遅延量を変化
させ、デユーティ比が期待の値となるよう負帰還が働く
。また電流源１３．１’４の電流比を適当に設定すれば
、コンデンサ１５の充放電電流がバランスする逓倍出力
のデユーティ比は変化する。例えば電流比を１：３とす
ればデユーティ比２５％または７５％となる。従って自
由に逓倍出力のデユーティ比を設定することができる。

また本実施例による回路はデユーティ比を制御するもの
であるため、逓倍出力周波数に変動（ジッタ）を生じな
い。

第２図に本発明の他の実施例を示す。図中、２１は負帰
還の利得を増加するための直流増巾器であり、他の部分
は第１図と同様である。このような実施例では、負帰還
利得を」二げて負帰還ループの残留誤差を減少すること
ができ、制御精度をより向上することができる。

また第１図、第２図共に電流源１３．１４をそれぞれ抵
抗とスイッチの組合せに置き換えても同様の効果が期待
でき、コンデンサ１５は負帰還系のフィルタとして適当
であれば、コンデンサと抵抗の直列回路等であっても良
い。

第３図に逓倍部のタイミング図を示す。図中、３１は端
子１６の大カクロソク信号、３２は電圧制御遅延回路１
１の出力、３３は端子１７の逓倍出力信号であり、３４
が電圧制御遅延回路１１の遅延量に相当する。なお、遅
延量は入力り口、り信号のｚ周期より短い必要がある。

〔発明の効果〕

以上のように、本発明によれば、クロック遅延回路及び
遅延、非遅延クロックを入力とする排他的論理和回路に
より逓倍部を構成し、この逓倍出力の論理状態によりコ
ンデンサを充放電する電流源を制御し、これにより変化
する上記コンデンサの端子電圧を上記クロック遅延回路
に帰還するようにしたので、少ない回路規模でクロック
周波数を逓倍し、かつ逓倍後のデユーティ比を正確に制
御することができ、さらに逓倍出力周波数に変動を含ま
ぬクロック周波数逓倍回路を得ることができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるクロック周波数逓倍回
路の構成図、第２図は本発明の他の実施例を示す図、第
３図は第１図及び第２図の実施例のタイミング図、第４
図は従来のクロック周波数逓倍回路の構成図である。 １１・・・電圧制御遅延回路、１２・・・排他的論理和
回路、１３．１４・・・電流源、１５・・・コンデンサ
、１６・・・クロック入力端子、１７・・・クロック逓
倍出力端子、１８・・・反転回路、２１・・・電圧項中
器。

Claims (3)

【特許請求の範囲】
1. （１）入力クロックを印加される制御電圧に応じた可変
   の遅延量で遅延して出力するクロック遅延回路と、 該遅延回路の入力信号及び出力信号を入力とする排他的
   論理和回路と、 該排他的論理和回路の出力状態によりオン、オフ制御さ
   れ、コンデンサを充放電する２つの電流源とを備え、 上記コンデンサの端子電圧が前記クロック遅延回路の制
   御電圧として印加されていることを特徴とするクロック
   周波数逓倍回路。
2. （２）上記２つの電流源は、その出力電流比が、得よう
   とする出力クロックのデューティ比に応じて設定されて
   いることを特徴とする特許請求の範囲第１項記載のクロ
   ック出力逓倍回路。
3. （３）上記コンデンサの端子電圧は、電圧増巾器で増巾
   されて上記制御電圧として用いられるものであることを
   特徴とする特許請求の範囲第１項又は第２項記載のクロ
   ック周波数逓倍回路。