JPS63217598A - Integrated circuit - Google Patents

Abstract

PURPOSE:To allocate read and write signals to one terminal and to reduce the number of terminals by distinguishing and generating first and second internal control signals in accordance with the OR of the discrimination output of the potential of a data line and a chip selection signal. CONSTITUTION:At the time of writing, the high level and the low level of the data line is decided and an intermediate potential discrimination circuit 12 outputs a high level deciding signals, which is AND-processed in an AND circuit 10 in an internal control signal generation circuit 9 with the chip selection signal CS of the high level, whereby an internal write control signals WR' is outputted from the circuit 10 in accordance with the control signal from a terminal 2. When the potential of the data line turns into the intermediate potential, a low level deciding output is added to an inverted input terminal from the circuit 12 and an internal read control signal RD' is simultaneously outputted. With such a constitution, the write and read signals can be allocated to one terminal 2, and the number of the terminals can be reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はチップセレクト信号によりチップがセレクト
状態となり、このチップセレクト状態において、書込み
制御信号などの第１のｉｌｌ　ＩＩＩ信号のアクティブ
に応答して当該チップへのデータ等の信号の入力が制御
され、読出し制御信号などの第２の制御信号のアクティ
ブに応答して当該チップからのデータ等の信号の出力が
制御される非周期バス型の集積回路に関し、特に、前記
第１および第２の２種類の制御信号をチップの１本の端
子に割り付け可能とすることによって端子数の削減を可
能とした集積回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides that a chip is put into a selected state by a chip select signal, and in this chip select state, in response to activation of a first ill III signal such as a write control signal. An aperiodic bus-type integration in which input of signals such as data to the chip is controlled, and output of signals such as data from the chip is controlled in response to activation of a second control signal such as a read control signal. The present invention relates to circuits, and particularly to an integrated circuit in which the number of terminals can be reduced by allowing the two types of control signals, the first and second types, to be assigned to one terminal of a chip.

〔従来の技術〕[Conventional technology]

例えばＣＰＵとの間のデータのやりとりがＣＰＵのシス
テムクロックに関係なく制御される非周期バス型の集積
回路において、ＣＰＵからの読出し制御信号と書込み制
御信号とを当該集積回路チップの１本の端子に割り付け
ようとする場合、第５図に示すような回路をチップ内に
設けることが行なわれている。図において１はハイアク
ティブのチップセレクト信号Ｏ８が入力されるチップセ
レクト端子、２は読出し制御信号と１込み！ＩＪＷＪ信
号とを１つにまとめて読出しをハイアクティブ、書込み
をロウアクティブとした読出し／Ｉ込み制御信号Ｒ／Ｗ
が入力される制御端子である。３゜４は内部制御信号線
であり、それぞれ読出しおよび書込み制御信号に相当す
るハイアクティブの第１および第２の内部＠御信号ＲＤ
’　およびＷＲ’が導出される。５，６はＡＮＤゲート
、７はインバータである。For example, in an aperiodic bus type integrated circuit in which data exchange with a CPU is controlled regardless of the CPU's system clock, read control signals and write control signals from the CPU are transmitted to one terminal of the integrated circuit chip. When it is desired to allocate a circuit to a chip, a circuit as shown in FIG. 5 is provided within the chip. In the figure, 1 is a chip select terminal into which a high active chip select signal O8 is input, 2 is a read control signal, and 1 is included! Read/I write control signal R/W that combines the IJWJ signal and sets read as high active and write as low active.
is the control terminal to which is input. 3゜4 is an internal control signal line, and high active first and second internal@control signals RD correspond to read and write control signals, respectively.
' and WR' are derived. 5 and 6 are AND gates, and 7 is an inverter.

第６図は第５図の回路のタイミング例を示したものであ
る。同図に示すように、ともにハイのチップセレクト信
号Ｏ８および読出し／書込み制御信号Ｒ／Ｗをそれぞれ
チップセレクト端子１および制御端子２に与えることに
より、ＡＮＤゲート５を介して内部信号線３から、ハイ
すなわちアクティブの第１の内部制御信号ＲＤ’が導出
される。FIG. 6 shows an example of the timing of the circuit shown in FIG. As shown in the figure, by applying the chip select signal O8 and the read/write control signal R/W, both of which are high, to the chip select terminal 1 and the control terminal 2, respectively, from the internal signal line 3 via the AND gate 5, A high or active first internal control signal RD' is derived.

また第６図には図示しないが、ハイのチップセレクト信
号Ｃ８およびロウの読出し／書込み制御信号Ｒ／Ｗをそ
れぞれチップセレクト端子１および＆ｌＪ　ｉｌｌ端子
２に与えることにより、インバータ７およびＡＮＤゲー
ト６を介して内部信号線４から、ハイすなわちアクティ
ブの第２の内部制御信号ＷＲ′が導出される。Although not shown in FIG. 6, the inverter 7 and the AND gate 6 are activated by applying a high chip select signal C8 and a low read/write control signal R/W to the chip select terminal 1 and &lJill terminal 2, respectively. A high or active second internal control signal WR' is derived from the internal signal line 4 via the internal signal line 4.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところが上述した第５図の回路では、例えば第１の内部
制御信＠ＲＤ’　をアクティブにしようとしたとき、チ
ップセレクト端子１に入力されるチップセレクト信号Ｏ
８のハイ期間が第６図の点線に示すように、制御端子１
に入力される読出し／書込み−ＩＩ信号Ｒ／Ｗのハイ期
間ｔ１よりも長くなると、図示の期間ｔ、ｔ３において
内部１ＩＩＪ　ＩＩＩ信号１１１４からハイの第２の内
部制御信号ＷＲ’が誤って出力されてしまう。またこれ
と同様の問題は、第２の内部＆ＩＮ御信号ＷＲ’をアク
ティブにしようとしたときにも生じる。したがって従来
は、非周期バス型の集積回路において、読出しおよび書
込み制御信号などの２種類の制御信号を集積回路チップ
の１本の端子に割り付けた場合、制御信号のタイミング
によって誤動作の可能性があった。However, in the circuit shown in FIG.
As shown by the dotted line in FIG.
If the period becomes longer than the high period t1 of the read/write-II signal R/W input to the internal control signal, the second internal control signal WR' which is high will be erroneously output from the internal 1IIJ III signal 1114 during the illustrated periods t and t3. It ends up. A similar problem also occurs when attempting to activate the second internal &IN control signal WR'. Therefore, conventionally, in an aperiodic bus type integrated circuit, when two types of control signals, such as read and write control signals, are assigned to one terminal of an integrated circuit chip, there is a possibility of malfunction depending on the timing of the control signals. Ta.

この発明は上記のような問題点を解消するためになされ
たもので、非周期バス型の集積回路において、読出しお
よび書込み制御信号などの２種類の制御信号を集積回路
チップの１本の端子に割り付けて端子数の削減を可能と
するとともに、その場合にも常に正確な動作を行なうこ
とができる集積回路を得ることを目的とする。This invention was made to solve the above-mentioned problems, and in an aperiodic bus type integrated circuit, two types of control signals such as read and write control signals are transmitted to one terminal of an integrated circuit chip. It is an object of the present invention to provide an integrated circuit which can reduce the number of terminals by allocation and which can always operate accurately even in this case.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る集積回路は、チップからのデータ等の信
号出力を制御する第１の制御信号がアクティブとなると
き前記データ等の信号の信号線が高インピーダンス状態
にされることに応答して中間電位を発生する回路と、該
中間電位と前記信号線のハイおよびロウレベルとを判別
してそれぞれ第１および第２の判別出力を与える回路と
、前記チップ内において前記第１および第２の制御信号
の論理和および前記判別出力を受け、前記論理和がアク
ティブ状態のとき、前記第１の判別出力があることに応
答して前記第１の制御信号に相当する第１の内部Ｉｌｌ
　ｌｉｔ信号を発生し、前記第２の判別出力があること
に応答して前記第２の制御信号に相当する第２の内部１
．Ｉｊｔ［ｌ信号を発生する回路とを具備して構成され
、前記第１および第２の制御信号の論理和を前記チップ
の１本の端子に割り付け可能としたものである。In the integrated circuit according to the present invention, when a first control signal for controlling the output of a signal such as data from a chip becomes active, the signal line for the signal such as data is brought into a high impedance state. a circuit that generates a potential, a circuit that discriminates between the intermediate potential and high and low levels of the signal line and provides first and second discrimination outputs, respectively; and a circuit that generates the first and second control signals in the chip. and the discrimination output, and when the logic sum is in an active state, a first internal Ill corresponding to the first control signal responds to the presence of the first discrimination output.
generates a lit signal, and in response to the presence of the second discrimination output, a second internal 1 corresponding to the second control signal;
．． Ijt[l signal generating circuit, and the logical sum of the first and second control signals can be assigned to one terminal of the chip.

（作用） 読出し制御信号などの第１の制御信号がアクティブとな
るときはデータ等の信号線は高インピーダンス状態にさ
れるので、これに応答して中間電位が発生されることに
より第１の判別出力が導出され、また書込み制御信号な
どの第２の制御信号がアクティブとなるときはデータ等
の信号線はハイまたはロウに確定されるので第２の判別
出力が導出される。したがって第１および第２の制御信
号の論理和を集積回路チップの１つの端子に割り付け、
前記第１および第２の判別出力の有無に応じチップ内に
おいて、前記第１および第２の制御信号に相当する第１
および第２の内部制御信号を区別して発生することが可
能となる。(Function) When the first control signal such as the read control signal becomes active, the signal line for data etc. is put into a high impedance state, so in response to this, an intermediate potential is generated, thereby making the first determination possible. When an output is derived and a second control signal such as a write control signal becomes active, a signal line such as data is determined to be high or low, so a second discrimination output is derived. Therefore, assigning the logical sum of the first and second control signals to one terminal of the integrated circuit chip;
A first signal corresponding to the first and second control signals is generated within the chip depending on the presence or absence of the first and second discrimination outputs.
and the second internal control signal can be generated separately.

〔実施例〕〔Example〕

第１図はこの発明による集積回路のチップ内に設けられ
、チップの１本の端子に割り付けられた読出しおよび書
込み制御信号を区別してこれらに相当する第１および第
２の内部ＩＩＩ御信号を生成するための回路の一例を示
すブロック図であり、第２図は読出しおよび書込み制御
信号をチップの１本の端子に割り付けるための外部回路
の接続図である。FIG. 1 shows a device provided in a chip of an integrated circuit according to the present invention, which distinguishes between read and write control signals assigned to one terminal of the chip and generates first and second internal III control signals corresponding to these signals. FIG. 2 is a block diagram illustrating an example of a circuit for performing the same operation, and FIG. 2 is a connection diagram of an external circuit for allocating read and write control signals to one terminal of the chip.

第１図において、１はチップセレクト端子であり、ハイ
アクティブのチップセレクト信号Ｃ８が入力される。２
は制御端子であり、いずれもハイアクティブの読出し制
御信号ＲＤおよび書込み制御信号ＷＲの論理和信号ＲＷ
が入力される。８はデータ端子であり、ハイ、ロウのデ
ータ信号りが入出力される。３，４は内部υＪａｉｌ信
号線であり、それぞれ上記読出し制御信号ＲＤおよび書
込み制御信号ＷＲに相当するハイアクティブの第１およ
び第２の内部制御信号ＲＤ’およびＷＲ’　が導出され
る。９は２つの３人力ＡＮＤゲート１０．１１から成る
内部制御信号生成回路であり、１２は中１［電位判別回
路である。In FIG. 1, 1 is a chip select terminal to which a high active chip select signal C8 is input. 2
is a control terminal, and a logical sum signal RW of a read control signal RD and a write control signal WR, both of which are high active.
is input. 8 is a data terminal to which high and low data signals are input and output. Reference numerals 3 and 4 are internal υJail signal lines, from which high active first and second internal control signals RD' and WR' corresponding to the read control signal RD and write control signal WR, respectively, are derived. 9 is an internal control signal generation circuit consisting of two three-man power AND gates 10 and 11, and 12 is a potential discrimination circuit.

また第２図において、１３は集積回路チップ、１４〜１
７はそれぞれチップセレクト信号Ｃ８゜読出し制御信号
ＲＤ、書込み制御信号ＷＲおよびデータ信号りの信号線
、１８は読出しｉｉ＋ｉｍ信号ＲＤおよび書込み！１Ｊ
ＩＩｌ信号ＷＲをＯＲ処理してその論理和信号ＲＷを導
出するＯＲゲート、１９はデータ線１７の高インピーダ
ンス時に中間電位を発生する回路である。Further, in FIG. 2, 13 is an integrated circuit chip, 14 to 1
7 are signal lines for the chip select signal C8° read control signal RD, write control signal WR and data signal, respectively; 18 is the read ii+im signal RD and write! 1J
An OR gate 19 that performs OR processing on the IIl signal WR and derives the logical sum signal RW is a circuit that generates an intermediate potential when the data line 17 has a high impedance.

第３図は第１図の中間電位判別回路１２および第２図の
中間電位発生回路１９を詳細に示す回路図である。図に
おいて中間電位発生回路１９は、電源■。、の電位を例
えば３■に分圧してデータ線１７に付与するための２つ
の抵抗２０．２１から成っている。また中ｌ１１７１１
位判別回路１２はゲートがデータ線１７と接続されたト
ランジスタ２２を有し、該トランジスタ２２のドレイン
は抵抗２３を介して電源■。、と接続され、ソースは抵
抗２４を介して接地されている。２５はデータＩ！１７
の論理レベルを反転するインバータ、２６はトランジス
タ２２のソース出力およびインバータ２５の出力を受け
るＮＯＲゲート、２７はＮＯＲゲート２６の出力および
第１の内部制御信号ＲＤ’を受けて中間電位判別出力を
導出するＮＯＲゲートである。また２８．２９はそれぞ
れ第１および第２の内部制御信号ＲＤ’　およびＷＲ’
　に応答してイネーブルされ、読出しデータをデータ線
１７に通過させ、または書込みデータをデータＩａ１７
から取込む３ステートバツフアアンプである。FIG. 3 is a circuit diagram showing in detail the intermediate potential discriminating circuit 12 of FIG. 1 and the intermediate potential generating circuit 19 of FIG. 2. In the figure, the intermediate potential generation circuit 19 is connected to the power supply ■. It consists of two resistors 20 and 21 for dividing the potential of , for example, 3. Also inside l11711
The level determining circuit 12 has a transistor 22 whose gate is connected to the data line 17, and the drain of the transistor 22 is connected to the power supply 2 through a resistor 23. , and the source is grounded via a resistor 24. 25 is data I! 17
26 is a NOR gate that receives the source output of the transistor 22 and the output of the inverter 25. 27 receives the output of the NOR gate 26 and the first internal control signal RD' and derives an intermediate potential discrimination output. This is a NOR gate. Further, 28 and 29 are the first and second internal control signals RD' and WR', respectively.
is enabled in response to Ia17 to pass read data to data line 17 or to pass write data to data line Ia17.
It is a 3-state buffer amplifier that takes in data from

第３図の中間電位発生回路１９にＪ３いて、抵抗２０．
２１の抵抗値は十分大きくし、その駆動能力をチップ１
３内の集積回路や図示しないＣＰｔＪのデータ出力側の
電源の駆動能力よりも十分小さくすることにより、当該
電源を通じデータ線１７上に与えられるハイ（ここでは
５■とする）またはロウ（ここでは０■とする）のデー
タの電位が変化を受けないようにしている。したがって
データ線１７の電位は、データ線１７が上記電源と電位
的に遮断された高インピーダンス状態にあるときのみ中
間電位の３ｖとなる。In the intermediate potential generation circuit 19 of FIG. 3, there is a resistor 20.J3.
The resistance value of 21 is made sufficiently large, and its driving ability is
By making it sufficiently smaller than the driving capacity of the power supply on the data output side of the integrated circuit in 3 and the CPtJ (not shown), the high (here, 5) or low (here, 5■) or low (here, 5) applied to the data line 17 through the power supply. The potential of the data (0■) is not affected by any change. Therefore, the potential of the data line 17 becomes the intermediate potential of 3V only when the data line 17 is in a high impedance state where the data line 17 is electrically disconnected from the power supply.

第３図の中間電位判別回路１２は、 ■データ線１７の電位がハイ（５■）またはロウ（０■
）のとき“ハイ” ■データ線１７の電位が中間電位（３Ｖ）のとき“ロウ
” の中間電位判別出力を次のようにして導出する。The intermediate potential determination circuit 12 in FIG. 3 determines whether the potential of the data line 17 is high (5) or low (0).
) When the potential of the data line 17 is an intermediate potential (3V), the intermediate potential discrimination output is "high". (2) The intermediate potential discrimination output is "low" when the potential of the data line 17 is an intermediate potential (3V).

すなわちゲート電位が５■および３■のときのトランジ
スタ２２の抵抗値をそれぞれｒ、ｒＨ■ （ｒＨ＜ｒＨ）とし、抵抗２３．２４の抵抗値をそれぞ
れｒ　　、ｒ　　とすると、データ線１７の電位が５Ｖ
のときのＡ点の電位ｖＡ１１はデータ線１７の電位が３
■のときのＡ点の電位ＶＡＨＧｔ となる。５ｖ＞ＶＡＨ〉ＶＡＨ〉Ｏｖであるので、ＮＯ
Ｒゲート２６のしきい値■□１１を Ｖ　Ａ）Ｉ　＞　Ｖ　Ｔｌｌ　＞　Ｖ　ＡＮ　　　　　
　　　　　”’　（３）と設定すれば、ＮＯＲゲート２
６の出力は、データ１１１１７（７）電位が５　Ｖ（７
）、！：キロウ、７’−１１１７の電位が３■のときハ
イとなる。またデータ線１７の電位がＯｖすなわちロウ
のときは、インバータ２５の働きによりＮＯＲゲート２
６の出力は強制的にロウとなる。そしてこれらのＮ　Ｏ
Ｒゲート２６の出力がＮＯＲゲート２７で反転されるこ
とにより、上述した■、■の中間電位判別出力が得られ
る。That is, if the resistance values of the transistor 22 when the gate potential is 5■ and 3■ are respectively r and rH■ (rH<rH), and the resistance values of the resistor 23.24 are r and r, respectively, then the potential of the data line 17 is is 5V
The potential vA11 at point A when the potential of data line 17 is 3
The potential at point A is VAHGt in case (2). 5v>VAH>VAH>Ov, so NO
Threshold value of R gate 26 □ 11 V A) I > V Tll > V AN
”' (3), NOR gate 2
The output of 6 is data 11117 (7) with a potential of 5 V (7
),! : Kirou, becomes high when the potential of 7'-1117 is 3■. Further, when the potential of the data line 17 is Ov, that is, low, the NOR gate 2
The output of 6 is forced low. And these NO
By inverting the output of the R gate 26 by the NOR gate 27, the above-mentioned intermediate potential discrimination outputs 1 and 2 are obtained.

第４図は第１図〜第３図に示した回路のタイミング例を
示す図であり、以下同図を参照しつつ動作を説明する。FIG. 4 is a diagram showing an example of the timing of the circuit shown in FIGS. 1 to 3, and the operation will be described below with reference to the same diagram.

期＠ｔ１において例えば図示しないＣＰＵからチップセ
レクト信号Ｃ８が信号１１４上に与えられ、チップ１３
がセレクト状態になる。ついで書込み制御信号ＷＲが信
号線１６上に与えられ、ＯＲゲート１８を介して論理和
信号ＲＷがハイになるとともに、データ信号りがデータ
１９１７上に与えられて、データ１１１１７の電位がハ
イ（５■）またはロウ（０■）に確定する。すると中間
電位判別回路１２からハイの判別信号が出力され、ＡＮ
Ｄゲート１１を介して第１の内部制御信号ＷＲ’がアク
ティブとなって、３ステートバツフアアンプ２９がイネ
ーブルされ、書込みデータがチップ１３内に取込まれる
。その後書込み制御信号ＷＲがロウに立下ると論理和信
＠ＲＷもロウに立下り、これに応答して第２の内部ｉｌ
ｌ　Ｗ信号ＷＲ’もロウに立下って、３ステートバツフ
アアンプ２Ｑはオープン状態となる。At period @t1, for example, a chip select signal C8 is applied from a CPU (not shown) to the signal 114, and the chip 13
becomes selected. Next, the write control signal WR is applied to the signal line 16, and the logical sum signal RW goes high through the OR gate 18, and the data signal R is applied to the data 1917, causing the potential of the data 11117 to go high (5 ■) or low (0■). Then, a high discrimination signal is output from the intermediate potential discrimination circuit 12, and the AN
The first internal control signal WR' becomes active via the D gate 11, the 3-state buffer amplifier 29 is enabled, and the write data is taken into the chip 13. After that, when the write control signal WR falls to low level, the OR signal @RW also falls to low level, and in response, the second internal signal @RW falls to low level.
The lW signal WR' also falls to low, and the 3-state buffer amplifier 2Q becomes open.

この実施例ではデータ線１７は、書込みｆｌｉｌＪ　Ｉ
ＩＩ信号ＷＲの立下りと同時に例えばＣＰＵのデータ出
力側の電源と電位的に遮断されて高インピーダンス状態
にされ、これに応答して中間電位判別回路１２の出力は
ロウに立下る。In this embodiment the data line 17 is the write flilJ I
At the same time as the II signal WR falls, it is electrically cut off from, for example, the power supply on the data output side of the CPU and placed in a high impedance state, and in response, the output of the intermediate potential discrimination circuit 12 falls to low.

次に期間ｔ２においてチップセレクト信号ｃｓが信号線
１４上に与えられ、チップ１３が再びセレクト状態にな
る。ついで読出し制御信号ＲＤが信号線１５上に与えら
れ、ＯＲゲート１８を介して論理和信号ＲＷがハイにな
る。ところでチップ１３からデータ４１１７上にデータ
を読出す時には、予めデータ線１７をＣＰＵなどのデー
タ出力側の電源と電位的に遮断して高インピーダンス状
態にすることによって、チップ１３から読出されるデー
タと衝突が起らないようにする必要がある。この実施例
では前述したように、１込みデータの終了と同時にデー
タ１１１７を高インピーダンス状態にしているが、読出
し制御信号ＲＤの付与のタイミングに合せてデータ線１
７を高インピーダンス状態にする制御方法などもある。Next, in period t2, the chip select signal cs is applied to the signal line 14, and the chip 13 is again put into the selected state. Then, the read control signal RD is applied to the signal line 15, and the logical sum signal RW becomes high via the OR gate 18. By the way, when reading data from the chip 13 onto the data 4117, the data line 17 is electrically disconnected from the power supply on the data output side of the CPU, etc., and placed in a high impedance state. It is necessary to prevent collisions from occurring. In this embodiment, as described above, the data 1117 is placed in a high impedance state at the same time as the completion of the first data, but the data line
There is also a control method that puts 7 in a high impedance state.

いずれの場合も読出しｌ！ｌｌＩ２１１信号ＲＤの付与
時にはデータ１１１７は高インピーダンス状態にあり、
中間電位発生回路１９の働きによりデータ線１７の電位
は中間電位（３■）となるため、これに応答して中間電
位判別回路１２の出力はロウとなる。そしてこの時、第
１の内部制御信号ＲＤ’がＡＮＤゲート１０を介してア
クティブとなり、３ステートバツフアアンプ２８がイネ
ーブルされて、その後読出しデータがデータ縮１７上に
出力される。この時データ線１７の電位がハイまたはロ
ウに確定することによって中間電位判別回路１２の判別
出力はハイになろうとするが、ハイの第１の内部制御信
号ＲＤ′がＮＯＲゲート２６の一方入力に与えられてい
ることによって、中間電位判別出力はロウのまま維持さ
れる。その後読出し制御信号ＲＤがロウに立下ると論理
和信号ＲＷもロウに立下り、これに応答して第１の内部
制御信号ＲＤ’もロウに立下って、３ステートバツフ７
アンプ２８はオーブン状態となる。In either case, read l! When the llI211 signal RD is applied, the data 1117 is in a high impedance state,
Since the potential of the data line 17 becomes an intermediate potential (3■) due to the action of the intermediate potential generating circuit 19, the output of the intermediate potential determining circuit 12 becomes low in response. At this time, the first internal control signal RD' becomes active via the AND gate 10, the 3-state buffer amplifier 28 is enabled, and then the read data is output onto the data compressor 17. At this time, as the potential of the data line 17 is determined to be high or low, the discrimination output of the intermediate potential discrimination circuit 12 attempts to become high, but the high first internal control signal RD' is applied to one input of the NOR gate 26. As a result of this, the intermediate potential discrimination output remains low. After that, when the read control signal RD falls to low level, the OR signal RW also falls to low level, and in response, the first internal control signal RD' also falls to low level, and the 3-state buffer 7
The amplifier 28 is in an oven state.

なお読出し制御信号ＲＤおよび書込み制御信号ＷＲは同
時にアクティブになることはないので、両者の論理和を
とればこれらが重なることはない。Note that the read control signal RD and the write control signal WR are never active at the same time, so if they are logically summed, they will not overlap.

そしてこの論理和信号ＲＷだけでは読出しおよび書込み
の区別はつかないが、前述したような中間電位判別出力
を利用することにより、読出しおよび書込みにそれぞれ
対応する第１および第２の内部制御信＠ＲＤ’およびＷ
Ｒ’　を区別して導出することができる。Although this OR signal RW alone cannot distinguish between reading and writing, by using the intermediate potential discrimination output as described above, the first and second internal control signals @RD corresponding to reading and writing, respectively. ' and W
R' can be derived separately.

また上記実施例では、中間電位判別回路１２をチップ内
に設けたが、その一部あるいはすべてを外部回路として
構成してもよい。Further, in the above embodiment, the intermediate potential discrimination circuit 12 is provided within the chip, but a part or all of it may be configured as an external circuit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、読出しおよび
書込み制御信号などの第１および第２の制御信号の論理
和を１本の端子に割り付けることが可能となるのでチッ
プ端子数を削減することができ、コストを低減できると
ともに、その場合にも常に正確な動作を行なわせること
ができる。また空いた端子に他の機能を付加することも
でき、応用範囲の拡張が可能となる。As explained above, according to the present invention, it is possible to allocate the logical sum of first and second control signals such as read and write control signals to one terminal, thereby reducing the number of chip terminals. This makes it possible to reduce costs and ensure accurate operation at all times. Furthermore, other functions can be added to the vacant terminals, making it possible to expand the range of applications.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に用いられる内部υＪｔｌｌｌ信号生
成回路の一例を示すブロック図、第２図は読出しおよび
書込み制御信号をチップの１本の端子に割り付けるため
の外部回路の接続図、第３図は中間電位判別回路および
中間電位発生回路を詳細に示す回路図、第４図は第１図
〜第３図の回路の動作を説明するタイミング図、第５図
は従来の内部制御信号生成回路を示す図、第６図はその
動作を説明するタイミング図である。 図において、２は１ｉｌＪ　１ｍ１１端子、９は内部制
御信号生成回路、１２は中間電位判別回路、１３はチッ
プ、１７はデータ線、１９は中間電位発生回路、Ｃ８は
チップセレクト信号、ＲＤは読出しＩＩＩ　Ｉ信号、Ｗ
Ｒは書込み制御信号、Ｄはデータ信号、ＲＷは論理和信
号、ＲＤ’は第１の内部ＩＩ御信号、ＷＲ’　は第２の
内部制御信号である。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing an example of an internal υJtll signal generation circuit used in the present invention, FIG. 2 is a connection diagram of an external circuit for allocating read and write control signals to one terminal of the chip, and FIG. 3 4 is a circuit diagram showing the intermediate potential discrimination circuit and the intermediate potential generation circuit in detail, FIG. 4 is a timing diagram explaining the operation of the circuits shown in FIGS. 1 to 3, and FIG. 5 is a circuit diagram showing the conventional internal control signal generation circuit. The figure shown in FIG. 6 is a timing chart explaining the operation. In the figure, 2 is an 1ilJ 1m11 terminal, 9 is an internal control signal generation circuit, 12 is an intermediate potential discrimination circuit, 13 is a chip, 17 is a data line, 19 is an intermediate potential generation circuit, C8 is a chip select signal, and RD is a readout III I signal, W
R is a write control signal, D is a data signal, RW is an OR signal, RD' is a first internal II control signal, and WR' is a second internal control signal. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] （１）チップセレクト信号によりチップがセレクト状態
となり、このチップセレクト状態において、第１の制御
信号がアクティブとなることに応答して当該チップから
の信号の出力が制御されかつ、第２の制御信号がアクテ
ィブとなることに応答して当該チップへの信号の入力が
制御される非周期バス型の集積回路において、 前記第１の制御信号がアクティブとなるとき前記信号の
信号線が高インピーダンス状態にされることに応答して
中間電位を発生する回路と、該中間電位と前記信号線の
ハイおよびロウレベルとを判別してそれぞれ第１および
第２の判別出力を与える回路と、 前記チップ内において前記第１および第２の制御信号の
論理和および前記判別出力を受け、前記論理和がアクテ
ィブ状態のとき、前記第１の判別出力があることに応答
して前記第１の制御信号に相当する第１の内部制御信号
を発生し、前記第２の判別出力があることに応答して前
記第２の制御信号に相当する第２の内部制御信号を発生
する回路とを備え、 前記第１および第２の制御信号の論理和を前記チップの
１本の端子に割り付け可能としたことを特徴とする集積
回路。(1) The chip is placed in a selected state by the chip select signal, and in this chip select state, the output of the signal from the chip is controlled in response to the first control signal becoming active, and the second control signal is activated. In an aperiodic bus type integrated circuit in which signal input to the chip is controlled in response to activation of the first control signal, the signal line for the signal enters a high impedance state when the first control signal becomes active. a circuit that generates an intermediate potential in response to the signal line; a circuit that discriminates between the intermediate potential and the high and low levels of the signal line and provides first and second discrimination outputs, respectively; A logical sum of the first and second control signals and the discrimination output are received, and when the logical sum is in an active state, a signal corresponding to the first control signal is received in response to the presence of the first discrimination output. a circuit that generates a second internal control signal corresponding to the second control signal in response to the presence of the second discrimination output; An integrated circuit characterized in that a logical sum of two control signals can be assigned to one terminal of the chip.