JP3060464B2 - Erroneous write protection circuit - Google Patents
Erroneous write protection circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誤書込防止回路に関し、特に電気的に書込消
去可能な不揮発性記憶装置（以下、EEPROMと称す）の誤
書込防止回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an erroneous write protection circuit, and more particularly to an erroneous write protection circuit for an electrically erasable nonvolatile memory device (hereinafter referred to as an EEPROM). About.
EEPROMは、不揮発性半導体記憶装置である為、実装状
態でデータを書き込んだ後、一度電源を切断し、再度電
源を投入しても書き込まれた記憶内容は変化してはなら
ない。また、変化しないことがスタティック・ラム（RA
M）と比較した場合の利点である。Since the EEPROM is a nonvolatile semiconductor memory device, even if data is written in a mounted state, the power is turned off once, and the power is turned on again, the written contents must not change. In addition, static ram (RA
This is an advantage when compared with M).
ところが、時として、電源再投入時に既に書き込まれ
たデータが書換えられるか、もしくは未使用のメモリセ
ルエリアのセルが書き込まれる等の誤書込現象が問題と
なっている。まず、この誤書込現象のメカニズムについ
て、第４図及び第５図を用いて、以下に簡単に説明す
る。However, an erroneous writing phenomenon such as rewriting of data already written when the power is turned on again or writing of cells in an unused memory cell area is sometimes a problem. First, the mechanism of the erroneous writing phenomenon will be briefly described below with reference to FIGS. 4 and 5.
第４図は、64kbit・EEPROMの端子の接続状態を示す上
面図であり、第５図はその動作モード表の一例を示す図
である。第５図において、VIHはTTLレベルの“H"入力レ
ベル、VIUはTTLレベルの“L"入力レベル、ＸはVIHもし
くはVIU,V2HHは12V乃至13Vを示す。第４図、第５図にお
いて、いま、電源VCCをが立ち上がるとき、それぞれの
制御端子▲▼，▲▼，▲▼には図示されて
いない実装装置からの信号が伝達されていない状態、即
ちフローティング状態であったとする。このような状態
で、電源VCCが立ち上がるとき、各制御端子がどのよう
な電位レベルになるかは予測できない。従って、たまた
ま電源VCCが内部回路が動作可能なレベルまで立ち上が
ってから、各制御端子に実装装置からの信号が供給され
るまでの間、各制御端子が の状態であるとき、第５図に示すように書込み（ライ
ト）モードとなり、その時当然アドレス端子及びデータ
入力端子には正常な信号は供給されていない為、誤書込
が生じてしまう。FIG. 4 is a top view showing the connection state of the terminals of the 64 kbit EEPROM, and FIG. 5 is a view showing an example of the operation mode table. In FIG. 5, V IH denotes a TTL level “H” input level, V IU denotes a TTL level “L” input level, and X denotes V IH or V IU , and V 2HH denotes 12V to 13V. In FIGS. 4 and 5, when the power supply V CC rises, signals from a mounting device (not shown) are not transmitted to the control terminals ▼, ▼, and ▼, that is, Suppose that it was in a floating state. In such a state, when the power supply V CC rises, it is impossible to predict what potential level each control terminal will have. Therefore, after the power supply V CC accidentally rises to a level at which the internal circuit can operate, the control terminals are not connected until the signals from the mounting device are supplied to the control terminals. In this state, as shown in FIG. 5, a write (write) mode is set. At this time, since normal signals are not supplied to the address terminal and the data input terminal, erroneous writing occurs.
この誤書込現象を回避する為に、従来のEEPROMでは次
の２つの方法を用いていた。In order to avoid the erroneous writing phenomenon, the conventional EEPROM uses the following two methods.
その第１の方法は、パワーオン検出回路と、内部タイ
マー回路とを用いる方法である。すなわち、パワーオン
を検出し、その信号を内部タイマー回路に供給し、パワ
ーオンからある一定の時間はEEPROMの内部信号を、第５
図のスタンバイモード時と同じにする方法である。The first method is to use a power-on detection circuit and an internal timer circuit. That is, the power-on is detected, the signal is supplied to the internal timer circuit, and the internal signal of the EEPROM is transmitted to the fifth timer for a certain period from the power-on.
This is the same method as in the standby mode shown in the figure.
その第２の方法は、第４図の端子接続図からわかるよ
うに、特に64k・EEPROMでは、内部ICチップと接続しな
い端子（NCと記するところ）が２つ存在する為、この端
子を利用する方法である。例えば、前記２つの端子のう
ち１つをICチップと接続し、その端子が“VIH"の場合は
他の３つの制御信号の信号レベルにかかわらず、第１の
方法と同様に、EEPROMの内部信号をスタンバイモード時
と同じにする方法である。In the second method, as can be seen from the terminal connection diagram in FIG. 4, especially in a 64k EEPROM, there are two terminals (referred to as NC) which are not connected to the internal IC chip. How to For example, one of the two terminals is connected to an IC chip, and when that terminal is “V IH ”, the EEPROM is used as in the first method regardless of the signal levels of the other three control signals. This is a method of making the internal signal the same as in the standby mode.
前述した従来の方法では、いずれも誤書込現象を本質
的に回避することはできない。In any of the conventional methods described above, the erroneous writing phenomenon cannot be essentially avoided.
即ち、まず第１の方法では、パワーオン開始から各制
御端子に正規の信号が供給されるまでの時間が、内部タ
イマー回路によって内部信号をスタンバイモード時と同
じにしている時間を越えれば、誤書込される危険性があ
る。That is, in the first method, if the time from the start of power-on to the supply of the normal signal to each control terminal exceeds the time during which the internal signal is made the same as that in the standby mode by the internal timer circuit, an error occurs. There is a risk of being written.
また、明らかに第２の方法は、誤書込現象の本質的な
回避策とならない。制御端子をいかに増やしても、制御
端子に正規の信号が供給されていないことに起因する。
誤書込には何ら効果はない。Also, obviously, the second method is not an essential workaround for the erroneous writing phenomenon. No matter how many control terminals are added, this is because a normal signal is not supplied to the control terminals.
Erroneous writing has no effect.
本発明の目的は、前記欠点が解決され、誤書込される
心配がなく、根本的に誤書込防止策を施した誤書込防止
回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an erroneous write protection circuit in which the above-mentioned drawbacks are solved, there is no fear of erroneous write, and a fundamental erroneous write prevention measure is taken.
本発明の誤書込防止回路の構成は、パワーオンから一
定時間の後に初期状態とは異なるレベルを出力する第１
の回路と、第１の回路の出力と▲▼入力とを入力と
し、パワーオンの開始時点から内部スタンバイ信号を発
生しており、パワーオン完了後▲▼入力を“H"レベ
ルにすることによってリセットされ、以後▲▼入力
に応じて内部スタンバイ信号を発生する第２の回路とを
備えている。According to the configuration of the erroneous write protection circuit of the present invention, the first level which outputs a level different from the initial state after a predetermined time from power-on is output.
And the output of the first circuit and the input of the first circuit are input, and an internal standby signal is generated from the start of power-on. After the power-on is completed, the input of the And a second circuit that generates an internal standby signal in response to the input after the reset.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の誤書込防止回路の回路図
であるが、まず点線部内のパワーオン検出回路13につい
て説明する。第１図において、パワーオン検出回路13
は、Ｐ型MOSトランジスタ１とキャパシタ３との直列体
と、この第１の共通接続点をゲート入力とするＮ型MOS
トランジスタ２とキャパシタ４との直列体と、この第２
の共通接続点を入力するとインバータ５と、インバータ
６とを含み、構成される。インバータ６の出力は、NOR
ゲート7,8,9,インバータ10を介して、スタンバイ信号と
して、出力端子12に出力される。NORゲート8,NORゲート
９には、▲▼入力が入力される端子11がある。ここ
で、第１の共通接続点の電位をＡ、第２の共通接続点の
電位をＢ、インバータ６の出力電位をＣとする。FIG. 1 is a circuit diagram of an erroneous write protection circuit according to an embodiment of the present invention. First, the power-on detection circuit 13 within the dotted line will be described. In FIG. 1, the power-on detection circuit 13
Is a series body of a P-type MOS transistor 1 and a capacitor 3, and an N-type MOS having the first common connection point as a gate input.
A series body of the transistor 2 and the capacitor 4 and the second
When the common connection point is input, an inverter 5 and an inverter 6 are included. The output of inverter 6 is NOR
The signal is output to the output terminal 12 as a standby signal via the gates 7, 8, 9 and the inverter 10. Each of the NOR gate 8 and the NOR gate 9 has a terminal 11 to which a ▼ input is input. Here, the potential of the first common connection point is A, the potential of the second common connection point is B, and the output potential of the inverter 6 is C.
第２図は第１図の電位A,B,Cと電源の電位との時間に
対する推移を示す特性図である。第２図において、電源
が投入されてから徐々に電位が上がるとき、Ｐ型MOSト
ランジスタ１とキャパシタ３によって電位Ａははじめゆ
っくりと上昇し、途中Ｐ型MOSトランジスタ１のゲート
電位Ａが電源電位に比べ、十分に低くなると、その上昇
の度合を増す。最終的には、Ｐ型MOSトランジスタ１の
バックゲート効果を考慮したしきい値の絶対値を|VTP|
とすれば、電源電位−|VTP|まで上昇する。電位Ａの出
力を受けて電位Ｂは、はじめ電源と同電位であるが、途
中から“L"レベルに遷移する。この時間は、電位Ａとキ
ャパシタ４の容量値とＮ型MOSトランジスタ２の寸法に
よって、決定される。電位ＢからＣまでの間には、波形
成形用としてのインバータ5,6が存在する。したがっ
て、電位Ｂがインバータ５の論理しきい値となった瞬間
には、電位Ｃは“L"レベルに変化する。この時点をt0と
するならば、少なくとも時点t0以降は、デバイス内部は
完全に論理動作可能である。実際には、少なくとも電位
Ａの出力を受けて、電位Ｂが遷移しはじめる時点で、デ
バイス内部は論理動作可能になっているはずである。FIG. 2 is a characteristic diagram showing transition of the potentials A, B, and C of FIG. 1 and the potential of the power supply with respect to time. In FIG. 2, when the potential rises gradually after the power is turned on, the potential A first rises slowly by the P-type MOS transistor 1 and the capacitor 3, and the gate potential A of the P-type MOS transistor 1 becomes the power supply potential in the middle. In comparison, when it is sufficiently low, the degree of the increase increases. Finally, the absolute value of the threshold value considering the back gate effect of the P-type MOS transistor 1 is | V TP |
Then, the potential rises to the power supply potential − | V TP |. Upon receiving the output of the potential A, the potential B is initially the same as the power supply, but transitions to the “L” level halfway. This time is determined by the potential A, the capacitance value of the capacitor 4, and the dimensions of the N-type MOS transistor 2. Between the potentials B and C, there are inverters 5 and 6 for waveform shaping. Therefore, at the moment when the potential B becomes the logical threshold value of the inverter 5, the potential C changes to “L” level. Assuming that this time is t 0 , at least after time t 0 , the inside of the device can be completely logically operated. Actually, at least at the time when the potential B starts to transition in response to the output of the potential A, the inside of the device should be enabled for logic operation.
以上説明したように、パワーオン検出回路13の出力Ｃ
は、パワーオン時は電源と同電位であり、デバイス内部
が完全に論理動作可能であることを検出し、“L"レベル
を出力する。以降は、パワーオフされない限り、“L"レ
ベルのままである。As described above, the output C of the power-on detection circuit 13
Is at the same potential as the power supply at the time of power-on, detects that the inside of the device is completely capable of logical operation, and outputs "L" level. Thereafter, the signal remains at the “L” level unless the power is turned off.
次に第３図も用いて、第１図の全体の動作について説
明する。第２図に示すように、パワーオン時ははじめ電
位Ｃは、電源と同電位であるから、“H"レベルである。
第３図のモード１、モード２がこの場合であり、入力端
子11の▲▼入力が“H"レベルの場合をモード１、▲
▼入力が“L"レベルの場合を、モード２と分類す
る。Next, the overall operation of FIG. 1 will be described with reference to FIG. As shown in FIG. 2, at the time of power-on, the potential C is initially at the "H" level because it is the same potential as the power supply.
Modes 1 and 2 in FIG. 3 correspond to this case, and when the input of the input terminal 11 at the "H" level is "H" level,
▼ The case where the input is “L” level is classified as mode 2.
モード１の場合、▲▼入力を受けて、出力端子12
のスタンバイ信号にはNORゲート９とインバータ10を経
由して、“H"が出力される。このとき、NORゲート８の
出力は“L"となり、電位Ｃは“H"であるから、NORゲー
ト７の出力は“L"となる。以上のように、各部信号は一
義的に決定される。In the case of mode 1, the output terminal 12
Is output via the NOR gate 9 and the inverter 10 as the standby signal. At this time, the output of the NOR gate 8 becomes “L” and the potential C is “H”, so that the output of the NOR gate 7 becomes “L”. As described above, each section signal is uniquely determined.
モード２の場合、NORゲート７の出力は、モード１と
同じであるが、▲▼入力が“L"である為、NORゲー
ト８の出力は“H"となる。これを受けて、出力端子12ス
タンバイ信号には“H"が出力される。In the case of the mode 2, the output of the NOR gate 7 is the same as that of the mode 1, but the output of the NOR gate 8 is "H" since the input of "" is "L". In response, "H" is output as the output terminal 12 standby signal.
次に、第２図の時点t0以降（電位Ｃが“L"）について
説明する。この場合は、第３図のモード3,モードに対応
する。モード1,モード２の場合と同様に、▲▼入力
の違いによってモード3,モード４を分類している。Next, the time t 0 after the second view (potential C is "L") will be described. This case corresponds to mode 3 and mode in FIG. As in the case of the mode 1 and the mode 2, the mode 3 and the mode 4 are classified according to the difference in the input of ▲ ▼.
モード３の場合、▲▼入力は“H"であるので、ス
タンバイ信号は“H"となり、またNORゲート８の出力は
“L"となる。更に、電位Ｃは“L"であるので、NORゲー
ト７の出力は“H"となる。In the case of mode 3, since the input ▲ is “H”, the standby signal becomes “H” and the output of the NOR gate 8 becomes “L”. Further, since the potential C is "L", the output of the NOR gate 7 becomes "H".
モード４の場合、モード1,モード2,モード３の場合の
ように、現時点の信号レベルだけでは、第１図の各部の
信号レベルを決定することはできない。▲▼入力も
電位Ｃも“L"であって、それを受ける回路がNORゲート
であるからである。In the case of mode 4, as in the case of mode 1, mode 2, and mode 3, it is not possible to determine the signal level of each part in FIG. This is because both the input and the potential C are “L”, and the circuit receiving the input is the NOR gate.
さて、モード４の前の時点は必ずモード２である。モ
ード２からモード４へ変化するとき、変化する信号は電
位Ｃであり、“H"から“L"へ変化する。モード２ではNO
Rゲート７の出力は“L"、NORゲート８の出力は“H"であ
り、▲▼入力は“L"であるから、電位Ｃが“H"から
“L"へ変化しても、NORゲート７の出力、及びNORゲート
８の出力はラッチされた状態となり、従って、スタンバ
イ信号は“H"のままである。The time point before the mode 4 is always the mode 2. When the mode changes from the mode 2 to the mode 4, the changing signal is the potential C, and changes from “H” to “L”. NO in mode 2
Since the output of the R gate 7 is “L”, the output of the NOR gate 8 is “H”, and the input of “▼” is “L”, even if the potential C changes from “H” to “L”, the NOR The output of the gate 7 and the output of the NOR gate 8 are latched, so that the standby signal remains “H”.
以上説明したように、第１図の回路構成によれば、▲
▼入力が“H"でも“L"でも、パワーオンの途中から
継続してスタンバイ信号を発生している為、EEPROMの誤
書込を完全に防止できる。As described above, according to the circuit configuration of FIG.
▼ Even if the input is “H” or “L”, the standby signal is continuously generated during the power-on, so that erroneous writing of the EEPROM can be completely prevented.
尚、第１図の構成から、パワーオン完了後、▲▼
入力を１度“H"にして、NORゲート7,8をリセット（NOR
ゲート８の出力を“L",NORゲート７の出力を“H"）とす
れば、▲▼入力の“H",“L"に従って、スタンバイ
信号も“H",“L"となり、正常動作する。In addition, from the configuration of FIG.
Set the input to “H” once and reset NOR gates 7 and 8 (NOR
Assuming that the output of the gate 8 is "L" and the output of the NOR gate 7 is "H"), the standby signal also becomes "H" and "L" according to the "H" and "L" of the input, and the normal operation is performed. I do.
以上説明したように、本発明は、第1,第２の回路によ
り、▲▼入力のレベルによらず、パワーオン開始時
点から継続して必ず内部スタンバイ信号を発生している
から、完全に誤書込を防止できるという効果がある。As described above, according to the present invention, since the first and second circuits always generate the internal standby signal continuously from the power-on start point regardless of the level of the input, the erroneous operation is completely erroneous. There is an effect that writing can be prevented.
第１図は本発明の一実施例の誤書込防止回路を示す回路
図、第２図は第１図の各電源電位の時間に対する推移を
示す特性図、第３図は第１図の動作を示す論理図、第４
図は64kbit・EEPROMの端子接続図、第５図は第４図のRO
Mの動作モード表を示す論理図である。 １……Ｐ型MOSトランジスタ、２……Ｎ型MONトランジス
タ、3,4……キャパシタ、5,6,10……インバータ、７〜
９……NORゲート、11……▲▼入力の入力端子、12
……スタンバイ信号の出力端子、13……パワーオン検出
回路。FIG. 1 is a circuit diagram showing an erroneous write protection circuit according to one embodiment of the present invention, FIG. 2 is a characteristic diagram showing transition of each power supply potential of FIG. 1 with respect to time, and FIG. 3 is an operation of FIG. Logic diagram showing the fourth
The figure shows the terminal connection diagram of 64kbit EEPROM, and Fig. 5 shows the RO of Fig. 4.
It is a logic diagram showing the operation mode table of M. 1 ... P-type MOS transistor, 2 ... N-type MON transistor, 3,4 ... Capacitor, 5,6,10 ... Inverter, 7 ~
9: NOR gate, 11: Input terminal for ▲ ▼ input, 12
… Standby signal output terminal, 13… Power-on detection circuit.
Claims (1)
との直列体と、この第１の共通接続点をゲート入力とす
るＮ型MOSトランジスタと第２のキャパシタとの直列体
と、この第２の共通接続点を入力とする直列接続された
第１及び第２のインバータとで構成され、パワーオンか
ら一定の時間の後に初期状態とは異なるレベルを出力す
る第１の回路と、前記第１の回路の出力をセット入力、
制御端子の信号をリセット入力とする第１及び第２のNO
R回路で構成されたフリップフロップと、前記フリップ
フロップの出力を一方の入力、前記制御端子の信号を他
方の入力とする第３のNOR回路と、前記第３のNOR回路の
出力を反転する第３のインバータとで構成され、前記第
３のインバータの出力を内部スタンバイ信号として出力
する第２の回路とを備え、前記第２の回路は、前記制御
端子のレベルにかかわらず、パワーオンの開始時点から
前記内部スタンバイ信号を発生しており、前記パワーオ
ン完了後、前記制御端子にスタンバイ信号を加えること
によってそのフリップフロップがリセットされ、以後前
記制御端子の信号のレベルに応じて前記内部スタンバイ
信号を発生するようにしたことを特徴とする誤書込防止
回路。1. A series body of a P-type MOS transistor and a first capacitor, a series body of an N-type MOS transistor having the first common connection point as a gate input, and a second body of the second capacitor. A first circuit configured to output a level different from an initial state after a predetermined time from power-on, the first circuit comprising: Set input of circuit output,
First and second NOs that use the control terminal signal as a reset input
A third flip-flop including an R circuit, an output of the flip-flop as one input, a signal of the control terminal as the other input, and a third NOR circuit for inverting an output of the third NOR circuit. And a second circuit configured to output the output of the third inverter as an internal standby signal, wherein the second circuit starts power-on regardless of the level of the control terminal. The internal standby signal is generated from a point in time, and after the completion of the power-on, the flip-flop is reset by applying a standby signal to the control terminal, and thereafter, the internal standby signal is reset according to the signal level of the control terminal. An erroneous write protection circuit characterized in that a write error is generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| JPH03185699A JPH03185699A (en) | 1991-08-13 |
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