JPS6321365B2 - - Google Patents
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- JPS6321365B2 JPS6321365B2 JP56202916A JP20291681A JPS6321365B2 JP S6321365 B2 JPS6321365 B2 JP S6321365B2 JP 56202916 A JP56202916 A JP 56202916A JP 20291681 A JP20291681 A JP 20291681A JP S6321365 B2 JPS6321365 B2 JP S6321365B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/02—Automatic control of frequency or phase; Synchronisation using a frequency discriminator comprising a passive frequency-determining element
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
この発明は、出力発振周波数の安定化を行なう
と共に、所望の周波数にステツプ同調するように
した周波数安定化発振回路に関するものである。
従来この種の回路としては第１図に示すものが
あつた。第１図において、１は周波数同調制御信
号入力端子、２は周波数同調制御信号１２と後述
する周波数安定化のための周波数弁別信号１１と
を加算し、可変周波数発振器３の周波数同調制御
信号とする加算回路、４ａ，４ｂは分配回路、５
は出力端子、６は分配回路４ｂ、遅延時間；τを
有する遅延回路７、及び非遅延信号８と遅延信号
９との位相差を検出する位相検出回路１０で構成
した周波数弁別回路で、周波数制御信号１１を上
記加算回路２へ帰還している。
次に動作について説明する。
周波数同調制御信号１２に比例した可変周波数
発振器３の発振周波数；〔Hz〕は分配回路４ａ，
４ｂを経て周波数弁別回路６の非遅延信号８とな
り、これは
V1（ｔ）＝K1・sin2πt
で表わされる。一方、遅延時間（τ）を有する遅
延回路７を通つた遅延信号９は
V2（ｔ）＝K2・sin2π（ｔ−τ）
で表わされ、V1（ｔ）に対し2πτだけ位相差を持
つことになる。この両信号が位相検波回路１０に
入力し、その出力に位相差；2πτに比例した周
波数弁別信号１１を得る。これは次式で表わされ
る。
V0（ｔ）＝Ｋ・cos2πτ
第２図にこの周波数弁別信号１１を示す。V0
（ｔ）は発振周波数；に対し遅延回路７の遅延
時間の逆数；１／τに相当する周期を持ち、（ｎ
±１／４）１／τ（ｎは整数）の点に零点を持つ信号で
ある。従つて周波数弁別信号１１を加算回路２を
通して負帰還することにより、発振周波数を１／τ
の周期で任意に安定化することができる。
今、安定点PSを第２図に示すように設定して
負帰還ループを構成した場合、可変周波数発振器
３の発振周波数；が｛（ｎ−１）＋１／４｝・１／τ
＜
＜（ｎ＋１／４）・１／τになる様に周波数同調制御
信
号１２を設定すれば負帰還ループの作用により発
振周波数；は安定点；（ｎ−１／４）・１／τ〔Hz〕
に
引込まれる。第２図の矢印は、引込方向を示す。
すなわち各安定点に対する周波数引込範囲は±
１／2τ〔Hz〕である。
従来の回路は以上のように構成されているの
で、所望の絶対周波数で安定発振させるためには
可変周波数発振器３の周波数同調確度より周波数
引込範囲；（±１／2τ）を大きくしなければならな
い。発振器の周波数同調確度は温度ドリフト、周
波数同調制御特性の直線性等に帰因するものであ
る。従つて遅延時間；τは余り大きくできないの
で遅延時間の逆数；１／τの間隔で得られる発振
周波数の同調ステツプがあらくなる。又、発振周
波数を変更する場合は±１／τの精度で周波数同
調制御信号１２を再設定する必要があるなどの欠
点がある。
この発明は上記のような従来のものの欠点を除
去するためになされたもので従来のものと同じ遅
延時間；τを有する周波数弁別回路にＩ／Ｑ位相
検出回路及びＩ／Ｑビデオ合成回路を付加するこ
とにより、任意の位相を持つ周波数弁別信号を選
定できるようにし、且つ帰還ループを構成した場
合の周波数補正エラー（周波数弁別信号）が常に
零となるよう最初に設定した周波数同調制御信号
を自動補正する回路を付加することによつて、上
記周波数弁別信号を順次選定するだけで容易に所
望の周波数を発振できるようにした周波数安定化
発振回路を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。
第３図において、２１は周波数同調デイジタル
制御データ入力端子、２２は帰還ループ開閉制御
信号入力端子で、上記入力端子２１よりデイジタ
ル制御データを入力する時に発振器の帰還ループ
を開閉スイツチ２９により開閉するものである。
２５は上記入力端子２１のデイジタル制御データ
をプリセツトすると共に後述するウインドコンパ
レータ２８により制御されるクロツク信号により
上記プリセツトデータを中心にアツプダウンカウ
ントするｎビツトアツプダウンカウンタ、２７は
該カウンタ２５の出力をＤ／Ａ変換するＤ／Ａコ
ンバータ、２は該Ｄ／Ａコンバータ２７のアナロ
グ信号出力と帰還信号である周波数弁別信号１１
とを加算する加算回路、３は可変周波数発振器、
４ａ，４ｂ，４ｃは分配回路、５は出力端子、３
４は分配回路４ａ，４ｂ、遅延時間；τを有する
遅延回路７、Ｉ／Ｑ位相検出のための0゜／90゜ハ
イブリツド回路３０、位相検波回路１０ａ，１０
ｂから構成される位相検出回路、３５は位相検波
回路１０ａ，１０ｂの出力信号（Ｉビデオ、Ｑビ
デオ）を加減算する加減算回路３１、及び加減算
回路３１の出力の周波数弁別信号を切替信号入力
２４によつて選択する切替回路３２から構成され
ているＩ／Ｑビデオ合成回路、３３は上記Ｉ／Ｑ
位相検出回路３４とＩ／Ｑビデオ合成回路３５と
からなり、周波数弁別信号１１を出力する周波数
弁別回路、２８は周波数弁別信号１１の正負極性
及びウインド領域（零点領域）を判別するウイン
ドコンパレータで、判別信号としてアツプダウン
命令を上記アツプダウンカウンタ２５に与えると
共にクロツク入力端子２３からのクロツク信号が
カウンタ２５に入力するのを開閉するゲート回路
２６を制御する。
次に本実施例の動作について説明する。
帰還ループ開閉制御信号入力端子２２のループ
開閉信号により帰還ループ開閉用スイツチ２９を
開にして所望の周波数同調デイジタルデータを入
力端子２１より入力し、アツプダウンカウンタ２
５にプリセツトする。プリセツトしたデータは
Ｄ／Ａコンバータ２７によりアナログ信号に変換
され、加算回路２を経て可変周波数発振器３を周
波数同調する。これにより発振した発振周波数；
〔Hz〕は分配回路４ａを経て周波数弁別回路３
３に入力する。
周波数弁別回路３３は遅延時間；τを有する遅
延回路７と２つの位相検波回路１０ａ，１０ｂを
持つている。位相検波回路１０ａ，１０ｂの出力
には遅延時間；τに比例したビデオ振幅を有し、
位相差が90゜ずれたＱビデオVQとＩビデオVIが出
力される。
VQ＝Ｋ・cos2π・τ
VI＝Ｋ・sin2π・τ 共にＫは定数
次にＩ／Ｑビデオを加減算回路３１に入力して
第４図に示す計８種類の周波数弁別信号を作成す
る。第４図においてＮは加減算回路３１の出力端
子番号を示す。ここで
The present invention relates to a frequency-stabilized oscillation circuit that stabilizes the output oscillation frequency and performs step tuning to a desired frequency. A conventional circuit of this type is shown in FIG. In FIG. 1, 1 is a frequency tuning control signal input terminal, and 2 is a frequency tuning control signal 12 and a frequency discrimination signal 11 for frequency stabilization, which will be described later, are added to form a frequency tuning control signal for the variable frequency oscillator 3. Addition circuit, 4a, 4b are distribution circuits, 5
6 is an output terminal, 6 is a frequency discrimination circuit composed of a distribution circuit 4b, a delay circuit 7 having a delay time τ, and a phase detection circuit 10 that detects the phase difference between the non-delayed signal 8 and the delayed signal 9. The signal 11 is fed back to the adder circuit 2. Next, the operation will be explained. Oscillation frequency of the variable frequency oscillator 3 proportional to the frequency tuning control signal 12; [Hz] is the distribution circuit 4a,
4b, it becomes the non-delayed signal 8 of the frequency discrimination circuit 6, which is expressed as V 1 (t)=K 1 ·sin2πt. On the other hand, the delayed signal 9 passing through the delay circuit 7 having a delay time (τ) is expressed as V 2 (t) = K 2 · sin2π (t - τ), and has a phase difference of 2πτ with respect to V 1 (t). will have. Both signals are input to a phase detection circuit 10, and a frequency discrimination signal 11 proportional to the phase difference; 2πτ is obtained as an output. This is expressed by the following formula. V 0 (t)=K·cos2πτ FIG. 2 shows this frequency discrimination signal 11. V 0
(t) has a period corresponding to the oscillation frequency; the reciprocal of the delay time of the delay circuit 7; 1/τ; and (n
It is a signal having a zero point at a point of ±1/4)1/τ (n is an integer). Therefore, by negatively feeding back the frequency discrimination signal 11 through the adding circuit 2, the oscillation frequency can be arbitrarily stabilized at a period of 1/τ. Now, if the stable point PS is set as shown in Figure 2 and a negative feedback loop is configured, the oscillation frequency of the variable frequency oscillator 3 is {(n-1)+1/4}・1/τ
If the frequency tuning control signal 12 is set so that <<(n+1/4)・1/τ, the oscillation frequency becomes a stable point due to the action of the negative feedback loop; (n-1/4)・1/τ [Hz ]
be drawn into. The arrow in FIG. 2 indicates the retraction direction.
In other words, the frequency pull-in range for each stable point is ±
It is 1/2τ [Hz]. Since the conventional circuit is configured as described above, in order to stably oscillate at the desired absolute frequency, the frequency pull-in range (±1/2τ) must be larger than the frequency tuning accuracy of the variable frequency oscillator 3. . The frequency tuning accuracy of an oscillator is attributable to temperature drift, linearity of frequency tuning control characteristics, and the like. Therefore, since the delay time τ cannot be made too large, the oscillation frequency tuning steps obtained at intervals of 1/τ, the reciprocal of the delay time, become slow. Furthermore, when changing the oscillation frequency, it is necessary to reset the frequency tuning control signal 12 with an accuracy of ±1/τ. This invention was made in order to eliminate the drawbacks of the conventional circuit as described above, and it adds an I/Q phase detection circuit and an I/Q video synthesis circuit to a frequency discrimination circuit having the same delay time τ as the conventional circuit. By doing this, it is possible to select a frequency discrimination signal with an arbitrary phase, and the initially set frequency tuning control signal is automatically adjusted so that the frequency correction error (frequency discrimination signal) when a feedback loop is configured is always zero. It is an object of the present invention to provide a frequency stabilizing oscillation circuit that can easily oscillate a desired frequency by simply selecting the frequency discrimination signals in sequence by adding a correction circuit. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, 21 is a frequency tuning digital control data input terminal, and 22 is a feedback loop opening/closing control signal input terminal, which is opened and closed by an oscillator feedback loop opening/closing switch 29 when digital control data is input from the input terminal 21. It is.
25 is an n-bit up/down counter that presets the digital control data of the input terminal 21 and counts up and down around the preset data using a clock signal controlled by a window comparator 28 (described later); 27 is the output of the counter 25; 2 is an analog signal output of the D/A converter 27 and a frequency discrimination signal 11 which is a feedback signal.
3 is a variable frequency oscillator,
4a, 4b, 4c are distribution circuits, 5 is an output terminal, 3
4 denotes distribution circuits 4a and 4b, a delay circuit 7 having a delay time τ, a 0°/90° hybrid circuit 30 for I/Q phase detection, and phase detection circuits 10a and 10.
35 is an addition/subtraction circuit 31 that adds and subtracts the output signals (I video, Q video) of the phase detection circuits 10a and 10b, and a frequency discrimination signal output from the addition/subtraction circuit 31 is input to the switching signal input 24. 33 is an I/Q video synthesis circuit composed of a switching circuit 32 that selects the I/Q
A frequency discrimination circuit includes a phase detection circuit 34 and an I/Q video synthesis circuit 35 and outputs a frequency discrimination signal 11; 28 is a window comparator that discriminates the positive/negative polarity and window area (zero point area) of the frequency discrimination signal 11; An up-down command is given to the up-down counter 25 as a discrimination signal, and a gate circuit 26 which opens and closes input of the clock signal from the clock input terminal 23 to the counter 25 is controlled. Next, the operation of this embodiment will be explained. The feedback loop opening/closing switch 29 is opened by the loop opening/closing signal of the feedback loop opening/closing control signal input terminal 22, and desired frequency tuning digital data is inputted from the input terminal 21, and the up/down counter 2
Preset to 5. The preset data is converted into an analog signal by the D/A converter 27, passes through the adder circuit 2, and tunes the frequency of the variable frequency oscillator 3. The oscillation frequency generated by this;
[Hz] passes through the distribution circuit 4a to the frequency discrimination circuit 3
Enter 3. The frequency discrimination circuit 33 has a delay circuit 7 having a delay time τ and two phase detection circuits 10a and 10b. The outputs of the phase detection circuits 10a and 10b have a delay time; a video amplitude proportional to τ;
Q video V Q and I video V I with a phase difference of 90 degrees are output. V Q =K·cos2π·τ V I =K·sin2π·τ Both K are constants Next, the I/Q video is input to the adder/subtractor circuit 31 to create a total of eight types of frequency discrimination signals shown in FIG. In FIG. 4, N indicates the output terminal number of the addition/subtraction circuit 31. here
【表】
〓２
の合成信号を得る。すなわちＮ番目（Ｎ＝０，
１，２……７）の端子には（cos2πτ＋Ｎ／４π）
なる合成信号を作成し、切替回路３２に入力す
る。切替回路３２は切替信号２４により所望の合
成信号を周波数弁別信号１１として選択する回路
である。
今、所望の発振周波数；〔Hz〕が（ｎ−
１／４）・１／τ〔Hz〕（ｎは整数）の場合、切替回路
３
２によりＮ＝０を選択し、周波数同調デイジタル
データを所望の周波数の±１／2τ〔Hz〕の範囲内に
設定し帰還ループ開閉スイツチ２９を閉にすれば
前述した第１図の従来のものと同様に負帰還ルー
プの動作により発振周波数；〔Hz〕は上記安定
点；（ｎ−１／４）・１／τ〔Hz〕に引込まれる。第４
図
に安定点に引込む方向を矢印で示す。
一方、周波数引込みと同時に周波数弁別信号１
１には最初、周波数同調デイジタルデータによつ
て所望の周波数に対し±１／2τの精度で設定したた
めの補正エラーが生じる。ウインドコンパレータ
２８はこの補正エラーをほぼ零点（ウインド領
域）にするため補正エラー（周波数弁別信号）の
正負極性及び該補正エラーがウインド領域にある
ことを判別するもので、第４図の矢印で示す如く
周波数弁別信号が負であればカウントアツプ命令
を、又正であればカウントダウン命令をアツプダ
ウンカウンタ２５に与え、最初にカウンタにプリ
セツトした周波数同調デイジタルデータを基準に
アツプダウンカウントする。この結果、ウインド
コンパレータ２８がウインド領域を判別すれば、
アツプダウンカウンタ２５へのクロツク入力２３
はゲート回路２６によつて禁止され、アツプダウ
ンカウンタ２５はカウントを止める。この状態が
Ｎ＝０における安定状態であり、最初に設定した
デイジタルコードによる周波数設定誤差をほぼ
“零”にするよう補正するので周波数弁別信号１
１はほぼ“零”になる。発振周波数；｛（ｎ−１／４）
±Ｎ／８｝・１／τ〔Hz〕についても上記と同様の手順
で所望の安定化発振周波数を得ることができる。
なお第４図のIPが最初の設定点である。
又上記のデイジタルコードの自動補正により発
振周波数を広帯域に渡つて１／8τステツプ毎にＮ
を変えるだけで増加又は減少させることができ
る。すなわちウインドコンパレータ２８の判別を
見ながら順次Ｎ＝０，１，２……７，０，１，２
……と変えて行けば周波数は1/8τステツプで増
加し、逆にＮ＝０，７，６……０，７，６……と
変えて行けば減少する。ここでもしデイジタルコ
ードの補正がなければＮの変化だけで１／τ周期
（すなわち周波数引込範囲；±１／2τ）の範囲しか周
波数をステツプ同調できない。従つて周波数を
１／τ以上に渡つて変える場合は周波数同調信号
（粗調信号）の再設定が必要である。
なお、上記実施例では周波数弁別回路内のＩ／
Ｑ位相検出回路にミキサを使用したが、第５図に
示すPFD回路でも良い。図において、４ｄ，４
ｅは分配回路、３０ｃ，３０ｄ，３０ｅは0゜／
90゜ハイブリツト回路、４１ａ〜４１ｄはマツチ
ドペア検波回路、４２ａ，４２ｂは差動増幅回路
であり、Ｉ，Ｑ出力は入力信号周波数に対し、
Ｑ＝Ｋ cos2πτ，Ｉ＝Ｋ sin2πτとなる。
又、可変周波数発振器は電圧制御型、電流制御
型及び粗同調制御端子と帰還回路によつて補正す
る微調端子が別々になつたもの等何れでも良い。
さらにＩ／Ｑ合成信号の数を増やせばさらに任意
のより細かなステツプで周波数を設定できる。
又、上記実施例では周波数安定化発振回路の場合
について説明したが、Ｎを連続に高速で切替えで
きるようにすれば周波数確度の高い掃引信号発生
装置としても利用できる。
以上のようにこの発明によれば可変周波数発振
器の帰還ループに入れた周波数安定化のための周
波数弁別回路にＩ／Ｑ位相検出回路及びＩ／Ｑビ
デオ合成回路を用いているので、発振器の所要同
調確度（又は引込範囲）が±１／2τ（τは遅延線の
遅延時間）であるにもかかわらず、周波数の設定
は１／Nτ（ＮはＩ／Ｑ合成信号の数）とより細かく
周波数を安定に設定できる。又、帰還ループのエ
ラー（周波数弁別信号）を各安定点でほぼ“零”
にする様、周波数同調制御信号を常に補正してい
るので、広帯域に渡つて周波数の増減が容易に行
えるという効果がある。[Table] 〓2
Obtain the composite signal. That is, the Nth (N=0,
A composite signal of (cos2πτ+N/4π) is created at the terminals 1, 2, . The switching circuit 32 is a circuit that selects a desired composite signal as the frequency discrimination signal 11 using the switching signal 24. Now, the desired oscillation frequency; [Hz] is (n-
1/4)・1/τ [Hz] (n is an integer), the switching circuit 32 selects N=0, and the frequency tuning digital data is set within the range of ±1/2τ [Hz] of the desired frequency. When the feedback loop open/close switch 29 is closed, the oscillation frequency (Hz) is the stable point (n-1/4) due to the operation of the negative feedback loop, similar to the conventional one shown in FIG. It is drawn to 1/τ [Hz]. Fourth
The figure shows the direction of pulling to the stable point with an arrow. On the other hand, at the same time as the frequency pull-in, the frequency discrimination signal 1
1, a correction error occurs because the desired frequency is set with an accuracy of ±1/2τ using frequency tuning digital data. The window comparator 28 determines the positive/negative polarity of the correction error (frequency discrimination signal) and whether the correction error is in the window area in order to bring this correction error to almost zero point (window area), as shown by the arrow in FIG. If the frequency discrimination signal is negative, a count-up command is given to the up-down counter 25, and if it is positive, a count-down command is given to the up-down counter 25, and the up-down counter 25 counts up and down based on the frequency tuning digital data that was initially preset in the counter. As a result, if the window comparator 28 determines the window area,
Clock input 23 to up-down counter 25
is prohibited by the gate circuit 26, and the up-down counter 25 stops counting. This state is a stable state when N=0, and since the frequency setting error due to the initially set digital code is corrected to almost "zero", the frequency discrimination signal 1
1 becomes almost "zero". Regarding the oscillation frequency; {(n-1/4) ±N/8}·1/τ [Hz], a desired stabilized oscillation frequency can be obtained using the same procedure as above.
Note that the IP in FIG. 4 is the first setting point. In addition, by automatically correcting the digital code described above, the oscillation frequency can be changed over a wide band by N at every 1/8τ step.
It can be increased or decreased simply by changing . That is, N=0, 1, 2...7, 0, 1, 2 sequentially while checking the judgment of the window comparator 28.
If you change N=0, 7, 6...0, 7, 6..., the frequency will increase in 1/8τ steps, and vice versa. Here, if there is no digital code correction, the frequency can only be step-tuned within a range of 1/τ cycle (ie, frequency pull-in range; ±1/2τ) by changing N only. Therefore, when changing the frequency by more than 1/τ, it is necessary to reset the frequency tuning signal (coarse tuning signal). Note that in the above embodiment, the I/
Although a mixer is used for the Q phase detection circuit, a PFD circuit shown in FIG. 5 may also be used. In the figure, 4d, 4
e is a distribution circuit, 30c, 30d, 30e are 0°/
90° hybrid circuit, 41a to 41d are matched pair detection circuits, 42a and 42b are differential amplifier circuits, and the I and Q outputs correspond to the input signal frequency.
Q=K cos2πτ, I=K sin2πτ. Further, the variable frequency oscillator may be of a voltage control type, a current control type, or one in which a coarse tuning control terminal and a fine tuning terminal corrected by a feedback circuit are separate.
Furthermore, by increasing the number of I/Q composite signals, the frequency can be set in even smaller steps.
Further, in the above embodiment, the case of a frequency-stabilized oscillator circuit has been described, but if N can be switched continuously at high speed, it can also be used as a sweep signal generator with high frequency accuracy. As described above, according to the present invention, since the I/Q phase detection circuit and the I/Q video synthesis circuit are used in the frequency discrimination circuit for frequency stabilization that is included in the feedback loop of the variable frequency oscillator, the oscillator requirements are Although the tuning accuracy (or pull-in range) is ±1/2τ (τ is the delay time of the delay line), the frequency setting is more finely tuned to 1/Nτ (N is the number of I/Q combined signals). can be set stably. Additionally, the feedback loop error (frequency discrimination signal) is reduced to almost zero at each stable point.
Since the frequency tuning control signal is constantly corrected so that the frequency is adjusted, the effect is that the frequency can be easily increased or decreased over a wide band.
第１図は従来の周波数安定化発振回路のブロツ
ク図、第２図は周波数弁別信号の特性図、第３図
はこの発明の一実施例による周波数安定化発振回
路のブロツク図、第４図は周波数弁別信号の切替
えによるステツプ同調の状態を示す図、第５図は
Ｉ／Ｑ位相検出回路の他の一例を示すブロツク図
である。
３……可変周波数発振器、３４……Ｉ／Ｑ位相
検出回路、３５……Ｉ／Ｑビデオ合成回路、３３
……周波数弁別回路、２９……ループ開閉用スイ
ツチ（開閉回路）、２８……ウインドコンパレー
タ、２５……アツプダウンカウンタ、２７……
Ｄ／Ａコンバータ、２……加算回路。なお、図中
同一符号は同一又は相当部分を示す。
FIG. 1 is a block diagram of a conventional frequency-stabilized oscillator circuit, FIG. 2 is a characteristic diagram of a frequency discrimination signal, FIG. 3 is a block diagram of a frequency-stabilized oscillator circuit according to an embodiment of the present invention, and FIG. FIG. 5 is a block diagram showing another example of the I/Q phase detection circuit. 3... Variable frequency oscillator, 34... I/Q phase detection circuit, 35... I/Q video synthesis circuit, 33
...Frequency discrimination circuit, 29...Loop opening/closing switch (opening/closing circuit), 28...Window comparator, 25...Up-down counter, 27...
D/A converter, 2...addition circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
変できる可変周波数発振器と、この発振器の出力
信号とこの出力信号を所定の遅延時間を有する遅
延回路に通して得られた遅延信号との位相差を検
出し両信号の位相差に比例したビデオ振幅を有し
互いに90゜の位相差を持つＩ，Ｑビデオ出力を得
るＩ／Ｑ位相検出回路と、上記Ｉ，Ｑビデオ出力
から任意の位相を持つた周波数弁別信号を作成す
るＩ／Ｑビデオ合成回路と、上記周波数弁別信号
を開閉するため帰還ループに挿入された開閉回路
と、上記周波数弁別信号の正負極性及び零点領域
を判別するウインドコンパレータと、その判別信
号によりプリセツトした粗同調用周波数デイジタ
ルコードを基準としてカウントアツプ、カウント
ダウン及びカウントストツプするアツプダウンカ
ウンタと、このアツプダウンカウンタのデイジタ
ル出力をＤ／Ａ変換するＤ／Ａ変換回路と、Ｄ／
Ａ変換されたアナログ信号と前記周波数弁別信号
とを加算し前記可変周波数発振器の周波数同調制
御信号とする加算回路とを備え、上記可変周波数
発振器の発振周波数をデイジタル制御に対応した
周波数でステツプ同調できるようにしたことを特
徴とする周波数安定化発振回路。1. A variable frequency oscillator whose output frequency can be varied by a frequency tuning control signal, and detecting the phase difference between the output signal of this oscillator and the delayed signal obtained by passing this output signal through a delay circuit having a predetermined delay time. An I/Q phase detection circuit obtains I and Q video outputs having a video amplitude proportional to the phase difference between the two signals and a phase difference of 90 degrees from each other, and an an I/Q video synthesis circuit for creating a frequency discrimination signal; an opening/closing circuit inserted in a feedback loop for opening and closing the frequency discrimination signal; a window comparator for determining the positive/negative polarity and zero point area of the frequency discrimination signal; an up-down counter that counts up, counts down, and stops counting based on a coarse tuning frequency digital code preset by a discrimination signal; a D/A conversion circuit that converts the digital output of the up-down counter;
and an adder circuit that adds the A-converted analog signal and the frequency discrimination signal to obtain a frequency tuning control signal for the variable frequency oscillator, and is capable of step-tuning the oscillation frequency of the variable frequency oscillator at a frequency compatible with digital control. A frequency stabilized oscillator circuit characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202916A JPS58103236A (en) | 1981-12-15 | 1981-12-15 | Frequency stabilizing and oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202916A JPS58103236A (en) | 1981-12-15 | 1981-12-15 | Frequency stabilizing and oscillating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103236A JPS58103236A (en) | 1983-06-20 |
| JPS6321365B2 true JPS6321365B2 (en) | 1988-05-06 |
Family
ID=16465285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202916A Granted JPS58103236A (en) | 1981-12-15 | 1981-12-15 | Frequency stabilizing and oscillating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103236A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4528870B1 (en) * | 2009-06-05 | 2010-08-25 | 日本高周波株式会社 | Magnetron oscillation apparatus and plasma processing apparatus |
| JP5893783B2 (en) * | 2015-03-19 | 2016-03-23 | アンリツ株式会社 | Microwave signal generator and frequency control method thereof |
-
1981
- 1981-12-15 JP JP56202916A patent/JPS58103236A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103236A (en) | 1983-06-20 |
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