JP2001044829A - Phase-locked loop circuit - Google Patents
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- JP2001044829A JP2001044829A JP11221214A JP22121499A JP2001044829A JP 2001044829 A JP2001044829 A JP 2001044829A JP 11221214 A JP11221214 A JP 11221214A JP 22121499 A JP22121499 A JP 22121499A JP 2001044829 A JP2001044829 A JP 2001044829A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、粗同調回路を用い
た位相同期回路に関し、特に高速な粗同調が可能な位相
同期回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop using a coarse tuning circuit, and more particularly to a phase locked loop capable of performing a high speed coarse tuning.
【０００２】[0002]
【従来の技術】従来の粗同調回路を用いた位相同期回路
は位相同期が外れている状態では粗同調回路により、電
圧制御発振器の発振周波数が上限周波数よりも高い場合
には前記発振周波数を下げるような制御信号を電圧制御
発振器に供給し、一方、電圧制御発振器の発振周波数が
下限周波数よりも低い場合には前記発振周波数を上げる
ような制御信号を電圧制御発振器に供給する。これによ
り、電圧制御発振器の発振周波数を同期可能な範囲まで
制御できるので短い時間での位相同期が可能になる。2. Description of the Related Art In a conventional phase locked loop circuit using a coarse tuning circuit, when the phase synchronization is lost, the coarse tuning circuit lowers the oscillation frequency of the voltage controlled oscillator when the oscillation frequency is higher than an upper limit frequency. Such a control signal is supplied to the voltage-controlled oscillator. On the other hand, when the oscillation frequency of the voltage-controlled oscillator is lower than the lower limit frequency, a control signal for increasing the oscillation frequency is supplied to the voltage-controlled oscillator. As a result, the oscillation frequency of the voltage controlled oscillator can be controlled to a range in which synchronization is possible, so that phase synchronization can be performed in a short time.
【０００３】図２はこのような従来の位相同期回路の一
例を示す構成ブロック図であり、本願出願人の出願に係
る「特願平３−４３６４２」に記載されたものである。
図２において１は位相比較器、２は加算器、３はループ
フィルタ、４は電圧制御発振器、５は周波数変換器、６
は粗同調回路、１００は参照信号入力、１０１は出力信
号、１０２は周波数信号、１０３は粗同調回路６の出力
である制御信号である。FIG. 2 is a block diagram showing an example of such a conventional phase locked loop circuit, which is described in Japanese Patent Application No. 3-43642 filed by the present applicant.
2, 1 is a phase comparator, 2 is an adder, 3 is a loop filter, 4 is a voltage controlled oscillator, 5 is a frequency converter, 6
Is a coarse tuning circuit, 100 is a reference signal input, 101 is an output signal, 102 is a frequency signal, and 103 is a control signal as an output of the coarse tuning circuit 6.
【０００４】参照信号入力１００は位相比較器１の一方
の入力端子に接続され、位相比較器１の出力は加算器２
の一方の入力端子に接続される。加算器２の出力はルー
プフィルタ３を介して電圧制御発振器４に接続される。
電圧制御発振器４は出力信号１０１を出力すると共に出
力信号１０１は周波数変換器５及び粗同調回路６に接続
される。The reference signal input 100 is connected to one input terminal of the phase comparator 1, and the output of the phase comparator 1 is
Connected to one of the input terminals. The output of the adder 2 is connected to the voltage controlled oscillator 4 via the loop filter 3.
The voltage controlled oscillator 4 outputs an output signal 101, and the output signal 101 is connected to the frequency converter 5 and the coarse tuning circuit 6.
【０００５】また、周波数変換器５の出力である周波数
信号１０２は位相比較器１の他方の入力端子に接続さ
れ、粗同調回路６の出力である制御信号１０３は加算器
２の他方の入力端子に接続される。A frequency signal 102 output from the frequency converter 5 is connected to the other input terminal of the phase comparator 1, and a control signal 103 output from the coarse tuning circuit 6 is connected to the other input terminal of the adder 2. Connected to.
【０００６】ここで、図２に示す従来例の動作を簡単に
説明する。電圧制御発振器４の出力信号１０１は周波数
変換器５で周波数変換されて位相比較器１で参照信号入
力１００と比較される。位相比較器１の出力は加算器２
で粗同調回路６の制御信号１０３と加算され、ループフ
ィルタ３を介して電圧制御発振器４の制御入力となる。Here, the operation of the conventional example shown in FIG. 2 will be briefly described. The output signal 101 of the voltage controlled oscillator 4 is frequency-converted by the frequency converter 5 and compared with the reference signal input 100 by the phase comparator 1. The output of the phase comparator 1 is an adder 2
Is added to the control signal 103 of the coarse tuning circuit 6 and becomes the control input of the voltage controlled oscillator 4 via the loop filter 3.
【０００７】粗同調回路６により電圧制御発振器４の出
力信号１０１の周波数は同期可能な周波数範囲（キャプ
チャレンジ）に調整される。この結果、電圧制御発振器
４の出力信号１０１の周波数は参照信号入力１００の周
波数に対して周波数変換器５の分周比等で決まる所定の
周波数に制御される。The frequency of the output signal 101 of the voltage controlled oscillator 4 is adjusted by the coarse tuning circuit 6 to a synchronizable frequency range (capture range). As a result, the frequency of the output signal 101 of the voltage controlled oscillator 4 is controlled to a predetermined frequency determined by the frequency division ratio of the frequency converter 5 with respect to the frequency of the reference signal input 100.
【０００８】図２に示す位相同期回路において、位相同
期が行われると周波数変換器５の出力である周波数信号
１０２は参照信号入力１００の周波数に等しくなる。こ
の場合、粗同調回路６の制御信号１０３は”０”にな
り、位相比較器１の出力がそのままループフィルタ３を
介して電圧制御発振器４に入力される。In the phase synchronization circuit shown in FIG. 2, when phase synchronization is performed, the frequency signal 102 output from the frequency converter 5 becomes equal to the frequency of the reference signal input 100. In this case, the control signal 103 of the coarse tuning circuit 6 becomes “0”, and the output of the phase comparator 1 is directly input to the voltage controlled oscillator 4 via the loop filter 3.
【０００９】一方、位相同期が外れている状態におい
て、電圧制御発振器４の発振周波数が上限周波数よりも
高い場合には発振周波数を下げるような制御信号１０３
を電圧制御発振器４に供給し、一方、電圧制御発振器４
の発振周波数が下限周波数よりも低い場合には発振周波
数を上げるような制御信号１０３を電圧制御発振器４に
供給する。On the other hand, when the oscillation frequency of the voltage controlled oscillator 4 is higher than the upper limit frequency in a state where the phase synchronization is lost, a control signal 103 for decreasing the oscillation frequency is used.
Is supplied to the voltage-controlled oscillator 4 while the voltage-controlled oscillator 4
When the oscillation frequency is lower than the lower limit frequency, the control signal 103 for increasing the oscillation frequency is supplied to the voltage controlled oscillator 4.
【００１０】また、ここで、粗同調回路６の詳細を説明
する。図３は「特願平３−４３６４２」に記載された粗
同調回路の一例を示す構成ブロック図である。図３にお
いて１０１及び１０３は図２と同一符号を付してあり、
７はカウンタ、８はレジスタ、９及び１０はデータセレ
クタ、１１はゲート発生回路、１２，１８，１９，２
０，２１，２２及び２３はスイッチ回路、１３及び１４
はディジタルコンパレータ、１５及び１６はＡＮＤ回
路、１７は切換回路である。Here, the details of the coarse tuning circuit 6 will be described. FIG. 3 is a block diagram showing an example of a coarse tuning circuit described in Japanese Patent Application No. 3-43642. In FIG. 3, 101 and 103 have the same reference numerals as in FIG.
7 is a counter, 8 is a register, 9 and 10 are data selectors, 11 is a gate generator, 12, 18, 19, 2
0, 21, 22 and 23 are switch circuits, 13 and 14
Is a digital comparator, 15 and 16 are AND circuits, and 17 is a switching circuit.
【００１１】出力信号１０１はカウンタ７のクロック端
子に接続され、カウンタ７の出力はレジスタ８に接続さ
れ、レジスタ８の出力はディジタルコンパレータ１３及
び１４の一方の入力端子”Ａ”にそれぞれ接続される。The output signal 101 is connected to the clock terminal of the counter 7, the output of the counter 7 is connected to the register 8, and the output of the register 8 is connected to one input terminal "A" of the digital comparators 13 and 14, respectively. .
【００１２】データセレクタ９の出力はディジタルコン
パレータ１３の他方の入力端子”Ｂ”に接続され、デー
タセレクタ１０の出力はディジタルコンパレータ１４の
他方の入力端子”Ｂ”に接続される。The output of the data selector 9 is connected to the other input terminal "B" of the digital comparator 13, and the output of the data selector 10 is connected to the other input terminal "B" of the digital comparator 14.
【００１３】ディジタルコンパレータ１３の”Ａ＜Ｂ”
の出力はＡＮＤ回路１５の一方の入力端子及び切換回路
１７の入力端子に接続され、ディジタルコンパレータ１
３の”Ａ≧Ｂ”の出力はＡＮＤ回路１６の一方の入力端
子及び切換回路１７の入力端子に接続される。"A <B" of the digital comparator 13
Is connected to one input terminal of the AND circuit 15 and the input terminal of the switching circuit 17, and the digital comparator 1
3, the output of “A ≧ B” is connected to one input terminal of the AND circuit 16 and the input terminal of the switching circuit 17.
【００１４】また、ディジタルコンパレータ１４の”Ａ
＞Ｂ”の出力はＡＮＤ回路１６の他方の入力端子及び切
換回路１７の入力端子に接続され、ディジタルコンパレ
ータ１４の”Ａ≦Ｂ”の出力はＡＮＤ回路１５の他方の
入力端子及び切換回路１７の入力端子に接続される。The digital comparator 14 has "A"
The output of> B ″ is connected to the other input terminal of the AND circuit 16 and the input terminal of the switching circuit 17, and the output of “A ≦ B” of the digital comparator 14 is connected to the other input terminal of the AND circuit 15 and the switching circuit 17. Connected to input terminal.
【００１５】ＡＮＤ回路１５及び１６の出力はスイッチ
回路１８及び１９の入力端子に接続され、スイッチ回路
１８の一方の出力はスイッチ回路２０の制御端子に接続
され、スイッチ回路１８の他方の出力はスイッチ回路２
２の制御端子に接続される。また、スイッチ回路１９の
一方の出力はスイッチ回路２１の制御端子に接続され、
スイッチ回路１９の他方の出力はスイッチ回路２３の制
御端子に接続される。Outputs of the AND circuits 15 and 16 are connected to input terminals of switch circuits 18 and 19, one output of the switch circuit 18 is connected to a control terminal of the switch circuit 20, and the other output of the switch circuit 18 is a switch. Circuit 2
2 control terminal. One output of the switch circuit 19 is connected to a control terminal of the switch circuit 21.
The other output of the switch circuit 19 is connected to a control terminal of the switch circuit 23.
【００１６】スイッチ回路２０の一端には第１の正電圧
源に接続され、スイッチ回路２１の一端には第１の負電
圧源に接続される。また、スイッチ回路２２の一端には
第２の正電圧源に接続され、スイッチ回路２３の一端に
は第２の負電圧源に接続され、スイッチ回路２０，２
１，２２及び２３の他端は制御信号１０３を出力する。One end of the switch circuit 20 is connected to a first positive voltage source, and one end of the switch circuit 21 is connected to a first negative voltage source. One end of the switch circuit 22 is connected to a second positive voltage source, and one end of the switch circuit 23 is connected to a second negative voltage source.
The other ends of 1, 22, and 23 output a control signal 103.
【００１７】ゲート発生回路１１の第１及び第２のゲー
ト信号はスイッチ回路１２の２つの入力端子にそれぞれ
接続され、スイッチ回路１２の出力はカウンタ７のクリ
ア端子とレジスタ８のクロック端子にそれぞれ接続され
る。また、切換回路１７の出力はデータセレクタ９及び
１０のセレクト端子、スイッチ回路１２，１８及び１９
の制御端子にそれぞれ接続される。The first and second gate signals of the gate generation circuit 11 are respectively connected to two input terminals of a switch circuit 12, and the output of the switch circuit 12 is connected to a clear terminal of the counter 7 and a clock terminal of the register 8, respectively. Is done. The output of the switching circuit 17 is the select terminals of the data selectors 9 and 10, the switching circuits 12, 18 and 19
Are connected respectively to the control terminals.
【００１８】ここで、図３に示す粗同調回路の動作を図
４及び図５を用いて説明する。図４はキャプチャレンジ
と制御信号１０３との関係を示す説明図、図５は粗同調
回路の動作を説明するタイミング図である。Here, the operation of the coarse tuning circuit shown in FIG. 3 will be described with reference to FIGS. FIG. 4 is an explanatory diagram showing the relationship between the capture range and the control signal 103, and FIG. 5 is a timing diagram for explaining the operation of the coarse tuning circuit.
【００１９】新たな周波数設定により電圧制御発振器４
の出力信号１０１の発振周波数”ｆｖｃｏ”を変化させ
ると切換回路１７は粗同調回路６を速い粗同調モードに
切り換える。With the new frequency setting, the voltage-controlled oscillator 4
When the oscillation frequency “fvco” of the output signal 101 is changed, the switching circuit 17 switches the coarse tuning circuit 6 to the fast coarse tuning mode.
【００２０】この時、ゲート発生回路１１の２つのゲー
ト信号のうち速いゲート信号の”Ｔ１”がスイッチ回路
１２により選択されカウンタ７等に供給され、データセ
レクタ９及び１０において周波数データ”Ｄ１”及び”
Ｄ３”が選択される。また、スイッチ回路１８及び１９
により図３中”ａ”側の出力端子が選択される。At this time, the fast gate signal "T1" of the two gate signals of the gate generation circuit 11 is selected by the switch circuit 12 and supplied to the counter 7 and the like. "
D3 "is selected. Also, the switch circuits 18 and 19 are selected.
Selects the output terminal on the "a" side in FIG.
【００２１】ここで、キャプチャレンジを”ｆｃ”、目
標周波数を”ｆｔ”、図４中”Ｗ１”及び”Ｗ２”に示
すウィンドウ幅の比を”Ｎ”とすると、下限データ”Ｄ
１”と上限データ”Ｄ３”は、 Ｄ１＝(ｆｔ−Ｎ・ｆｃ)・Ｔ１ （１） Ｄ３＝(ｆｔ＋Ｎ・ｆｃ)・Ｔ１ （２） となる。Here, assuming that the capture range is “fc”, the target frequency is “ft”, and the ratio of the window widths “W1” and “W2” in FIG. 4 is “N”, the lower limit data “D”
1 ”and the upper limit data“ D3 ”are D1 = (ft−N · fc) · T1 (1) D3 = (ft + N · fc) · T1 (2)
【００２２】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、 Ｑｖｃｏ＝ｆｖｃｏ・Ｔ１ （３） となるので、 ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ （４） の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２０が”ＯＮ”に
なり、制御信号１０３として第１の正電圧源の電圧値”
＋Ｖ１”が出力される。The count value "Qvc" of the counter 7 is
o ”is Qvco = fvco · T1 (3). Therefore, in the case of fvco <ft−N · fc (4),“ ”of the digital comparators 13 and 14 is satisfied.
A <B> and “A ≦ B” are “1”, “A ≧ B” and “A>
B ”becomes“ 0 ”, the switch circuit 20 becomes“ ON ”, and the voltage value of the first positive voltage source“
+ V1 "is output.
【００２３】このため、図４に示すように電圧制御発振
器４には”＋Ｖ１”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。As a result, as shown in FIG. 4, a voltage to which "+ V1" is added is supplied to the voltage controlled oscillator 4, so that the frequency "fvco" of the output signal 101 increases.
【００２４】同様に、 ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ （５） の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２１が”ＯＮ”にな
り、制御信号１０３として第１の負電圧源の電圧値”−
Ｖ１”が出力される。Similarly, when fvco> ft + N · fc (5), “A” of the digital comparators 13 and 14 is used.
≧ B ”and“ A> B ”are“ 1 ”,“ A <B ”and“ A ≦ B ”
Becomes “0”, the switch circuit 21 is turned “ON”, and the control signal 103 is supplied as the voltage value “−” of the first negative voltage source.
V1 "is output.
【００２５】このため、図４及び図５に示すように電圧
制御発振器４には”−Ｖ１”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。For this reason, as shown in FIGS. 4 and 5, a voltage to which "-V1" is added is supplied to the voltage controlled oscillator 4, so that the frequency "fvco" of the output signal 101 is reduced.
【００２６】そして、 ｆｔ−Ｎ・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・ｆｃ （６） の場合には切換回路１７は粗同調動作を高分解能の粗同
調モードに切り換える。すなわち、ゲート発生回路１１
の２つのゲート信号のうち”Ｔ１”より長い”Ｔ２”が
スイッチ回路１２により選択されカウンタ７等に供給さ
れ、データセレクタ９及び１０において周波数データ”
Ｄ２”及び”Ｄ４”が選択される。また、スイッチ回路
１８及び１９により図３中”ｂ”側の出力端子が選択さ
れる。When ft−N · fc ≦ fvco ≦ ft + N · fc (6), the switching circuit 17 switches the coarse tuning operation to the high-resolution coarse tuning mode. That is, the gate generation circuit 11
Of the two gate signals, "T2" longer than "T1" is selected by the switch circuit 12 and supplied to the counter 7 and the like.
D2 ”and“ D4 ”are selected, and the output terminals on the“ b ”side in FIG.
【００２７】ここで、下限データ”Ｄ２”と上限デー
タ”Ｄ４”は、 Ｄ２＝(ｆｔ−ｆｃ)・Ｔ１ （７） Ｄ４＝(ｆｔ＋ｆｃ)・Ｔ１ （８） となる。Here, the lower limit data “D2” and the upper limit data “D4” are as follows: D2 = (ft−fc) · T1 (7) D4 = (ft + fc) · T1 (8)
【００２８】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、 Ｑｖｃｏ＝ｆｖｃｏ・Ｔ２ （９） となるので、 ｆｖｃｏ＜ｆｔ−ｆｃ （１０） の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２２が”ＯＮ”に
なり、制御信号１０３として第２の正電圧源の電圧値”
＋Ｖ２”が出力される。The count value "Qvc" of the counter 7 is
o ”is given by Qvco = fvco · T2 (9). Therefore, when fvco <ft−fc (10), the digital comparators 13 and 14 have“
A <B> and “A ≦ B” are “1”, “A ≧ B” and “A>
B ”becomes“ 0 ”, the switch circuit 22 turns“ ON ”, and the voltage value of the second positive voltage source“
+ V2 "is output.
【００２９】このため、図４に示すように電圧制御発振
器４には”＋Ｖ２”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。As a result, as shown in FIG. 4, a voltage to which "+ V2" is added is supplied to the voltage controlled oscillator 4, so that the frequency "fvco" of the output signal 101 increases.
【００３０】同様に、 ｆｖｃｏ＞ｆｔ＋ｆｃ （１１） の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２３が”ＯＮ”にな
り、制御信号１０３として第２の負電圧源の電圧値”−
Ｖ２”が出力される。Similarly, when fvco> ft + fc (11), “A” of digital comparators 13 and 14
≧ B ”and“ A> B ”are“ 1 ”,“ A <B ”and“ A ≦ B ”
Becomes “0”, the switch circuit 23 is turned “ON”, and the voltage value of the second negative voltage source “−”
V2 "is output.
【００３１】このため、図４及び図５に示すように電圧
制御発振器４には”−Ｖ２”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。Therefore, as shown in FIGS. 4 and 5, the voltage to which "-V2" is added is supplied to the voltage controlled oscillator 4, so that the frequency "fvco" of the output signal 101 is reduced.
【００３２】そして、最終的に、 ｆｔ−ｆｃ≦ｆｖｃｏ≦ｆｔ＋ｆｃ （１２） になると粗同調回路６は動作を終了する。Finally, when ft−fc ≦ fvco ≦ ft + fc (12), the coarse tuning circuit 6 ends the operation.
【００３３】この結果、粗同調動作を２段階にして電圧
制御発振器４の発振周波数がキャプチャレンジから離れ
ている場合には短い計数時間で粗同調し、キャプチャレ
ンジに近づいた場合には長い計数時間で高分解能で粗同
調させることにより、粗同調時間を短縮することが可能
になる。As a result, the coarse tuning operation is performed in two stages, and when the oscillation frequency of the voltage controlled oscillator 4 is far from the capture range, the coarse tuning is performed with a short counting time, and when the oscillation frequency approaches the capture range, the long tuning time is obtained. By performing coarse tuning with high resolution, it is possible to shorten the coarse tuning time.
【００３４】但し、図３に示す従来の粗同調回路では電
圧制御発振器４の出力信号１０１の発振周波数”ｆｖｃ
ｏ”が目標周波数”ｆｔ”から大きくかけ離れている場
合には、前述のようにゲート信号”Ｔ１”で”ｆｔ−Ｎ
・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・ｆｃ”となるまで粗同調
することになるので、発振周波数”ｆｖｃｏ”が目標周
波数”ｆｔ”に近い場合にと比較して粗同調時間が長く
なると言った問題点があった。However, in the conventional coarse tuning circuit shown in FIG. 3, the oscillation frequency "fvc" of the output signal 101 of the voltage controlled oscillator 4 is obtained.
When "o" is far from the target frequency "ft", as described above, the gate signal "T1" indicates "ft-N".
Since coarse tuning is performed until fc ≦ fvco ≦ ft + N · fc ”, there is a problem that the coarse tuning time is longer than when the oscillation frequency“ fvco ”is close to the target frequency“ ft ”. there were.
【００３５】また、図４中”Ｗ２”に相当する高分解能
の粗同調時のウィンドウ幅はキャプチャレンジ以内に設
定しなければならず、前述のウィンドウ幅の比”Ｎ”も
安定動作をさせるためには一意的に決まってしまうの
で、このため、キャプチャレンジが非常に狭い場合には
図４中”Ｗ１”に相当する速い粗同調時のウィンドウ幅
も狭くなる。In addition, the window width at the time of high-resolution coarse tuning corresponding to "W2" in FIG. 4 must be set within the capture range, and the above-mentioned window width ratio "N" is also required for stable operation. Therefore, when the capture range is very narrow, the window width at the time of fast coarse tuning corresponding to “W1” in FIG. 4 also becomes narrow.
【００３６】このように、ウィンドウ幅が狭い場合に電
圧制御発振器４の発振周波数”ｆｖｃｏ”を高速で大き
く変化させた場合、粗同調動作の遅れにより発振周波
数”ｆｖｃｏ”が目標周波数”ｆｔ”付近で振動してし
まう恐れがあるので、発振周波数”ｆｖｃｏ”をゆっく
りと変化させる必要がありこのため粗同調時間が長くな
ってしまうと言った課題があった。As described above, when the oscillation frequency "fvco" of the voltage controlled oscillator 4 is largely changed at a high speed when the window width is narrow, the oscillation frequency "fvco" becomes close to the target frequency "ft" due to the delay of the coarse tuning operation. Therefore, there is a problem that the oscillation frequency “fvco” needs to be changed slowly, and the coarse tuning time becomes longer.
【００３７】図６はこのような課題を解決した従来の位
相同期回路の粗同調回路の一例を示す構成ブロック図で
あり、本願出願人の出願に係る「特願平１０−１７３３
４９」に記載されたものである。FIG. 6 is a block diagram showing an example of a coarse tuning circuit of a conventional phase locked loop circuit which solves such a problem.
49 ".
【００３８】図６において７〜２３，１０１及び１０３
は図３と同一符号を付してあり、２４はフィルタ回路、
２５，２６及び２７はスイッチ回路、２８は増幅器、２
９はＤ／Ａ変換器、１０４は制御信号である。また、７
〜２３は従来の粗同調回路５０を、２５〜２７はスイッ
チ手段５１、１５，１６，１８〜２３は出力回路５２を
それぞれ構成している。In FIG. 6, 7 to 23, 101 and 103
Has the same reference numerals as in FIG. 3, 24 is a filter circuit,
25, 26 and 27 are switch circuits, 28 is an amplifier, 2
9 is a D / A converter, and 104 is a control signal. Also, 7
23 to 23 constitute a conventional coarse tuning circuit 50, 25 to 27 constitute switch means 51, and 15, 16, 18 to 23 constitute an output circuit 52, respectively.
【００３９】粗同調回路５０の接続関係については図３
に示す従来例と同様であるので説明は省略する。粗同調
回路５０の出力である制御信号１０３はフィルタ回路２
４を介してスイッチ回路２５の出力端子及びスイッチ回
路２６の入力端子にそれぞれ接続され、スイッチ回路２
６の出力はスイッチ回路２７の出力端子及び電圧制御発
振器（図示せず。）に接続される。また、Ｄ／Ａ変換器
２９の出力は増幅器２８を介してスイッチ回路２５及び
２７の入力端子に接続される。さらに、切換回路１７の
ロック検出信号はスイッチ回路２５の制御端子に接続さ
れる。The connection relationship of the coarse tuning circuit 50 is shown in FIG.
Is omitted because it is the same as the conventional example shown in FIG. The control signal 103, which is the output of the coarse tuning circuit 50,
4 are connected to the output terminal of the switch circuit 25 and the input terminal of the switch circuit 26, respectively.
The output of 6 is connected to an output terminal of a switch circuit 27 and a voltage controlled oscillator (not shown). The output of the D / A converter 29 is connected to the input terminals of the switch circuits 25 and 27 via the amplifier 28. Further, the lock detection signal of the switching circuit 17 is connected to the control terminal of the switching circuit 25.
【００４０】ここで、図６に示す従来例の動作を図７を
用いて説明する。図７は図６に示す粗同調回路の動作を
説明するタイミング図である。但し、粗同調回路５０の
動作に関しての説明は省略する。Here, the operation of the conventional example shown in FIG. 6 will be described with reference to FIG. FIG. 7 is a timing chart for explaining the operation of the coarse tuning circuit shown in FIG. However, description of the operation of the coarse tuning circuit 50 is omitted.
【００４１】通常状態ではスイッチ回路２６及び２７
は”ＯＮ”及び”ＯＦＦ”であり、電圧制御発振器４の
発振周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大き
く離れている場合にはスイッチ回路２５が”ＯＮ”にな
る。この時、Ｄ／Ａ変換器２９からの出力が増幅器２８
を介してフィルタ回路２４の出力に加算されて制御信号
１０４として出力される。In the normal state, the switch circuits 26 and 27
Are "ON" and "OFF", and when the oscillation frequency "fvco" of the voltage controlled oscillator 4 is far from the target frequency "ft", the switch circuit 25 is turned "ON". At this time, the output from the D / A converter 29 is
, Is added to the output of the filter circuit 24, and is output as a control signal 104.
【００４２】フィルタ回路２４の出力は制御信号１０３
が平滑された信号であり、この信号にＤ／Ａ変換器２９
の出力が加算されることにより、第１の粗同調が行われ
る。すなわち、電圧制御発振器４の発振周波数”ｆｖｃ
ｏ”が粗同調回路５０の速い粗同調モード時に選択され
る図５中”Ｗ１”に示すウィンドウ幅の外側になるよう
に適当な値がＤ／Ａ変換器２９に設定される。The output of the filter circuit 24 is a control signal 103
Is a smoothed signal, and the D / A converter 29
Are added, the first coarse tuning is performed. That is, the oscillation frequency “fvc” of the voltage controlled oscillator 4
An appropriate value is set in the D / A converter 29 so that "o" is outside the window width indicated by "W1" in FIG. 5, which is selected in the coarse tuning mode of the coarse tuning circuit 50.
【００４３】すなわち、 ｆｖｃｏ＜＜ｆｔ （１３） の場合には、 ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ （１４） となるような値を設定し、同様に、 ｆｖｃｏ＞＞ｆｔ （１５） の場合には、 ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ （１６） となるような値を設定する。That is, in the case of fvco << ft (13), a value such that fvco <ft−N · fc (14) is set. Similarly, in the case of fvco >> ft (15), , Fvco> ft + N · fc (16)
【００４４】例えば、図７中”Ｔ００１”において発振
周波数”ｆｖｃｏ”は目標周波数”ｆｔ”よりも極めて
高い（ｆｖｃｏ＞＞ｆｔ）ので、図７中”Ｔ００２”に
示す時点でスイッチ回路２５が”ＯＮ”になり、その設
定値を”Ｖｄａ”とすればＤ／Ａ変換器２９の出力が”
Ｖｄａ”となり、フィルタ回路２４の出力と加算されて
制御信号１０４として電圧制御発振器に供給されるので
電圧制御発振器の発振周波数”ｆｖｃｏ”が下がる。こ
のため、式（１５）及び式（１６）から分かるように発
振周波数”ｆｖｃｏ”は”ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ”
なる状態に変化する。For example, at "T001" in FIG. 7, the oscillation frequency "fvco" is much higher than the target frequency "ft" (fvco >> ft), so that the switch circuit 25 is turned on at "T002" in FIG. ON ", and if the set value is" Vda ", the output of the D / A converter 29 becomes" Vda ".
Vda ", which is added to the output of the filter circuit 24 and is supplied to the voltage-controlled oscillator as the control signal 104, so that the oscillation frequency" fvco "of the voltage-controlled oscillator decreases. Therefore, from the equations (15) and (16), As can be seen, the oscillation frequency “fvco” is “fvco> ft + N · fc”
Changes to a state.
【００４５】そして、従来例と同様に図７中”Ｔ００
３”の時点で制御信号１０３の出力が”−Ｖ１”にな
り、第２の粗同調が行われる。例えば、Ｄ／Ａ変換器２
９の出力と加算されて制御信号１０４は図７中”ＳＬ０
１”に示すようにフィルタ回路２４の時定数にしたがっ
て減少して図７中”Ｔ００４”の時点で”Ｖ２ｎｄ”と
なる。Then, similarly to the conventional example, "T00" in FIG.
At the time of 3 ", the output of the control signal 103 becomes" -V1 "and the second coarse tuning is performed. For example, the D / A converter 2
9 and the control signal 104 becomes "SL0" in FIG.
As shown by "1", it decreases according to the time constant of the filter circuit 24, and becomes "V2nd" at the time "T004" in FIG.
【００４６】同様に、図７中”Ｔ００５”の時点で制御
信号１０３の出力が”−Ｖ２”になり、第３の粗同調が
行われる。例えば、Ｄ／Ａ変換器２９の出力と加算され
て制御信号１０４は図７中”ＳＬ０２”に示すようにフ
ィルタ回路２４の時定数にしたがって減少して図７中”
Ｔ００６”の時点で”Ｖ３ｒｄ”となる。Similarly, at time "T005" in FIG. 7, the output of the control signal 103 becomes "-V2", and the third coarse tuning is performed. For example, the control signal 104 is added to the output of the D / A converter 29 and decreases according to the time constant of the filter circuit 24 as shown by "SL02" in FIG.
It becomes "V3rd" at the time of "T006".
【００４７】この時点で電圧制御発振器の発振周波数”
ｆｖｃｏ”はキャプチャレンジに入るので３段階の粗同
調動作が完了し、スイッチ回路２５はノイズの影響を低
減するため切換回路１７のロック検出信号により”ＯＦ
Ｆ”になる。At this point, the oscillation frequency of the voltage controlled oscillator
Since “fvco” enters the capture range, the three-step coarse tuning operation is completed, and the switch circuit 25 uses the lock detection signal of the switching circuit 17 to “OF” in order to reduce the influence of noise.
F ".
【００４８】すなわち、第１にＤ／Ａ変換器２９の出力
を加算して、図４中”Ｗ１”に示す速い粗同調時のウィ
ンドウ幅の近傍まで発振周波数”ｆｖｃｏ”を粗同調
し、第２に短い計数時間で粗同調し、第３にキャプチャ
レンジに近づいた場合には長い計数時間で高分解能で粗
同調させることにより、キャプチャレンジが狭く、発振
周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大きくか
け離れている場合であっても粗同調時間を短縮すること
が可能になる。That is, first, the output of the D / A converter 29 is added, and the oscillation frequency “fvco” is coarsely tuned to near the window width at the time of fast coarse tuning indicated by “W1” in FIG. Rough tuning in 2 with a short counting time, and third, when approaching the capture range, coarse tuning with high resolution in a long counting time, the capture range is narrow, and the oscillation frequency “fvco” becomes the target frequency “ft”. It is possible to shorten the coarse tuning time even when the distance is far from the distance.
【００４９】この結果、３段階のステップで粗同調を行
うことにより、キャプチャレンジが狭く、発振周波数”
ｆｖｃｏ”が目標周波数”ｆｔ”から大きくかけ離れて
いる場合であっても粗同調時間を短縮することが可能に
なる。As a result, by performing the coarse tuning in three steps, the capture range is narrowed and the oscillation frequency is reduced.
Even when fvco "is far from the target frequency" ft ", the coarse tuning time can be reduced.
【００５０】但し、一般に位相同期回路の帯域幅”ω3d
b”は、位相比較器１の利得を”Ｋｄ”、電圧制御発振
器４の利得を”Ｋｏ”、ループ内のその他の回路利得
を”Ａ”とすれば、 ω3db＝Ｋｄ・Ｋｏ・Ａ （１７） となり、式（１７）から位相同期回路の帯域は電圧制御
発振器４の利得”Ｋｏ”に比例することがわかる。利
得”Ｋｏ”は単位が”Ｈｚ／Ｖ”で表示され、電圧制御
発振器４の制御電圧変化に対する発振周波数の変化量を
示します。However, in general, the bandwidth "ω3d
b ”is ω3db = Kd · Ko · A (17) where“ Kd ”is the gain of the phase comparator 1,“ Ko ”is the gain of the voltage controlled oscillator 4, and“ A ”is the other circuit gain in the loop. From equation (17), it can be seen that the band of the phase locked loop is proportional to the gain “Ko” of the voltage controlled oscillator 4. The gain “Ko” is expressed in units of “Hz / V”, and the voltage controlled oscillator 4 Indicates the amount of change in the oscillation frequency with respect to the control voltage change.
【００５１】ここで、利得”Ｋｏ”の直線性が悪い、言
い換えれば、電圧制御発振器４の制御電圧変化に対する
発振周波数の変化量が直線ではない電圧制御発振器を用
いて位相同期回路を構成する場合には、発振する周波数
により利得”Ｋｏ”が変動してしまう。Here, when the linearity of the gain "Ko" is poor, in other words, when the phase-locked loop is constituted by using a voltage-controlled oscillator having a non-linear change in the oscillation frequency with respect to the control voltage change of the voltage-controlled oscillator 4 In this case, the gain “Ko” varies depending on the oscillation frequency.
【００５２】このため、位相同期回路の帯域を一定にす
るためには発振する周波数に関わりなく利得”Ｋｏ”を
一定にするように制御しなければならないと言った問題
点があった。また、その他の回路利得”Ａ”が周波数特
性を有する場合にも何らかの補正をしなければならない
と言った問題点があった。For this reason, there is a problem in that the gain "Ko" must be controlled to be constant regardless of the oscillation frequency in order to keep the band of the phase locked loop constant. There is also a problem that some correction must be made even when the other circuit gain "A" has a frequency characteristic.
【００５３】図８はこのような問題点を解決した従来の
位相同期回路の一例を示す構成ブロック図である。図８
において１〜６，１００，１０１，１０２及び１０３は
図２と同一符号を付してあり、３０はリニアライザであ
る。FIG. 8 is a block diagram showing an example of a conventional phase locked loop circuit which solves such a problem. FIG.
, 1 to 6, 100, 101, 102 and 103 are denoted by the same reference numerals as in FIG. 2, and 30 is a linearizer.
【００５４】接続関係に関しても図２に示す従来例とほ
ぼ同様であり、異なる点は加算器２の出力がリニアライ
ザ３０を介してループフィルタ３に接続される点であ
る。The connection relation is almost the same as that of the conventional example shown in FIG. 2, except that the output of the adder 2 is connected to the loop filter 3 via the linearizer 30.
【００５５】ここで、図８に示す従来例の動作を説明す
る。リニアライザ３０は電圧制御発振器４の利得”Ｋ
ｏ”に応じて電圧制御発振器４への入力電圧レベルを制
御して、発振する周波数に関わりなく電圧制御発振器４
の利得”Ｋｏ”を一定にする。このため、電圧制御発振
器４の直線性が悪い利得”Ｋｏ”を補正することが可能
になる。Here, the operation of the conventional example shown in FIG. 8 will be described. The linearizer 30 has a gain “K” of the voltage controlled oscillator 4.
o ”, the input voltage level to the voltage controlled oscillator 4 is controlled so that the voltage controlled oscillator 4
Is made constant. For this reason, it is possible to correct the gain “Ko” having poor linearity of the voltage controlled oscillator 4.
【００５６】[0056]
【発明が解決しようとする課題】しかし、図８に示す従
来例においては当該リニアライザ３０はトランジスタや
演算増幅器等の能動素子を用いて構成されるため、雑音
を多く発生させてしまい、位相同期回路の帯域を一定に
することは可能であるが位相同期回路の雑音特性を悪化
させてしまうと言った問題点があった。However, in the conventional example shown in FIG. 8, since the linearizer 30 is constituted by using active elements such as transistors and operational amplifiers, a large amount of noise is generated. Can be made constant, but there is a problem that the noise characteristic of the phase locked loop is deteriorated.
【００５７】また、周波数変換器５の入出力特性が平坦
でない等の場合には位相比較器１への入力レベルが変化
して位相同期回路の帯域が変化してしまうと言った問題
点もあった。従って本発明が解決しようとする課題は、
帯域を一定に制御することが可能な位相同期回路を実現
することにある。There is also a problem that when the input / output characteristics of the frequency converter 5 are not flat, the input level to the phase comparator 1 changes and the band of the phase locked loop changes. Was. Therefore, the problem to be solved by the present invention is:
An object of the present invention is to realize a phase locked loop circuit capable of controlling a band to be constant.
【００５８】[0058]
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、粗同調
回路により電圧制御発振器の発振周波数を同期可能な範
囲まで制御する位相同期回路において、周波数変換器の
出力と参照入力信号との位相差を検出する位相比較器
と、この位相比較器の出力に前記粗同調回路の出力を加
算する加算器と、この加算器の出力を平滑するフィルタ
回路と、このフィルタ回路の出力に基づき出力信号を発
生させる電圧制御発振器と、前記周波数変換器の出力レ
ベルを検出してこの出力レベルが一定になるように前記
電圧制御発振器の出力信号のレベルを制御して前記周波
数変換器に入力する自動レベル制御手段とを備えたこと
により、位相比較器への入力レベルも一定になるので、
周波数変換器の入出力特性に起因する位相同期回路の帯
域の変動を防止することが可能になる。In order to achieve the above object, according to the first aspect of the present invention, there is provided a phase control device for controlling an oscillation frequency of a voltage controlled oscillator to a synchronizable range by a coarse tuning circuit. In a synchronous circuit, a phase comparator for detecting a phase difference between an output of a frequency converter and a reference input signal, an adder for adding an output of the coarse tuning circuit to an output of the phase comparator, and an output of the adder A voltage-controlled oscillator that generates an output signal based on the output of the filter circuit, and an output of the voltage-controlled oscillator that detects an output level of the frequency converter and keeps the output level constant. By providing automatic level control means for controlling the level of the signal and inputting the signal to the frequency converter, the input level to the phase comparator becomes constant,
It is possible to prevent a change in the band of the phase locked loop caused by the input / output characteristics of the frequency converter.
【００５９】請求項２記載の発明は、請求項１記載の発
明である位相同期回路において、前記自動レベル制御手
段が、前記周波数変換器の出力レベルを検出する検出器
と、この検出器の出力に基づき前記電圧制御発振器の出
力信号のレベルを制御して前記周波数変換器に入力する
レベル制御回路とから構成されたことにより、位相比較
器への入力レベルも一定になるので、周波数変換器の入
出力特性に起因する位相同期回路の帯域の変動を防止す
ることが可能になる。According to a second aspect of the present invention, in the phase locked loop circuit according to the first aspect of the present invention, the automatic level control means detects the output level of the frequency converter and the output of the detector. And a level control circuit for controlling the level of the output signal of the voltage-controlled oscillator based on the input to the frequency converter, so that the input level to the phase comparator becomes constant. It is possible to prevent the band of the phase locked loop from fluctuating due to the input / output characteristics.
【００６０】請求項３記載の発明は、請求項２記載の発
明である位相同期回路において、前記レベル制御回路に
Ｄ／Ａ変換器を接続し、このＤ／Ａ変換器の出力に基づ
き前記レベル制御回路の出力レベルを制御することによ
り、電圧制御発振器の周波数特性に起因する位相同期回
路の帯域の変動を防止することが可能になる。According to a third aspect of the present invention, in the phase locked loop circuit according to the second aspect of the present invention, a D / A converter is connected to the level control circuit, and the level is controlled based on an output of the D / A converter. By controlling the output level of the control circuit, it is possible to prevent the band of the phase locked loop from fluctuating due to the frequency characteristic of the voltage controlled oscillator.
【００６１】請求項４記載の発明は、請求項１及び請求
項３記載の発明である位相同期回路において、前記粗同
調回路が、前記電圧制御発振器の発振周波数を計数する
カウンタと、このカウンタに２種類以上の計数時間を与
えるゲート発生回路と、前記各計数時間に対応して異な
る上下限周波数データと前記カウンタの計数値を比較す
るディジタルコンパレータと、このディジタルコンパレ
ータの出力に基づき前記各計数時間に対応して異なる大
きさの第１の制御信号を発生して前記加算器に出力する
出力回路と、前記ディジタルコンパレータ出力に対応し
て前記ゲート発生回路の計数時間、前記出力回路の制御
信号を切り換える切換回路とを備え、短い計数時間で第
１の粗同調し、長い計数時間で高分解能の第２の粗同調
を行うことにより、周波数変換器の入出力特性に起因す
る位相同期回路の帯域の変動を防止することが可能にな
り、若しくは、電圧制御発振器の周波数特性に起因する
位相同期回路の帯域の変動を防止することが可能にな
る。According to a fourth aspect of the present invention, in the phase locked loop circuit of the first and third aspects, the coarse tuning circuit includes a counter for counting the oscillation frequency of the voltage controlled oscillator, and a counter for counting the oscillation frequency of the voltage controlled oscillator. A gate generating circuit for providing two or more types of counting times, a digital comparator for comparing upper and lower limit frequency data corresponding to each of the counting times with the count value of the counter, and each of the counting times based on the output of the digital comparator An output circuit that generates first control signals having different magnitudes in accordance with the output of the digital comparator, and outputs a count time of the gate generation circuit and a control signal of the output circuit in response to the output of the digital comparator. A switching circuit for switching the first coarse tuning in a short counting time and the second coarse tuning in high resolution in a long counting time. It is possible to prevent the fluctuation of the band of the phase locked loop caused by the input / output characteristics of the frequency converter, or to prevent the fluctuation of the band of the phase locked loop caused by the frequency characteristics of the voltage controlled oscillator. become.
【００６２】請求項５記載の発明は、請求項１及び請求
項３記載の発明である位相同期回路において、前記粗同
調回路が、前記電圧制御発振器の発振周波数を計数する
カウンタと、このカウンタに２種類以上の計数時間を与
えるゲート発生回路と、前記各計数時間に対応して異な
る上下限周波数データと前記カウンタの計数値を比較す
るディジタルコンパレータと、このディジタルコンパレ
ータの出力に基づき前記各計数時間に対応して異なる大
きさの第１の制御信号を発生する出力回路と、この第１
の制御信号を平滑するフィルタ回路と、このフィルタ回
路の出力に出力を加算して第２の制御信号を発生させる
Ｄ／Ａ変換器と、前記ディジタルコンパレータ出力に対
応して前記ゲート発生回路の計数時間及び前記出力回路
の制御信号を切り換える切換回路とを備え、前記Ｄ／Ａ
変換器の出力により第１の粗同調し、短い計数時間で第
２の粗同調し、長い計数時間で高分解能の第３の粗同調
を行うことにより、周波数変換器の入出力特性に起因す
る位相同期回路の帯域の変動を防止することが可能にな
り、若しくは、電圧制御発振器の周波数特性に起因する
位相同期回路の帯域の変動を防止することが可能にな
る。According to a fifth aspect of the present invention, in the phase locked loop circuit according to the first and third aspects, the coarse tuning circuit includes a counter for counting an oscillation frequency of the voltage controlled oscillator, and a counter for counting the oscillation frequency of the voltage controlled oscillator. A gate generating circuit for providing two or more types of counting times, a digital comparator for comparing upper and lower limit frequency data corresponding to each of the counting times with the count value of the counter, and each of the counting times based on the output of the digital comparator An output circuit for generating a first control signal of a different magnitude corresponding to
, A D / A converter that adds an output to the output of the filter circuit to generate a second control signal, and counts the gate generation circuit corresponding to the digital comparator output. A switching circuit for switching between a time and a control signal of the output circuit;
The first coarse tuning is performed by the output of the converter, the second coarse tuning is performed in a short counting time, and the third coarse tuning is performed with a high resolution in a long counting time, thereby causing input / output characteristics of the frequency converter. It is possible to prevent the band of the phase locked loop from fluctuating, or to prevent the band of the phase locked loop from fluctuating due to the frequency characteristics of the voltage controlled oscillator.
【００６３】[0063]
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る位相同期回路の一実施例
を示す構成ブロック図である。図１において１〜６，１
００及び１０３は図８と同一符号を付してあり、３１は
検出器、３２はレベル制御回路、３３はＤ／Ａ変換器，
１０１ａは電圧制御発振器４の出力信号、１０２ａは周
波数変換器５の出力である周波数信号、１０５はＤ／Ａ
変換器３３への設定データである。また、３１及び３２
は自動レベル制御手段５３を構成している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the phase locked loop circuit according to the present invention. 1 to 6, 1 in FIG.
8, reference numerals 00 and 103 denote the same reference numerals as in FIG. 8, 31 denotes a detector, 32 denotes a level control circuit, 33 denotes a D / A converter,
101a is an output signal of the voltage controlled oscillator 4, 102a is a frequency signal which is an output of the frequency converter 5, and 105 is D / A.
This is the setting data for the converter 33. Also, 31 and 32
Constitutes the automatic level control means 53.
【００６４】参照信号入力１００は位相比較器１の一方
の入力端子に接続され、位相比較器１の出力は加算器２
の一方の入力端子に接続される。加算器２の出力はルー
プフィルタ３を介して電圧制御発振器４に接続される。
電圧制御発振器４は出力信号１０１ａを出力すると共に
出力信号１０１ａはレベル制御回路３２及び粗同調回路
６に接続される。The reference signal input 100 is connected to one input terminal of the phase comparator 1, and the output of the phase comparator 1 is
Connected to one of the input terminals. The output of the adder 2 is connected to the voltage controlled oscillator 4 via the loop filter 3.
The voltage controlled oscillator 4 outputs an output signal 101a, and the output signal 101a is connected to the level control circuit 32 and the coarse tuning circuit 6.
【００６５】レベル制御回路３２の出力は周波数変換器
５に接続され、周波数変換器５の出力である周波数信号
１０２ａは位相比較器１の他方の入力端子及び検出器３
４にそれぞれ接続される。The output of the level control circuit 32 is connected to the frequency converter 5, and the frequency signal 102 a output from the frequency converter 5 is supplied to the other input terminal of the phase comparator 1 and the detector 3.
4 respectively.
【００６６】また、検出器３１の出力はレベル制御回路
３２に接続され、Ｄ／Ａ変換器３３の出力もまたレベル
制御回路３２に接続される。さらに、粗同調回路６の出
力である制御信号１０３は加算器２の他方の入力端子に
接続され、設定データ１０５がＤ／Ａ変換器３３の入力
端子に接続される。The output of the detector 31 is connected to a level control circuit 32, and the output of the D / A converter 33 is also connected to the level control circuit 32. Further, the control signal 103, which is the output of the coarse tuning circuit 6, is connected to the other input terminal of the adder 2, and the setting data 105 is connected to the input terminal of the D / A converter 33.
【００６７】ここで、図１に示す実施例の動作を説明す
る。周波数変換器５の出力である周波数信号１０２ａは
検出器３１で出力レベルが検出され、その検出信号がレ
ベル制御回路３２に入力される。Here, the operation of the embodiment shown in FIG. 1 will be described. The output level of the frequency signal 102 a output from the frequency converter 5 is detected by the detector 31, and the detection signal is input to the level control circuit 32.
【００６８】レベル制御回路３２は検出器３１からの検
出信号が一定になるように、言い換えれば、周波数変換
器５の出力レベルが一定になるように出力信号１０２ａ
のレベルを制御して周波数変換器５に入力する。The level control circuit 32 outputs the output signal 102a so that the detection signal from the detector 31 becomes constant, in other words, the output level of the frequency converter 5 becomes constant.
Is controlled and input to the frequency converter 5.
【００６９】このため、位相比較器１に入力される周波
数信号１０２ａの入力レベルは電圧制御発振器４の発振
する周波数に関わりなく一定になるように制御されるこ
とになる。Therefore, the input level of the frequency signal 102 a input to the phase comparator 1 is controlled so as to be constant irrespective of the oscillation frequency of the voltage controlled oscillator 4.
【００７０】この結果、レベル制御回路３２により周波
数変換器５の出力レベルが一定になるように出力信号１
０２ａのレベルを制御して周波数変換器５に入力するこ
とにより、位相比較器１への入力レベルも一定になるの
で、周波数変換器５の入出力特性に起因する位相同期回
路の帯域の変動を防止することが可能になる。As a result, the output signal 1 is controlled by the level control circuit 32 so that the output level of the frequency converter 5 becomes constant.
By controlling the level 02a and inputting it to the frequency converter 5, the input level to the phase comparator 1 also becomes constant, so that the fluctuation of the band of the phase locked loop caused by the input / output characteristics of the frequency converter 5 is reduced. Can be prevented.
【００７１】また、図８に示す従来例のようにリニアラ
イザ３０を用いないので雑音特性の悪化も防止すること
が可能になる。Further, since the linearizer 30 is not used unlike the conventional example shown in FIG. 8, it is possible to prevent the noise characteristic from being deteriorated.
【００７２】さらに、レベル制御回路３２に接続された
Ｄ／Ａ変換器３３の出力を加算等するにより、レベル制
御回路３２の出力レベルをさらに制御することができる
ので、電圧制御発振器４の周波数特性を補正するように
Ｄ／Ａ変換器３３の設定データ１０５を調整することに
より、電圧制御発振器４の周波数特性に起因する位相同
期回路の帯域の変動を防止することが可能になる。Further, the output level of the level control circuit 32 can be further controlled by adding the output of the D / A converter 33 connected to the level control circuit 32. By adjusting the setting data 105 of the D / A converter 33 so as to correct the above, it is possible to prevent a change in the band of the phase locked loop caused by the frequency characteristic of the voltage controlled oscillator 4.
【００７３】すなわち、電圧制御発振器４の利得”Ｋ
ｏ”の直線性が悪い場合や周波数変換器５の入出力特性
が平坦ではない場合であっても位相同期回路の帯域を一
定に制御することが可能になる。このため、リニアライ
ザによる雑音の影響を受けることがなくなる。That is, the gain “K” of the voltage controlled oscillator 4
Even when the linearity of o ″ is poor or the input / output characteristics of the frequency converter 5 are not flat, the band of the phase locked loop can be controlled to be constant. For this reason, the influence of noise by the linearizer Will not be affected.
【００７４】なお、粗同調回路については特に構成等が
限定されるものではなく、図３若しくは図５に示すよう
な粗同調回路を用いれば良い。The configuration of the coarse tuning circuit is not particularly limited, and a coarse tuning circuit as shown in FIG. 3 or 5 may be used.
【００７５】[0075]
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１，２，
４及び請求項５の発明によれば、レベル制御回路により
周波数変換器の出力レベルが一定になるように出力信号
のレベルを制御して周波数変換器に入力することによ
り、位相比較器への入力レベルも一定になるので、周波
数変換器の入出力特性に起因する位相同期回路の帯域の
変動を防止することが可能になる。As is apparent from the above description,
According to the present invention, the following effects can be obtained. Claims 1, 2,
According to the fourth and fifth aspects, the level of the output signal is controlled by the level control circuit so that the output level of the frequency converter becomes constant, and the output signal is input to the frequency converter. Since the level is also constant, it is possible to prevent the band of the phase locked loop from fluctuating due to the input / output characteristics of the frequency converter.
【００７６】また、請求項３，４及び請求項５の発明に
よれば、レベル制御回路に接続されたＤ／Ａ変換器の出
力を加算等するにより、レベル制御回路の出力レベルを
さらに制御することができるので、電圧制御発振器の周
波数特性を補正するようにＤ／Ａ変換器の設定データを
調整することにより、電圧制御発振器の周波数特性に起
因する位相同期回路の帯域の変動を防止することが可能
になる。According to the third, fourth and fifth aspects of the present invention, the output level of the level control circuit is further controlled by adding the output of the D / A converter connected to the level control circuit. Therefore, by adjusting the setting data of the D / A converter so as to correct the frequency characteristic of the voltage controlled oscillator, it is possible to prevent the fluctuation of the band of the phase locked loop caused by the frequency characteristic of the voltage controlled oscillator. Becomes possible.
【図１】本発明に係る位相同期回路の一実施例を示す構
成ブロック図である。FIG. 1 is a configuration block diagram showing one embodiment of a phase locked loop circuit according to the present invention.
【図２】従来の位相同期回路の一例を示す構成ブロック
図である。FIG. 2 is a configuration block diagram illustrating an example of a conventional phase locked loop circuit.
【図３】粗同調回路の一例を示す構成ブロック図であ
る。FIG. 3 is a configuration block diagram illustrating an example of a coarse tuning circuit.
【図４】キャプチャレンジと制御信号との関係を示す説
明図である。FIG. 4 is an explanatory diagram showing a relationship between a capture range and a control signal.
【図５】粗同調回路の動作を説明するタイミング図であ
る。FIG. 5 is a timing chart for explaining the operation of the coarse tuning circuit.
【図６】従来の位相同期回路の粗同調回路の一例を示す
構成ブロック図である。FIG. 6 is a configuration block diagram showing an example of a coarse tuning circuit of a conventional phase locked loop circuit.
【図７】粗同調回路の動作を説明するタイミング図であ
る。FIG. 7 is a timing chart illustrating the operation of the coarse tuning circuit.
【図８】従来の位相同期回路の一例を示す構成ブロック
図である。FIG. 8 is a configuration block diagram illustrating an example of a conventional phase locked loop circuit.
１ 位相比較器 ２ 加算器 ３ ループフィルタ ４ 電圧制御発振器 ５ 周波数変換器 ６ 粗同調回路 ７ カウンタ ８ レジスタ ９，１０ データセレクタ １１ ゲート発生回路 １２，１８，１９，２０，２１，２２，２３，２５，２
６，２７ スイッチ回路 １３，１４ ディジタルコンパレータ １５，１６ ＡＮＤ回路 １７ 切換回路 ２４ フィルタ回路 ２８ 増幅器 ２９，３３ Ｄ／Ａ変換器 ３０ リニアライザ ３１ 検出器 ３２ レベル制御回路 ５０ 粗同調回路 ５１ スイッチ手段 ５２ 出力回路 ５３ 自動レベル制御手段 １００ 参照信号入力 １０１，１０１ａ 出力信号 １０２，１０２ａ 周波数信号 １０３，１０４ 制御信号 １０５ 設定データREFERENCE SIGNS LIST 1 phase comparator 2 adder 3 loop filter 4 voltage controlled oscillator 5 frequency converter 6 coarse tuning circuit 7 counter 8 register 9, 10 data selector 11 gate generation circuit 12, 18, 19, 20, 21, 22, 23, 25 , 2
6, 27 Switch circuit 13, 14 Digital comparator 15, 16 AND circuit 17 Switching circuit 24 Filter circuit 28 Amplifier 29, 33 D / A converter 30 Linearizer 31 Detector 32 Level control circuit 50 Coarse tuning circuit 51 Switch means 52 Output circuit 53 automatic level control means 100 reference signal input 101, 101a output signal 102, 102a frequency signal 103, 104 control signal 105 setting data
Claims (5)
波数を同期可能な範囲まで制御する位相同期回路におい
て、 周波数変換器の出力と参照入力信号との位相差を検出す
る位相比較器と、 この位相比較器の出力に前記粗同調回路の出力を加算す
る加算器と、 この加算器の出力を平滑するフィルタ回路と、 このフィルタ回路の出力に基づき出力信号を発生させる
電圧制御発振器と、 前記周波数変換器の出力レベルを検出してこの出力レベ
ルが一定になるように前記電圧制御発振器の出力信号の
レベルを制御して前記周波数変換器に入力する自動レベ
ル制御手段とを備えたことを特徴とする位相同期回路。A phase comparator for detecting a phase difference between an output of a frequency converter and a reference input signal in a phase locked loop circuit for controlling an oscillation frequency of a voltage controlled oscillator to a synchronizable range by a coarse tuning circuit; An adder that adds the output of the coarse tuning circuit to the output of the phase comparator; a filter circuit that smoothes the output of the adder; a voltage controlled oscillator that generates an output signal based on the output of the filter circuit; Automatic level control means for detecting the output level of the converter and controlling the level of the output signal of the voltage controlled oscillator so that the output level becomes constant and inputting the output signal to the frequency converter. Phase synchronization circuit.
号のレベルを制御して前記周波数変換器に入力するレベ
ル制御回路とから構成されたことを特徴とする請求項１
記載の位相同期回路。2. The frequency converter according to claim 2, wherein the automatic level control means detects an output level of the frequency converter, and controls a level of an output signal of the voltage controlled oscillator based on an output of the detector. And a level control circuit for inputting the data to the input terminal.
The phase-locked loop described.
し、このＤ／Ａ変換器の出力に基づき前記レベル制御回
路の出力レベルを制御することを特徴とする請求項２記
載の位相同期回路。3. The phase control circuit according to claim 2, wherein a D / A converter is connected to said level control circuit, and an output level of said level control circuit is controlled based on an output of said D / A converter. Synchronous circuit.
と、このカウンタに２種類以上の計数時間を与えるゲー
ト発生回路と、前記各計数時間に対応して異なる上下限
周波数データと前記カウンタの計数値を比較するディジ
タルコンパレータと、このディジタルコンパレータの出
力に基づき前記各計数時間に対応して異なる大きさの第
１の制御信号を発生して前記加算器に出力する出力回路
と、前記ディジタルコンパレータ出力に対応して前記ゲ
ート発生回路の計数時間、前記出力回路の制御信号を切
り換える切換回路とを備え、 短い計数時間で第１の粗同調し、長い計数時間で高分解
能の第２の粗同調を行うことを特徴とする請求項１及び
請求項３記載の位相同期回路。4. A coarse tuning circuit comprising: a counter for counting an oscillation frequency of the voltage controlled oscillator; a gate generating circuit for giving the counter at least two types of counting times; A digital comparator for comparing the lower limit frequency data with the count value of the counter; generating a first control signal having a different magnitude corresponding to each count time based on an output of the digital comparator and outputting the generated first control signal to the adder; An output circuit; and a switching circuit for switching a count time of the gate generation circuit and a control signal of the output circuit in response to the output of the digital comparator. The first coarse tuning is performed in a short count time, and a high level is performed in a long count time. 4. The phase-locked loop according to claim 1, wherein the second coarse tuning of the resolution is performed.
と、このカウンタに２種類以上の計数時間を与えるゲー
ト発生回路と、前記各計数時間に対応して異なる上下限
周波数データと前記カウンタの計数値を比較するディジ
タルコンパレータと、このディジタルコンパレータの出
力に基づき前記各計数時間に対応して異なる大きさの第
１の制御信号を発生する出力回路と、この第１の制御信
号を平滑するフィルタ回路と、このフィルタ回路の出力
に出力を加算して第２の制御信号を発生させるＤ／Ａ変
換器と、前記ディジタルコンパレータ出力に対応して前
記ゲート発生回路の計数時間及び前記出力回路の制御信
号を切り換える切換回路とを備え、 前記Ｄ／Ａ変換器の出力により第１の粗同調し、短い計
数時間で第２の粗同調し、長い計数時間で高分解能の第
３の粗同調を行うことを特徴とする請求項１及び請求項
３記載の位相同期回路。5. A coarse tuning circuit comprising: a counter for counting an oscillation frequency of the voltage controlled oscillator; a gate generating circuit for giving the counter at least two types of counting times; A digital comparator for comparing lower limit frequency data with the count value of the counter; an output circuit for generating first control signals of different magnitudes corresponding to the respective count times based on the output of the digital comparator; , A D / A converter that adds an output to the output of the filter circuit to generate a second control signal, and counts the gate generation circuit corresponding to the digital comparator output. A switching circuit for switching between a time and a control signal of the output circuit, wherein the first coarse tuning is performed by the output of the D / A converter and a short counting is performed. In the second coarsely tune, long counting time in claims 1 and 3 phase locked loop circuit, wherein the performing the third coarse tuning of the high resolution.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11221214A JP2001044829A (en) | 1999-08-04 | 1999-08-04 | Phase-locked loop circuit |
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| JP11221214A JP2001044829A (en) | 1999-08-04 | 1999-08-04 | Phase-locked loop circuit |
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| Publication Number | Publication Date |
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ID=16763263
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| JP (1) | JP2001044829A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910763B1 (en) | 2007-08-08 | 2009-08-04 | 주식회사 실리콘하모니 | Frequency generator employing a phase-locked loop architecture, also usable in a uwb device |
| WO2010150443A1 (en) * | 2009-06-23 | 2010-12-29 | パナソニック株式会社 | Pll frequency synthesizer |
-
1999
- 1999-08-04 JP JP11221214A patent/JP2001044829A/en not_active Withdrawn
Cited By (3)
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|---|---|---|---|---|
| KR100910763B1 (en) | 2007-08-08 | 2009-08-04 | 주식회사 실리콘하모니 | Frequency generator employing a phase-locked loop architecture, also usable in a uwb device |
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| JP2011009849A (en) * | 2009-06-23 | 2011-01-13 | Panasonic Corp | Pll frequency synthesizer |
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