JPS6321224B2 - - Google Patents
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- Publication number
- JPS6321224B2 JPS6321224B2 JP54150699A JP15069979A JPS6321224B2 JP S6321224 B2 JPS6321224 B2 JP S6321224B2 JP 54150699 A JP54150699 A JP 54150699A JP 15069979 A JP15069979 A JP 15069979A JP S6321224 B2 JPS6321224 B2 JP S6321224B2
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- JP
- Japan
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- read
- cycle
- bit
- error
- timing generation
- Prior art date
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- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置に使用される記憶装置
に関するもので、特に訂正を行なう記憶装置のイ
ンターリーブ制御回路に関するものである。
に関するもので、特に訂正を行なう記憶装置のイ
ンターリーブ制御回路に関するものである。
従来、誤り訂正を行なう記憶装置において、イ
ンターリーブを行なう場合、誤り訂正を行なう読
出し又は部分書込みサイクル時間は、誤り訂正を
行なわない読出し又は部分書込みサイクル時間に
比べて長いが、これらのサイクル時間を区別する
と、後続の並列して動作する読出し又は部分書込
みサイクル時間の制御が複雑となるので、常に誤
り訂正を行なう読出し又は部分書込みサイクルタ
イムでインターリーブを行なうのが一般的であつ
た。
ンターリーブを行なう場合、誤り訂正を行なう読
出し又は部分書込みサイクル時間は、誤り訂正を
行なわない読出し又は部分書込みサイクル時間に
比べて長いが、これらのサイクル時間を区別する
と、後続の並列して動作する読出し又は部分書込
みサイクル時間の制御が複雑となるので、常に誤
り訂正を行なう読出し又は部分書込みサイクルタ
イムでインターリーブを行なうのが一般的であつ
た。
例えば、第１図ａ，ｂを参照すると、ａのよう
に誤り訂正を行なわない読出しサイクル時間は、
１，２，３，４の４クロツクで動作し、誤り訂正
を行なう場合には、１，２，３，3′，４の５クロ
ツクで動作するものとすれば、従来はｂのように
インターリーブの各動作を１，２，３，3′，４の
５クロツクで動作させれば、実際には誤りを訂正
しても、訂正しなくても、インターリーブ読出し
は常に５クロツクであり、後続する読出し動作サ
イクルも５クロツクである。従つて、当該サイク
ルに後続する読出しサイクルも常に５クロツクで
あるので当該サイクルに誤り訂正のあるなしによ
り、後続する読出しサイクルが変ることがなかつ
たが、実際には誤り訂正を行なう確率は非常に少
ないため、ほとんどが４クロツクで動作できるよ
うに５クロツクかかる欠点があつた。
に誤り訂正を行なわない読出しサイクル時間は、
１，２，３，４の４クロツクで動作し、誤り訂正
を行なう場合には、１，２，３，3′，４の５クロ
ツクで動作するものとすれば、従来はｂのように
インターリーブの各動作を１，２，３，3′，４の
５クロツクで動作させれば、実際には誤りを訂正
しても、訂正しなくても、インターリーブ読出し
は常に５クロツクであり、後続する読出し動作サ
イクルも５クロツクである。従つて、当該サイク
ルに後続する読出しサイクルも常に５クロツクで
あるので当該サイクルに誤り訂正のあるなしによ
り、後続する読出しサイクルが変ることがなかつ
たが、実際には誤り訂正を行なう確率は非常に少
ないため、ほとんどが４クロツクで動作できるよ
うに５クロツクかかる欠点があつた。
その理由は、誤りのある読出しサイクルの後に
１クロツク遅れてくる誤りのない読出しサイクル
を１クロツクのばさないと、それぞれの５，４ク
ロツク目で同時に読出し情報が出力されてしま
い、同時には処理能力がないのが一般的だからで
ある。
１クロツク遅れてくる誤りのない読出しサイクル
を１クロツクのばさないと、それぞれの５，４ク
ロツク目で同時に読出し情報が出力されてしま
い、同時には処理能力がないのが一般的だからで
ある。
従つて、本発明の目的は、インターリーブを行
なう記憶装置において、誤り訂正を行なう場合
に、誤りのない読出し又は部分書込みサイクル時
間と誤りのある読出し又は部分書込みサイクル時
間を変えて、誤りのある場合と、前記動作を長く
することにより、それに後続した動作が追いつく
場合にのみ、順次それに後続する読出し又は部分
書込みサイクル時間のみを誤りのない読出し又は
部分書込みサイクル時間に比べて長くして、記憶
装置の読出し又は部分書込みサイクル時間の短縮
化を最適な条件で行なう制御回路をハードウエア
の増加を少なくして提供することにある。
なう記憶装置において、誤り訂正を行なう場合
に、誤りのない読出し又は部分書込みサイクル時
間と誤りのある読出し又は部分書込みサイクル時
間を変えて、誤りのある場合と、前記動作を長く
することにより、それに後続した動作が追いつく
場合にのみ、順次それに後続する読出し又は部分
書込みサイクル時間のみを誤りのない読出し又は
部分書込みサイクル時間に比べて長くして、記憶
装置の読出し又は部分書込みサイクル時間の短縮
化を最適な条件で行なう制御回路をハードウエア
の増加を少なくして提供することにある。
本発明の上記目的は、誤り訂正及びインタリー
ブを行なう記憶装置の相等しいインターリーブ可
能な数に等しいタイミング発生回路において、遅
延手段を用いたタイミング発生回路のパスに設け
られた迂回手段と、前記タイミング発生回路に対
応する読出し情報に誤りがある場合にこの誤りを
検知し、前記タイミング発生回路の前記迂回手段
を活性化して読出しサイクル又は部分書込みサイ
クルを遅らせる手段と、前記タイミング発生回路
の前記迂回手段が活性化されると、後続動作が前
記動作に追いつく場合にのみ、順次前記迂回手段
の出力により、後続する読出し又は部分書込みサ
イクルのタイミング発生回路の迂回手段を活性化
してそのサイクルを遅らせる手段とを含み、イン
ターリーブ読出し又は部分書込みにおいて読出し
情報に誤りがある場合に、当該サイクルを遅ら
せ、後続サイクルが当該サイクルが遅れることに
より当該サイクルに追いつく場合にのみ順次これ
に後続する読出し又は部分書込みサイクルを遅ら
せ、読出し情報に誤りのない場合には、読出し又
は部分書込みサイクルを遅らせないことを特徴と
する誤り訂正を行なう記憶装置のインターリーブ
制御回路、によつて達成される。
ブを行なう記憶装置の相等しいインターリーブ可
能な数に等しいタイミング発生回路において、遅
延手段を用いたタイミング発生回路のパスに設け
られた迂回手段と、前記タイミング発生回路に対
応する読出し情報に誤りがある場合にこの誤りを
検知し、前記タイミング発生回路の前記迂回手段
を活性化して読出しサイクル又は部分書込みサイ
クルを遅らせる手段と、前記タイミング発生回路
の前記迂回手段が活性化されると、後続動作が前
記動作に追いつく場合にのみ、順次前記迂回手段
の出力により、後続する読出し又は部分書込みサ
イクルのタイミング発生回路の迂回手段を活性化
してそのサイクルを遅らせる手段とを含み、イン
ターリーブ読出し又は部分書込みにおいて読出し
情報に誤りがある場合に、当該サイクルを遅ら
せ、後続サイクルが当該サイクルが遅れることに
より当該サイクルに追いつく場合にのみ順次これ
に後続する読出し又は部分書込みサイクルを遅ら
せ、読出し情報に誤りのない場合には、読出し又
は部分書込みサイクルを遅らせないことを特徴と
する誤り訂正を行なう記憶装置のインターリーブ
制御回路、によつて達成される。
例えば、４ウエイのインターリーブを考える
と、第１図ｃ，ｄ，ｅを参照すると、読出しサイ
クル時間は読出し時に読出し情報に誤りがなく誤
り訂正を行なわない場合には、ｃのようにそれぞ
れ１，２，３，４の４クロツクでインターリーブ
が行なわれ、一方最初の読出し時に誤りがある場
合、ｄのように当該読出しサイクル時間は１，
２，３，3′，４の５クロツクとなり、そのあと連
続して動作する読出しサイクル時間は、それらの
サイクルで誤り訂正を行なう場合も誤り訂正を行
なわない場合も１，２，３，3″，４の５クロツク
でインターリーブが行なわれる。ところで、ｅの
ように最初の読出しサイクルに誤りのある場合、
当該サイクルは５クロツクとなるが、次の読出し
サイクルの開始がこれより２クロツク遅れる場合
には、以後の読出しサイクルに誤りがなければ
１，２，３，４の４クロツクで読出し動作が行な
われる。
と、第１図ｃ，ｄ，ｅを参照すると、読出しサイ
クル時間は読出し時に読出し情報に誤りがなく誤
り訂正を行なわない場合には、ｃのようにそれぞ
れ１，２，３，４の４クロツクでインターリーブ
が行なわれ、一方最初の読出し時に誤りがある場
合、ｄのように当該読出しサイクル時間は１，
２，３，3′，４の５クロツクとなり、そのあと連
続して動作する読出しサイクル時間は、それらの
サイクルで誤り訂正を行なう場合も誤り訂正を行
なわない場合も１，２，３，3″，４の５クロツク
でインターリーブが行なわれる。ところで、ｅの
ように最初の読出しサイクルに誤りのある場合、
当該サイクルは５クロツクとなるが、次の読出し
サイクルの開始がこれより２クロツク遅れる場合
には、以後の読出しサイクルに誤りがなければ
１，２，３，４の４クロツクで読出し動作が行な
われる。
以上、第１図では読出しサイクル時間に関する
サイクル時間の短縮について述べたが、部分書込
みサイクル時間に関しても、誤り訂正を行なう場
合には、一度読出しを行なうので、同様にサイク
ル時間が短縮できることは明らかであろう。
サイクル時間の短縮について述べたが、部分書込
みサイクル時間に関しても、誤り訂正を行なう場
合には、一度読出しを行なうので、同様にサイク
ル時間が短縮できることは明らかであろう。
次に本発明をその良好な一実施例として４ウエ
イインターリーブの場合について第２図を参照し
て具体的に説明する。
イインターリーブの場合について第２図を参照し
て具体的に説明する。
第２図を参照すると、第１のタイミング発生回
路１００は、それぞれフリツプフロツプで構成さ
れる第１〜第５のビツト１０１〜１０５からな
り、スタート信号１１１が第１のビツト１０１に
入力され、この出力１１２が第２のビツト１０２
へ入力され、この出力１１３が第３のビツト１０
３へ入力され、この出力１１４は第１のシフト制
御論理和回路１の否定出力１４と第１の論理積回
路１０７に入力されると共に、第１のシフト制御
論理和回路１の肯定出力１３と第２の論理和回路
１０６に入力され、第２の論理積回路１０６の出
力１１５は第４のビツト１０４に入力され、この
出力１１９と第１の論理積回路１０７の出力１１
６が論理和回路１０８に入力されてその出力１１
７は第５のビツト１０５に入力されて出力１１８
として出力されて、クロツク１１が入力されて５
ビツトのシフトレジスタとして構成されている。
第２〜第４のタイミング発生回路２００，３０
０，４００は第１のタイミング発生回路１００と
いずれも等しい構成で、共通クロツク１１を入力
とし、第１のタイミング発生回路１００の１０１
〜１０８、１１１〜１１９はそれぞれ第２〜第５
のタイミング発生回路２００〜４００の２０１〜
２０８と２１１〜２１９、３０１〜３０８と３１
１〜３１９、４０１〜４０８と４１１〜４１９に
対応している。第４の各ビツト出力１１９，２１
９，３１９及び４１９は第２のシフト制御論理和
回路２に入力されて論理和出力１２が出力され、
論理和出力１２と第１〜第４の誤り表示信号２１
〜２４が第１のシフト制御論理和回路１に入力さ
れてその肯定論理１３及び否定論理１４が出力さ
れて構成される。
路１００は、それぞれフリツプフロツプで構成さ
れる第１〜第５のビツト１０１〜１０５からな
り、スタート信号１１１が第１のビツト１０１に
入力され、この出力１１２が第２のビツト１０２
へ入力され、この出力１１３が第３のビツト１０
３へ入力され、この出力１１４は第１のシフト制
御論理和回路１の否定出力１４と第１の論理積回
路１０７に入力されると共に、第１のシフト制御
論理和回路１の肯定出力１３と第２の論理和回路
１０６に入力され、第２の論理積回路１０６の出
力１１５は第４のビツト１０４に入力され、この
出力１１９と第１の論理積回路１０７の出力１１
６が論理和回路１０８に入力されてその出力１１
７は第５のビツト１０５に入力されて出力１１８
として出力されて、クロツク１１が入力されて５
ビツトのシフトレジスタとして構成されている。
第２〜第４のタイミング発生回路２００，３０
０，４００は第１のタイミング発生回路１００と
いずれも等しい構成で、共通クロツク１１を入力
とし、第１のタイミング発生回路１００の１０１
〜１０８、１１１〜１１９はそれぞれ第２〜第５
のタイミング発生回路２００〜４００の２０１〜
２０８と２１１〜２１９、３０１〜３０８と３１
１〜３１９、４０１〜４０８と４１１〜４１９に
対応している。第４の各ビツト出力１１９，２１
９，３１９及び４１９は第２のシフト制御論理和
回路２に入力されて論理和出力１２が出力され、
論理和出力１２と第１〜第４の誤り表示信号２１
〜２４が第１のシフト制御論理和回路１に入力さ
れてその肯定論理１３及び否定論理１４が出力さ
れて構成される。
次に第２図の本発明の実施例について、その動
作を説明する。第１〜第４のタイミング発生回路
１００，２００，３００，４００にはいずれも周
期的なクロツク１１が与えられているので、例え
ばスタート信号１１１がこのクロツクに同期して
与えられると、最初に第１のビツト１０１に論理
“１”が保持され、２番目のクロツク１１で第２
のビツト１０２に論理“１”がシフトされ、３番
目のクロツクで第３のビツト１０３に論理“１”
がシフトされる。もし、第１のシフト制御論理和
回路１の肯定出力１３及び否定出力１４がそれぞ
れ論理“０”及び“１”であれば、４番目のクロ
ツクで第５のビツト１０５へ論理“１”がシフト
される。一方、もし、第１のシフト制御論理和回
路１の肯定出力１３及び否定出力１４がそれぞれ
論理“１”及び“０”であれば、４番目のクロツ
クで第４のビツト１０４へ論理“１”がシフトさ
れ、５番目のクロツクで第５のビツト１０５へ論
理“１”がシフトされる。同様な動作が第２〜第
３のタイミング発生回路２００，３００，４００
についても行なわれる。
作を説明する。第１〜第４のタイミング発生回路
１００，２００，３００，４００にはいずれも周
期的なクロツク１１が与えられているので、例え
ばスタート信号１１１がこのクロツクに同期して
与えられると、最初に第１のビツト１０１に論理
“１”が保持され、２番目のクロツク１１で第２
のビツト１０２に論理“１”がシフトされ、３番
目のクロツクで第３のビツト１０３に論理“１”
がシフトされる。もし、第１のシフト制御論理和
回路１の肯定出力１３及び否定出力１４がそれぞ
れ論理“０”及び“１”であれば、４番目のクロ
ツクで第５のビツト１０５へ論理“１”がシフト
される。一方、もし、第１のシフト制御論理和回
路１の肯定出力１３及び否定出力１４がそれぞれ
論理“１”及び“０”であれば、４番目のクロツ
クで第４のビツト１０４へ論理“１”がシフトさ
れ、５番目のクロツクで第５のビツト１０５へ論
理“１”がシフトされる。同様な動作が第２〜第
３のタイミング発生回路２００，３００，４００
についても行なわれる。
次に第１〜第４のタイミング発生回路１００，
２００，３００，４００の相互関係について説明
すると、誤り表示信号２１，２２，２３，２４が
いずれも論理“０”の場合には、第２のシフト制
御論理和出力１２が論理“０”であれば、第１の
シフト制御論理和回路１の肯定出力１３及び否定
出力１４はそれぞれ論理“０”及び“１”となる
ので、スタート信号１１１，２１１，３１１，４
１１のいずれが与えられても第１〜第４のタイミ
ング発生回路１００，２００，３００，４００は
第１のビツト→第２のビツト→第３のビツト→第
５のビツトの順に論理“１”が移動する。ところ
が、例えば、スタート信号１１１が第１のビツト
１０１へ与えられてから４クロツク目に誤り表示
信号２１が与えられると、第１のタイミング発生
回路１００において、論理“１”は第１のビツト
→第２のビツト→第３のビツト→第４のビツト→
第５のビツトの順に移動する。第４のビツト１０
４の出力１１９が論理“１”になると、第２のシ
フト制御論理和回路２及び第１のシフト制御論理
和回路１を経て、肯定出力１３及び否定出力１４
はそれぞれ論理“１”及び“０”となるので、こ
のとき第３のビツト出力２１４，３１４，４１４
のいずれかが論理“１”であると、そのタイミン
グ発生回路においても論理“１”は第１のビツト
→第２のビツト→第３のビツト→第４のビツト→
第５のビツトの順に移動することになる。
２００，３００，４００の相互関係について説明
すると、誤り表示信号２１，２２，２３，２４が
いずれも論理“０”の場合には、第２のシフト制
御論理和出力１２が論理“０”であれば、第１の
シフト制御論理和回路１の肯定出力１３及び否定
出力１４はそれぞれ論理“０”及び“１”となる
ので、スタート信号１１１，２１１，３１１，４
１１のいずれが与えられても第１〜第４のタイミ
ング発生回路１００，２００，３００，４００は
第１のビツト→第２のビツト→第３のビツト→第
５のビツトの順に論理“１”が移動する。ところ
が、例えば、スタート信号１１１が第１のビツト
１０１へ与えられてから４クロツク目に誤り表示
信号２１が与えられると、第１のタイミング発生
回路１００において、論理“１”は第１のビツト
→第２のビツト→第３のビツト→第４のビツト→
第５のビツトの順に移動する。第４のビツト１０
４の出力１１９が論理“１”になると、第２のシ
フト制御論理和回路２及び第１のシフト制御論理
和回路１を経て、肯定出力１３及び否定出力１４
はそれぞれ論理“１”及び“０”となるので、こ
のとき第３のビツト出力２１４，３１４，４１４
のいずれかが論理“１”であると、そのタイミン
グ発生回路においても論理“１”は第１のビツト
→第２のビツト→第３のビツト→第４のビツト→
第５のビツトの順に移動することになる。
なお、誤り表示信号２１〜２４はそれぞれ第１
〜第４のタイミング発生回路１００，２００，３
００，４００に対応した誤りがあつた場合に論理
“１”が表示されるものであり、スタート信号入
力１１１，２１１，３１１，４１１は同一クロツ
クで同時に２入力が論理“１”とならないものと
し、又同一タイミング発生回路の各ビツトには同
時に論理“１”が入力されないものとすれば、各
タイミング発生回路の動作順は順不動である。以
上説明した回路構成をとれば、第１図を用いて説
明したｃ，ｄ，ｅのような４ウエイのインターリ
ーブ動作が可能であることは、第１図と第２図に
おいて次の対応を行なえば明らかであろう。
〜第４のタイミング発生回路１００，２００，３
００，４００に対応した誤りがあつた場合に論理
“１”が表示されるものであり、スタート信号入
力１１１，２１１，３１１，４１１は同一クロツ
クで同時に２入力が論理“１”とならないものと
し、又同一タイミング発生回路の各ビツトには同
時に論理“１”が入力されないものとすれば、各
タイミング発生回路の動作順は順不動である。以
上説明した回路構成をとれば、第１図を用いて説
明したｃ，ｄ，ｅのような４ウエイのインターリ
ーブ動作が可能であることは、第１図と第２図に
おいて次の対応を行なえば明らかであろう。
１→２→３→４⇒第１のビツト→第２のビツト→
第３のビツト→第５のビツト １→２→３→3′→４⇒第１のビツト→第２のビツ
ト→第３のビツト→第４のビツト→第５のビ
ツト 更に第２図の本発明を４ウエイインターリーブ
を行なう記憶装置に用いた例を第３図を参照して
説明しよう。
第３のビツト→第５のビツト １→２→３→3′→４⇒第１のビツト→第２のビツ
ト→第３のビツト→第４のビツト→第５のビ
ツト 更に第２図の本発明を４ウエイインターリーブ
を行なう記憶装置に用いた例を第３図を参照して
説明しよう。
第３図を参照すると、インターリーブの単位で
ある第１のバンク１５０は、書込み情報６１とス
タート信号１１１を入力とし、書込み情報を保持
した後書込み情報及び誤り訂正符号１６１を出力
とする誤り訂正符号発生回路１５１と、アドレス
及び読出し／書込み指定符号６２並びにスタート
信号１１１を入力とし、アドレス及び読出し／書
込み指定符号６２を保持した後、アドレス１６２
及び読出し／書込み指定１６５を出力する制御回
路１５２と、書込み情報及び誤り訂正符号１６
１、アドレス１６２、タイミング１１２並びに書
込みタイミング１６６を入力とし読出し情報及び
誤り訂正符号１６３を出力とする記憶部１５３
と、読出し情報及び誤り訂正符号１６３並びにタ
イミング１１４を入力とし、読出し情報１６４及
び誤り表示信号１６８を出力とする誤り訂正回路
１５４と、読出し／書込み指定符号１６５及びタ
イミング１１３を入力とし、書込みタイミング１
６６を出力する書込み制御回路１５５と、読出
し／書込み指定符号１６５及びタイミング１１８
を入力とし、読出しタイミング１６７を出力する
読出し制御回路１５６と誤り表示信号１６８と読
出し／書込み指定信号１６５を入力とし、誤り表
示信号２１を出力とする誤り制御回路１５７とか
ら構成されている。第２〜第４のバンク２５０，
３５０及び４５０はいずれも第１のバンク１５０
と等しい構成で、第１のバンクの１５１〜１５
７、１６１〜１６８、１１１〜１１４及び１１８
はそれぞれ第２のバンクの２５１〜２５７、２６
１〜２６８、２１１〜２１４及び２１８、第３の
バンクの３５１〜３５７、３６１〜３６８、３１
１〜３１４及び３１８、第４のバンク４５１〜４
５７、４６１〜４６８、４１１〜４１４及び４１
８に対応して構成されている。誤り訂正符号発生
回路１５１，２５１，３５１及び４５１並びに制
御回路１５２，２５２，３５２及び４５２への入
力としてそれぞれ共通の入力である書込み情報６
１ならびにアドレス及び読出し／書込み指定符号
６２が与えられ、更に選択回路５１は、読出し情
報１６４，２６４，３６４及び４６４並びに読出
しタイミング１６７，２６７，３６７及び４６７
を入力とし、読出し情報６７を出力として構成さ
れる。
ある第１のバンク１５０は、書込み情報６１とス
タート信号１１１を入力とし、書込み情報を保持
した後書込み情報及び誤り訂正符号１６１を出力
とする誤り訂正符号発生回路１５１と、アドレス
及び読出し／書込み指定符号６２並びにスタート
信号１１１を入力とし、アドレス及び読出し／書
込み指定符号６２を保持した後、アドレス１６２
及び読出し／書込み指定１６５を出力する制御回
路１５２と、書込み情報及び誤り訂正符号１６
１、アドレス１６２、タイミング１１２並びに書
込みタイミング１６６を入力とし読出し情報及び
誤り訂正符号１６３を出力とする記憶部１５３
と、読出し情報及び誤り訂正符号１６３並びにタ
イミング１１４を入力とし、読出し情報１６４及
び誤り表示信号１６８を出力とする誤り訂正回路
１５４と、読出し／書込み指定符号１６５及びタ
イミング１１３を入力とし、書込みタイミング１
６６を出力する書込み制御回路１５５と、読出
し／書込み指定符号１６５及びタイミング１１８
を入力とし、読出しタイミング１６７を出力する
読出し制御回路１５６と誤り表示信号１６８と読
出し／書込み指定信号１６５を入力とし、誤り表
示信号２１を出力とする誤り制御回路１５７とか
ら構成されている。第２〜第４のバンク２５０，
３５０及び４５０はいずれも第１のバンク１５０
と等しい構成で、第１のバンクの１５１〜１５
７、１６１〜１６８、１１１〜１１４及び１１８
はそれぞれ第２のバンクの２５１〜２５７、２６
１〜２６８、２１１〜２１４及び２１８、第３の
バンクの３５１〜３５７、３６１〜３６８、３１
１〜３１４及び３１８、第４のバンク４５１〜４
５７、４６１〜４６８、４１１〜４１４及び４１
８に対応して構成されている。誤り訂正符号発生
回路１５１，２５１，３５１及び４５１並びに制
御回路１５２，２５２，３５２及び４５２への入
力としてそれぞれ共通の入力である書込み情報６
１ならびにアドレス及び読出し／書込み指定符号
６２が与えられ、更に選択回路５１は、読出し情
報１６４，２６４，３６４及び４６４並びに読出
しタイミング１６７，２６７，３６７及び４６７
を入力とし、読出し情報６７を出力として構成さ
れる。
なお、第３図において、スタート信号１１１，
２１１，３１１，４１１、タイミング１１２〜１
１４，１１８，２１２〜２１４、２１８，３１２
〜３１４，３１８，４１２〜４１４，４１８はい
ずれも第２図の該当する数字の信号に対応してい
る。
２１１，３１１，４１１、タイミング１１２〜１
１４，１１８，２１２〜２１４、２１８，３１２
〜３１４，３１８，４１２〜４１４，４１８はい
ずれも第２図の該当する数字の信号に対応してい
る。
次に第２図及び第３図を参照してその動作につ
いて説明すると、例えばスタート信号１１１がク
ロツク１１に同期して与えられると、タイミング
発生回路１００においてシフト動作が行なわれて
タイミング１１１〜１１４及び１１８が順次発生
されると共に、第１のバンク１５０において書込
み情報６１並びにアドレス及び読出し／書込み指
定符号６２が保持されて書込み情報及び誤り訂正
符号１６１、アドレス１６２並びに読出し／書込
み指定符号１６５が誤り訂正符号発生回路１５１
並びに制御回路１５２から出力される。もし、書
込み指定であれば書込みタイミング１６６が出力
されて記憶部１５３へ与えられるので、アドレス
１６２で指定されるアドレスへ書込みが行なわれ
る。一方、もし、読出し指定であればアドレス１
６２で指定される記憶部１５３から読出し情報及
び誤り訂正符号１６３が読出された後、誤り訂正
回路１５４でタイミング１１４により保持され、
読出し情報に誤りがあれば誤りが訂正されて読出
し情報１６４が出力されると共に、誤り表示信号
１６８が論理“１”で出力され読出し／書込み指
定符号１６５が読出し指定なので、誤り表示信号
２１が出力される。その結果、第１のタイミング
発生回路１００においては、論理“１”が第１の
ビツト→第２のビツト→第３のビツト→第４のビ
ツト→第５のビツトの順に移動し、この読出しサ
イクルよりも１クロツクサイクル遅れた他のバン
クからの読出しサイクルも自動的にすでに説明し
た動作により１クロツクサイクル長くなる。又、
読出し情報に誤りがなければ、誤り表示信号１６
８は論理“０”で出力されるので誤り表示信号２
１は論理“０”であり、第１のタイミング発生回
路１００においては、論理“１”が第１のビツト
→第２のビツト→第３のビツト→第５のビツトの
順に移動し、この読出しサイクルよりも１クロツ
クサイクル遅れた読出しサイクルは当該読出し情
報に誤りがなければ、１クロツクサイクル長くな
ることはなく、更に読出し情報１６４は読出し制
御回路１５６に入力されるタイミング１１８と読
出し／書込み指定符号１６５が読出し指定である
ように一致したとき、選択回路５１の出力として
読出し情報６７が出力される。
いて説明すると、例えばスタート信号１１１がク
ロツク１１に同期して与えられると、タイミング
発生回路１００においてシフト動作が行なわれて
タイミング１１１〜１１４及び１１８が順次発生
されると共に、第１のバンク１５０において書込
み情報６１並びにアドレス及び読出し／書込み指
定符号６２が保持されて書込み情報及び誤り訂正
符号１６１、アドレス１６２並びに読出し／書込
み指定符号１６５が誤り訂正符号発生回路１５１
並びに制御回路１５２から出力される。もし、書
込み指定であれば書込みタイミング１６６が出力
されて記憶部１５３へ与えられるので、アドレス
１６２で指定されるアドレスへ書込みが行なわれ
る。一方、もし、読出し指定であればアドレス１
６２で指定される記憶部１５３から読出し情報及
び誤り訂正符号１６３が読出された後、誤り訂正
回路１５４でタイミング１１４により保持され、
読出し情報に誤りがあれば誤りが訂正されて読出
し情報１６４が出力されると共に、誤り表示信号
１６８が論理“１”で出力され読出し／書込み指
定符号１６５が読出し指定なので、誤り表示信号
２１が出力される。その結果、第１のタイミング
発生回路１００においては、論理“１”が第１の
ビツト→第２のビツト→第３のビツト→第４のビ
ツト→第５のビツトの順に移動し、この読出しサ
イクルよりも１クロツクサイクル遅れた他のバン
クからの読出しサイクルも自動的にすでに説明し
た動作により１クロツクサイクル長くなる。又、
読出し情報に誤りがなければ、誤り表示信号１６
８は論理“０”で出力されるので誤り表示信号２
１は論理“０”であり、第１のタイミング発生回
路１００においては、論理“１”が第１のビツト
→第２のビツト→第３のビツト→第５のビツトの
順に移動し、この読出しサイクルよりも１クロツ
クサイクル遅れた読出しサイクルは当該読出し情
報に誤りがなければ、１クロツクサイクル長くな
ることはなく、更に読出し情報１６４は読出し制
御回路１５６に入力されるタイミング１１８と読
出し／書込み指定符号１６５が読出し指定である
ように一致したとき、選択回路５１の出力として
読出し情報６７が出力される。
ここで、書込み動作の場合には、誤り制御回路
１５７の出力２１は常に論理“０”なので書込み
サイクルは長くなることはない。
１５７の出力２１は常に論理“０”なので書込み
サイクルは長くなることはない。
なお、以上では第１のバンクの動作について説
明したが、第２〜第４のバンクについても論理構
成が全く等しいので同様に動作し、読出しサイク
ルのインターリーブは第１図ｃ，ｄ，ｅのような
動作をする。
明したが、第２〜第４のバンクについても論理構
成が全く等しいので同様に動作し、読出しサイク
ルのインターリーブは第１図ｃ，ｄ，ｅのような
動作をする。
更に、本発明の実施例については、読出し動作
の場合に誤りがあると、読出しサイクルタイムが
長くなる場合について述べたが、部分書込み動作
の場合にも読出し情報に誤りがあるとサイクルタ
イムを長くして誤り訂正を行ない、インターリー
ブを行なえることも明らかであろう。
の場合に誤りがあると、読出しサイクルタイムが
長くなる場合について述べたが、部分書込み動作
の場合にも読出し情報に誤りがあるとサイクルタ
イムを長くして誤り訂正を行ない、インターリー
ブを行なえることも明らかであろう。
以上本発明は、遅延手段としてシフトレジスタ
を用いた場合について説明されたが、遅延手段と
して遅延線を用いて実施することも可能であり、
その場合には第１〜第５のビツト１０１〜１０
５、２０１〜２０５、３０１〜３０５、４０１〜
４０５はフリツプフロツプの代りに遅延線が用い
られ、従つて、クロツク１１は省略される。
を用いた場合について説明されたが、遅延手段と
して遅延線を用いて実施することも可能であり、
その場合には第１〜第５のビツト１０１〜１０
５、２０１〜２０５、３０１〜３０５、４０１〜
４０５はフリツプフロツプの代りに遅延線が用い
られ、従つて、クロツク１１は省略される。
本発明は、以上説明したように、誤り訂正を行
なうインターリーブ動作可能な記憶装置の読出し
又は部分書込み動作において、読出し情報に誤り
がある場合に当該サイクルタイムを長くするとと
もに、それに続く後続サイクルが当該サイクルに
追いつく場合には順次サイクルタイムを長くする
ように制御することにより、読出し情報に誤りの
ない場合のサイクルタイムを短くできるのみなら
ず、誤りのある場合に後続サイクルを必要最小限
に短くできる効果効果がある。
なうインターリーブ動作可能な記憶装置の読出し
又は部分書込み動作において、読出し情報に誤り
がある場合に当該サイクルタイムを長くするとと
もに、それに続く後続サイクルが当該サイクルに
追いつく場合には順次サイクルタイムを長くする
ように制御することにより、読出し情報に誤りの
ない場合のサイクルタイムを短くできるのみなら
ず、誤りのある場合に後続サイクルを必要最小限
に短くできる効果効果がある。
第１図ａ〜ｅは従来技術及び本発明の動作の概
要を示し、そのうちａは読出しサイクル時間、ｂ
は従来技術のインターリーブ動作、ｃ，ｄ，ｅは
本発明のインターリーブ動作を夫々示す図、第２
図は本発明の一実施例を示す図、第３図は本発明
の一応用例を示す図である。 １…第１のシフト制御論理和回路、２…第２の
シフト制御論理和回路、１１…クロツク、１２…
論理和出力、１３…肯定論理出力、１４…否定論
理出力、２１，２２，２３，２４…誤り表示信
号、１００，２００，３００，４００…第１，第
２，第３，第４のタイミング発生回路、１０１，
２０１，３０１，４０１…第１のビツト、１０
２，２０２，３０２，４０２…第２のビツト、１
０３，２０３，３０３，４０３…第３のビツト、
１０４，２０４，３０４，４０４…第４のビツ
ト、１０５，２０５，３０５，４０５…第５のビ
ツト、１０６，２０６，３０６，４０６…第２の
論理積回路、１０７，２０７，３０７，４０７…
第１の論理積回路、１０８，２０８，３０８，４
０８…論理和回路、１１１，２１１，３１１，４
１１…スタート信号、１１２〜１１９，２１２〜
２１９，３１２〜３１９，４１２〜４１９…出
力、１５０，２５０，３５０，４５０…第１，第
２，第３，第４のバンク、１５１，２５１，３５
１，４５１…誤り訂正符号発生回路、１５２，２
５２，３５２，４５２…制御回路、１５３，２５
３，３５３，４５３…記憶部、１５４，２５４，
３５４，４５４…誤り訂正回路、１５５，２５
５，３５５，４５５…書込み制御回路、１５６，
２５６，３５６，４５６…読出し制御回路、１５
７，２５７，３５７，４５７…誤り制御回路、１
６１，２６１，３６１，４６１…書込み情報及び
誤り訂正符号、１６２，２６２，３６２，４６２
…アドレス、１６３，２６３，３６３，４６３…
読出し情報及び誤り訂正符号、１６４，２６４，
３６４，４６４…読出し情報、１６５，２６５，
３６５，４６５…読出し／書込み指定符号、１６
６，２６６，３６６，４６６…書込みタイミン
グ、１６７，２６７，３６７，４６７…読出しタ
イミング、１６８，２６８，３６８，４６８…誤
り表示信号、５１…選択回路、６１…書込み情
報、６２…アドレス及び読出し／書込み指定符
号、６７…読出し情報。
要を示し、そのうちａは読出しサイクル時間、ｂ
は従来技術のインターリーブ動作、ｃ，ｄ，ｅは
本発明のインターリーブ動作を夫々示す図、第２
図は本発明の一実施例を示す図、第３図は本発明
の一応用例を示す図である。 １…第１のシフト制御論理和回路、２…第２の
シフト制御論理和回路、１１…クロツク、１２…
論理和出力、１３…肯定論理出力、１４…否定論
理出力、２１，２２，２３，２４…誤り表示信
号、１００，２００，３００，４００…第１，第
２，第３，第４のタイミング発生回路、１０１，
２０１，３０１，４０１…第１のビツト、１０
２，２０２，３０２，４０２…第２のビツト、１
０３，２０３，３０３，４０３…第３のビツト、
１０４，２０４，３０４，４０４…第４のビツ
ト、１０５，２０５，３０５，４０５…第５のビ
ツト、１０６，２０６，３０６，４０６…第２の
論理積回路、１０７，２０７，３０７，４０７…
第１の論理積回路、１０８，２０８，３０８，４
０８…論理和回路、１１１，２１１，３１１，４
１１…スタート信号、１１２〜１１９，２１２〜
２１９，３１２〜３１９，４１２〜４１９…出
力、１５０，２５０，３５０，４５０…第１，第
２，第３，第４のバンク、１５１，２５１，３５
１，４５１…誤り訂正符号発生回路、１５２，２
５２，３５２，４５２…制御回路、１５３，２５
３，３５３，４５３…記憶部、１５４，２５４，
３５４，４５４…誤り訂正回路、１５５，２５
５，３５５，４５５…書込み制御回路、１５６，
２５６，３５６，４５６…読出し制御回路、１５
７，２５７，３５７，４５７…誤り制御回路、１
６１，２６１，３６１，４６１…書込み情報及び
誤り訂正符号、１６２，２６２，３６２，４６２
…アドレス、１６３，２６３，３６３，４６３…
読出し情報及び誤り訂正符号、１６４，２６４，
３６４，４６４…読出し情報、１６５，２６５，
３６５，４６５…読出し／書込み指定符号、１６
６，２６６，３６６，４６６…書込みタイミン
グ、１６７，２６７，３６７，４６７…読出しタ
イミング、１６８，２６８，３６８，４６８…誤
り表示信号、５１…選択回路、６１…書込み情
報、６２…アドレス及び読出し／書込み指定符
号、６７…読出し情報。
Claims (1)
- １ 誤り訂正及びインターリーブを行なう記憶装
置の相等しいインターリーブ可能な数に等しいタ
イミング発生回路において、遅延手段を用いたタ
イミング発生回路のパスに設けられた迂回手段
と、前記タイミング発生回路に対応する読出し情
報に誤りがある場合にこの誤りを検知し、前記タ
イミング発生回路の前記迂回手段を活性化して読
出しサイクル又は部分書込みサイクルを遅らせる
手段と、前記タイミング発生回路の前記迂回手段
が活性化されると、後続動作が前記動作に追いつ
く場合にのみ順次前記迂回手段の出力により、後
続する読出し又は部分書込みサイクルのタイミン
グ発生回路の迂回手段を活性化してそのサイクル
を遅らせる手段とを含み、インターリーブ読出し
又は部分書込みにおいて読出し情報に誤りがある
場合に、当該サイクルを遅らせ、後続サイクルが
当該サイクルが遅れることにより当該サイクルに
追いつく場合にのみ順次これに後続する読出し又
は部分書込みサイクルを遅らせ、読出し情報に誤
りのない場合には、読出し又は部分書込みサイク
ルを遅らせないことを特徴とする誤り訂正を行な
う記憶装置のインターリーブ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069979A JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069979A JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674898A JPS5674898A (en) | 1981-06-20 |
| JPS6321224B2 true JPS6321224B2 (ja) | 1988-05-06 |
Family
ID=15502483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15069979A Granted JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5674898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02117312U (ja) * | 1989-03-03 | 1990-09-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5269071A (en) * | 1991-05-20 | 1993-12-14 | Matsushita Electric Works, Ltd. | Hair and body drying device |
| US8695231B2 (en) | 2008-03-13 | 2014-04-15 | Panasonic Corporation | Method for controlling drying of clothes and dryer for clothes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176037A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
-
1979
- 1979-11-22 JP JP15069979A patent/JPS5674898A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176037A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02117312U (ja) * | 1989-03-03 | 1990-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674898A (en) | 1981-06-20 |
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