JPS6321224B2 - - Google Patents
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- JPS6321224B2 JPS6321224B2 JP54150699A JP15069979A JPS6321224B2 JP S6321224 B2 JPS6321224 B2 JP S6321224B2 JP 54150699 A JP54150699 A JP 54150699A JP 15069979 A JP15069979 A JP 15069979A JP S6321224 B2 JPS6321224 B2 JP S6321224B2
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- JP
- Japan
- Prior art keywords
- read
- cycle
- bit
- error
- timing generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置に使用される記憶装置
に関するもので、特に訂正を行なう記憶装置のイ
ンターリーブ制御回路に関するものである。
に関するもので、特に訂正を行なう記憶装置のイ
ンターリーブ制御回路に関するものである。
従来、誤り訂正を行なう記憶装置において、イ
ンターリーブを行なう場合、誤り訂正を行なう読
出し又は部分書込みサイクル時間は、誤り訂正を
行なわない読出し又は部分書込みサイクル時間に
比べて長いが、これらのサイクル時間を区別する
と、後続の並列して動作する読出し又は部分書込
みサイクル時間の制御が複雑となるので、常に誤
り訂正を行なう読出し又は部分書込みサイクルタ
イムでインターリーブを行なうのが一般的であつ
た。
ンターリーブを行なう場合、誤り訂正を行なう読
出し又は部分書込みサイクル時間は、誤り訂正を
行なわない読出し又は部分書込みサイクル時間に
比べて長いが、これらのサイクル時間を区別する
と、後続の並列して動作する読出し又は部分書込
みサイクル時間の制御が複雑となるので、常に誤
り訂正を行なう読出し又は部分書込みサイクルタ
イムでインターリーブを行なうのが一般的であつ
た。
例えば、第1図a,bを参照すると、aのよう
に誤り訂正を行なわない読出しサイクル時間は、
1,2,3,4の4クロツクで動作し、誤り訂正
を行なう場合には、1,2,3,3′,4の5クロ
ツクで動作するものとすれば、従来はbのように
インターリーブの各動作を1,2,3,3′,4の
5クロツクで動作させれば、実際には誤りを訂正
しても、訂正しなくても、インターリーブ読出し
は常に5クロツクであり、後続する読出し動作サ
イクルも5クロツクである。従つて、当該サイク
ルに後続する読出しサイクルも常に5クロツクで
あるので当該サイクルに誤り訂正のあるなしによ
り、後続する読出しサイクルが変ることがなかつ
たが、実際には誤り訂正を行なう確率は非常に少
ないため、ほとんどが4クロツクで動作できるよ
うに5クロツクかかる欠点があつた。
に誤り訂正を行なわない読出しサイクル時間は、
1,2,3,4の4クロツクで動作し、誤り訂正
を行なう場合には、1,2,3,3′,4の5クロ
ツクで動作するものとすれば、従来はbのように
インターリーブの各動作を1,2,3,3′,4の
5クロツクで動作させれば、実際には誤りを訂正
しても、訂正しなくても、インターリーブ読出し
は常に5クロツクであり、後続する読出し動作サ
イクルも5クロツクである。従つて、当該サイク
ルに後続する読出しサイクルも常に5クロツクで
あるので当該サイクルに誤り訂正のあるなしによ
り、後続する読出しサイクルが変ることがなかつ
たが、実際には誤り訂正を行なう確率は非常に少
ないため、ほとんどが4クロツクで動作できるよ
うに5クロツクかかる欠点があつた。
その理由は、誤りのある読出しサイクルの後に
1クロツク遅れてくる誤りのない読出しサイクル
を1クロツクのばさないと、それぞれの5,4ク
ロツク目で同時に読出し情報が出力されてしま
い、同時には処理能力がないのが一般的だからで
ある。
1クロツク遅れてくる誤りのない読出しサイクル
を1クロツクのばさないと、それぞれの5,4ク
ロツク目で同時に読出し情報が出力されてしま
い、同時には処理能力がないのが一般的だからで
ある。
従つて、本発明の目的は、インターリーブを行
なう記憶装置において、誤り訂正を行なう場合
に、誤りのない読出し又は部分書込みサイクル時
間と誤りのある読出し又は部分書込みサイクル時
間を変えて、誤りのある場合と、前記動作を長く
することにより、それに後続した動作が追いつく
場合にのみ、順次それに後続する読出し又は部分
書込みサイクル時間のみを誤りのない読出し又は
部分書込みサイクル時間に比べて長くして、記憶
装置の読出し又は部分書込みサイクル時間の短縮
化を最適な条件で行なう制御回路をハードウエア
の増加を少なくして提供することにある。
なう記憶装置において、誤り訂正を行なう場合
に、誤りのない読出し又は部分書込みサイクル時
間と誤りのある読出し又は部分書込みサイクル時
間を変えて、誤りのある場合と、前記動作を長く
することにより、それに後続した動作が追いつく
場合にのみ、順次それに後続する読出し又は部分
書込みサイクル時間のみを誤りのない読出し又は
部分書込みサイクル時間に比べて長くして、記憶
装置の読出し又は部分書込みサイクル時間の短縮
化を最適な条件で行なう制御回路をハードウエア
の増加を少なくして提供することにある。
本発明の上記目的は、誤り訂正及びインタリー
ブを行なう記憶装置の相等しいインターリーブ可
能な数に等しいタイミング発生回路において、遅
延手段を用いたタイミング発生回路のパスに設け
られた迂回手段と、前記タイミング発生回路に対
応する読出し情報に誤りがある場合にこの誤りを
検知し、前記タイミング発生回路の前記迂回手段
を活性化して読出しサイクル又は部分書込みサイ
クルを遅らせる手段と、前記タイミング発生回路
の前記迂回手段が活性化されると、後続動作が前
記動作に追いつく場合にのみ、順次前記迂回手段
の出力により、後続する読出し又は部分書込みサ
イクルのタイミング発生回路の迂回手段を活性化
してそのサイクルを遅らせる手段とを含み、イン
ターリーブ読出し又は部分書込みにおいて読出し
情報に誤りがある場合に、当該サイクルを遅ら
せ、後続サイクルが当該サイクルが遅れることに
より当該サイクルに追いつく場合にのみ順次これ
に後続する読出し又は部分書込みサイクルを遅ら
せ、読出し情報に誤りのない場合には、読出し又
は部分書込みサイクルを遅らせないことを特徴と
する誤り訂正を行なう記憶装置のインターリーブ
制御回路、によつて達成される。
ブを行なう記憶装置の相等しいインターリーブ可
能な数に等しいタイミング発生回路において、遅
延手段を用いたタイミング発生回路のパスに設け
られた迂回手段と、前記タイミング発生回路に対
応する読出し情報に誤りがある場合にこの誤りを
検知し、前記タイミング発生回路の前記迂回手段
を活性化して読出しサイクル又は部分書込みサイ
クルを遅らせる手段と、前記タイミング発生回路
の前記迂回手段が活性化されると、後続動作が前
記動作に追いつく場合にのみ、順次前記迂回手段
の出力により、後続する読出し又は部分書込みサ
イクルのタイミング発生回路の迂回手段を活性化
してそのサイクルを遅らせる手段とを含み、イン
ターリーブ読出し又は部分書込みにおいて読出し
情報に誤りがある場合に、当該サイクルを遅ら
せ、後続サイクルが当該サイクルが遅れることに
より当該サイクルに追いつく場合にのみ順次これ
に後続する読出し又は部分書込みサイクルを遅ら
せ、読出し情報に誤りのない場合には、読出し又
は部分書込みサイクルを遅らせないことを特徴と
する誤り訂正を行なう記憶装置のインターリーブ
制御回路、によつて達成される。
例えば、4ウエイのインターリーブを考える
と、第1図c,d,eを参照すると、読出しサイ
クル時間は読出し時に読出し情報に誤りがなく誤
り訂正を行なわない場合には、cのようにそれぞ
れ1,2,3,4の4クロツクでインターリーブ
が行なわれ、一方最初の読出し時に誤りがある場
合、dのように当該読出しサイクル時間は1,
2,3,3′,4の5クロツクとなり、そのあと連
続して動作する読出しサイクル時間は、それらの
サイクルで誤り訂正を行なう場合も誤り訂正を行
なわない場合も1,2,3,3″,4の5クロツク
でインターリーブが行なわれる。ところで、eの
ように最初の読出しサイクルに誤りのある場合、
当該サイクルは5クロツクとなるが、次の読出し
サイクルの開始がこれより2クロツク遅れる場合
には、以後の読出しサイクルに誤りがなければ
1,2,3,4の4クロツクで読出し動作が行な
われる。
と、第1図c,d,eを参照すると、読出しサイ
クル時間は読出し時に読出し情報に誤りがなく誤
り訂正を行なわない場合には、cのようにそれぞ
れ1,2,3,4の4クロツクでインターリーブ
が行なわれ、一方最初の読出し時に誤りがある場
合、dのように当該読出しサイクル時間は1,
2,3,3′,4の5クロツクとなり、そのあと連
続して動作する読出しサイクル時間は、それらの
サイクルで誤り訂正を行なう場合も誤り訂正を行
なわない場合も1,2,3,3″,4の5クロツク
でインターリーブが行なわれる。ところで、eの
ように最初の読出しサイクルに誤りのある場合、
当該サイクルは5クロツクとなるが、次の読出し
サイクルの開始がこれより2クロツク遅れる場合
には、以後の読出しサイクルに誤りがなければ
1,2,3,4の4クロツクで読出し動作が行な
われる。
以上、第1図では読出しサイクル時間に関する
サイクル時間の短縮について述べたが、部分書込
みサイクル時間に関しても、誤り訂正を行なう場
合には、一度読出しを行なうので、同様にサイク
ル時間が短縮できることは明らかであろう。
サイクル時間の短縮について述べたが、部分書込
みサイクル時間に関しても、誤り訂正を行なう場
合には、一度読出しを行なうので、同様にサイク
ル時間が短縮できることは明らかであろう。
次に本発明をその良好な一実施例として4ウエ
イインターリーブの場合について第2図を参照し
て具体的に説明する。
イインターリーブの場合について第2図を参照し
て具体的に説明する。
第2図を参照すると、第1のタイミング発生回
路100は、それぞれフリツプフロツプで構成さ
れる第1〜第5のビツト101〜105からな
り、スタート信号111が第1のビツト101に
入力され、この出力112が第2のビツト102
へ入力され、この出力113が第3のビツト10
3へ入力され、この出力114は第1のシフト制
御論理和回路1の否定出力14と第1の論理積回
路107に入力されると共に、第1のシフト制御
論理和回路1の肯定出力13と第2の論理和回路
106に入力され、第2の論理積回路106の出
力115は第4のビツト104に入力され、この
出力119と第1の論理積回路107の出力11
6が論理和回路108に入力されてその出力11
7は第5のビツト105に入力されて出力118
として出力されて、クロツク11が入力されて5
ビツトのシフトレジスタとして構成されている。
第2〜第4のタイミング発生回路200,30
0,400は第1のタイミング発生回路100と
いずれも等しい構成で、共通クロツク11を入力
とし、第1のタイミング発生回路100の101
〜108、111〜119はそれぞれ第2〜第5
のタイミング発生回路200〜400の201〜
208と211〜219、301〜308と31
1〜319、401〜408と411〜419に
対応している。第4の各ビツト出力119,21
9,319及び419は第2のシフト制御論理和
回路2に入力されて論理和出力12が出力され、
論理和出力12と第1〜第4の誤り表示信号21
〜24が第1のシフト制御論理和回路1に入力さ
れてその肯定論理13及び否定論理14が出力さ
れて構成される。
路100は、それぞれフリツプフロツプで構成さ
れる第1〜第5のビツト101〜105からな
り、スタート信号111が第1のビツト101に
入力され、この出力112が第2のビツト102
へ入力され、この出力113が第3のビツト10
3へ入力され、この出力114は第1のシフト制
御論理和回路1の否定出力14と第1の論理積回
路107に入力されると共に、第1のシフト制御
論理和回路1の肯定出力13と第2の論理和回路
106に入力され、第2の論理積回路106の出
力115は第4のビツト104に入力され、この
出力119と第1の論理積回路107の出力11
6が論理和回路108に入力されてその出力11
7は第5のビツト105に入力されて出力118
として出力されて、クロツク11が入力されて5
ビツトのシフトレジスタとして構成されている。
第2〜第4のタイミング発生回路200,30
0,400は第1のタイミング発生回路100と
いずれも等しい構成で、共通クロツク11を入力
とし、第1のタイミング発生回路100の101
〜108、111〜119はそれぞれ第2〜第5
のタイミング発生回路200〜400の201〜
208と211〜219、301〜308と31
1〜319、401〜408と411〜419に
対応している。第4の各ビツト出力119,21
9,319及び419は第2のシフト制御論理和
回路2に入力されて論理和出力12が出力され、
論理和出力12と第1〜第4の誤り表示信号21
〜24が第1のシフト制御論理和回路1に入力さ
れてその肯定論理13及び否定論理14が出力さ
れて構成される。
次に第2図の本発明の実施例について、その動
作を説明する。第1〜第4のタイミング発生回路
100,200,300,400にはいずれも周
期的なクロツク11が与えられているので、例え
ばスタート信号111がこのクロツクに同期して
与えられると、最初に第1のビツト101に論理
“1”が保持され、2番目のクロツク11で第2
のビツト102に論理“1”がシフトされ、3番
目のクロツクで第3のビツト103に論理“1”
がシフトされる。もし、第1のシフト制御論理和
回路1の肯定出力13及び否定出力14がそれぞ
れ論理“0”及び“1”であれば、4番目のクロ
ツクで第5のビツト105へ論理“1”がシフト
される。一方、もし、第1のシフト制御論理和回
路1の肯定出力13及び否定出力14がそれぞれ
論理“1”及び“0”であれば、4番目のクロツ
クで第4のビツト104へ論理“1”がシフトさ
れ、5番目のクロツクで第5のビツト105へ論
理“1”がシフトされる。同様な動作が第2〜第
3のタイミング発生回路200,300,400
についても行なわれる。
作を説明する。第1〜第4のタイミング発生回路
100,200,300,400にはいずれも周
期的なクロツク11が与えられているので、例え
ばスタート信号111がこのクロツクに同期して
与えられると、最初に第1のビツト101に論理
“1”が保持され、2番目のクロツク11で第2
のビツト102に論理“1”がシフトされ、3番
目のクロツクで第3のビツト103に論理“1”
がシフトされる。もし、第1のシフト制御論理和
回路1の肯定出力13及び否定出力14がそれぞ
れ論理“0”及び“1”であれば、4番目のクロ
ツクで第5のビツト105へ論理“1”がシフト
される。一方、もし、第1のシフト制御論理和回
路1の肯定出力13及び否定出力14がそれぞれ
論理“1”及び“0”であれば、4番目のクロツ
クで第4のビツト104へ論理“1”がシフトさ
れ、5番目のクロツクで第5のビツト105へ論
理“1”がシフトされる。同様な動作が第2〜第
3のタイミング発生回路200,300,400
についても行なわれる。
次に第1〜第4のタイミング発生回路100,
200,300,400の相互関係について説明
すると、誤り表示信号21,22,23,24が
いずれも論理“0”の場合には、第2のシフト制
御論理和出力12が論理“0”であれば、第1の
シフト制御論理和回路1の肯定出力13及び否定
出力14はそれぞれ論理“0”及び“1”となる
ので、スタート信号111,211,311,4
11のいずれが与えられても第1〜第4のタイミ
ング発生回路100,200,300,400は
第1のビツト→第2のビツト→第3のビツト→第
5のビツトの順に論理“1”が移動する。ところ
が、例えば、スタート信号111が第1のビツト
101へ与えられてから4クロツク目に誤り表示
信号21が与えられると、第1のタイミング発生
回路100において、論理“1”は第1のビツト
→第2のビツト→第3のビツト→第4のビツト→
第5のビツトの順に移動する。第4のビツト10
4の出力119が論理“1”になると、第2のシ
フト制御論理和回路2及び第1のシフト制御論理
和回路1を経て、肯定出力13及び否定出力14
はそれぞれ論理“1”及び“0”となるので、こ
のとき第3のビツト出力214,314,414
のいずれかが論理“1”であると、そのタイミン
グ発生回路においても論理“1”は第1のビツト
→第2のビツト→第3のビツト→第4のビツト→
第5のビツトの順に移動することになる。
200,300,400の相互関係について説明
すると、誤り表示信号21,22,23,24が
いずれも論理“0”の場合には、第2のシフト制
御論理和出力12が論理“0”であれば、第1の
シフト制御論理和回路1の肯定出力13及び否定
出力14はそれぞれ論理“0”及び“1”となる
ので、スタート信号111,211,311,4
11のいずれが与えられても第1〜第4のタイミ
ング発生回路100,200,300,400は
第1のビツト→第2のビツト→第3のビツト→第
5のビツトの順に論理“1”が移動する。ところ
が、例えば、スタート信号111が第1のビツト
101へ与えられてから4クロツク目に誤り表示
信号21が与えられると、第1のタイミング発生
回路100において、論理“1”は第1のビツト
→第2のビツト→第3のビツト→第4のビツト→
第5のビツトの順に移動する。第4のビツト10
4の出力119が論理“1”になると、第2のシ
フト制御論理和回路2及び第1のシフト制御論理
和回路1を経て、肯定出力13及び否定出力14
はそれぞれ論理“1”及び“0”となるので、こ
のとき第3のビツト出力214,314,414
のいずれかが論理“1”であると、そのタイミン
グ発生回路においても論理“1”は第1のビツト
→第2のビツト→第3のビツト→第4のビツト→
第5のビツトの順に移動することになる。
なお、誤り表示信号21〜24はそれぞれ第1
〜第4のタイミング発生回路100,200,3
00,400に対応した誤りがあつた場合に論理
“1”が表示されるものであり、スタート信号入
力111,211,311,411は同一クロツ
クで同時に2入力が論理“1”とならないものと
し、又同一タイミング発生回路の各ビツトには同
時に論理“1”が入力されないものとすれば、各
タイミング発生回路の動作順は順不動である。以
上説明した回路構成をとれば、第1図を用いて説
明したc,d,eのような4ウエイのインターリ
ーブ動作が可能であることは、第1図と第2図に
おいて次の対応を行なえば明らかであろう。
〜第4のタイミング発生回路100,200,3
00,400に対応した誤りがあつた場合に論理
“1”が表示されるものであり、スタート信号入
力111,211,311,411は同一クロツ
クで同時に2入力が論理“1”とならないものと
し、又同一タイミング発生回路の各ビツトには同
時に論理“1”が入力されないものとすれば、各
タイミング発生回路の動作順は順不動である。以
上説明した回路構成をとれば、第1図を用いて説
明したc,d,eのような4ウエイのインターリ
ーブ動作が可能であることは、第1図と第2図に
おいて次の対応を行なえば明らかであろう。
1→2→3→4⇒第1のビツト→第2のビツト→
第3のビツト→第5のビツト 1→2→3→3′→4⇒第1のビツト→第2のビツ
ト→第3のビツト→第4のビツト→第5のビ
ツト 更に第2図の本発明を4ウエイインターリーブ
を行なう記憶装置に用いた例を第3図を参照して
説明しよう。
第3のビツト→第5のビツト 1→2→3→3′→4⇒第1のビツト→第2のビツ
ト→第3のビツト→第4のビツト→第5のビ
ツト 更に第2図の本発明を4ウエイインターリーブ
を行なう記憶装置に用いた例を第3図を参照して
説明しよう。
第3図を参照すると、インターリーブの単位で
ある第1のバンク150は、書込み情報61とス
タート信号111を入力とし、書込み情報を保持
した後書込み情報及び誤り訂正符号161を出力
とする誤り訂正符号発生回路151と、アドレス
及び読出し/書込み指定符号62並びにスタート
信号111を入力とし、アドレス及び読出し/書
込み指定符号62を保持した後、アドレス162
及び読出し/書込み指定165を出力する制御回
路152と、書込み情報及び誤り訂正符号16
1、アドレス162、タイミング112並びに書
込みタイミング166を入力とし読出し情報及び
誤り訂正符号163を出力とする記憶部153
と、読出し情報及び誤り訂正符号163並びにタ
イミング114を入力とし、読出し情報164及
び誤り表示信号168を出力とする誤り訂正回路
154と、読出し/書込み指定符号165及びタ
イミング113を入力とし、書込みタイミング1
66を出力する書込み制御回路155と、読出
し/書込み指定符号165及びタイミング118
を入力とし、読出しタイミング167を出力する
読出し制御回路156と誤り表示信号168と読
出し/書込み指定信号165を入力とし、誤り表
示信号21を出力とする誤り制御回路157とか
ら構成されている。第2〜第4のバンク250,
350及び450はいずれも第1のバンク150
と等しい構成で、第1のバンクの151〜15
7、161〜168、111〜114及び118
はそれぞれ第2のバンクの251〜257、26
1〜268、211〜214及び218、第3の
バンクの351〜357、361〜368、31
1〜314及び318、第4のバンク451〜4
57、461〜468、411〜414及び41
8に対応して構成されている。誤り訂正符号発生
回路151,251,351及び451並びに制
御回路152,252,352及び452への入
力としてそれぞれ共通の入力である書込み情報6
1ならびにアドレス及び読出し/書込み指定符号
62が与えられ、更に選択回路51は、読出し情
報164,264,364及び464並びに読出
しタイミング167,267,367及び467
を入力とし、読出し情報67を出力として構成さ
れる。
ある第1のバンク150は、書込み情報61とス
タート信号111を入力とし、書込み情報を保持
した後書込み情報及び誤り訂正符号161を出力
とする誤り訂正符号発生回路151と、アドレス
及び読出し/書込み指定符号62並びにスタート
信号111を入力とし、アドレス及び読出し/書
込み指定符号62を保持した後、アドレス162
及び読出し/書込み指定165を出力する制御回
路152と、書込み情報及び誤り訂正符号16
1、アドレス162、タイミング112並びに書
込みタイミング166を入力とし読出し情報及び
誤り訂正符号163を出力とする記憶部153
と、読出し情報及び誤り訂正符号163並びにタ
イミング114を入力とし、読出し情報164及
び誤り表示信号168を出力とする誤り訂正回路
154と、読出し/書込み指定符号165及びタ
イミング113を入力とし、書込みタイミング1
66を出力する書込み制御回路155と、読出
し/書込み指定符号165及びタイミング118
を入力とし、読出しタイミング167を出力する
読出し制御回路156と誤り表示信号168と読
出し/書込み指定信号165を入力とし、誤り表
示信号21を出力とする誤り制御回路157とか
ら構成されている。第2〜第4のバンク250,
350及び450はいずれも第1のバンク150
と等しい構成で、第1のバンクの151〜15
7、161〜168、111〜114及び118
はそれぞれ第2のバンクの251〜257、26
1〜268、211〜214及び218、第3の
バンクの351〜357、361〜368、31
1〜314及び318、第4のバンク451〜4
57、461〜468、411〜414及び41
8に対応して構成されている。誤り訂正符号発生
回路151,251,351及び451並びに制
御回路152,252,352及び452への入
力としてそれぞれ共通の入力である書込み情報6
1ならびにアドレス及び読出し/書込み指定符号
62が与えられ、更に選択回路51は、読出し情
報164,264,364及び464並びに読出
しタイミング167,267,367及び467
を入力とし、読出し情報67を出力として構成さ
れる。
なお、第3図において、スタート信号111,
211,311,411、タイミング112〜1
14,118,212〜214、218,312
〜314,318,412〜414,418はい
ずれも第2図の該当する数字の信号に対応してい
る。
211,311,411、タイミング112〜1
14,118,212〜214、218,312
〜314,318,412〜414,418はい
ずれも第2図の該当する数字の信号に対応してい
る。
次に第2図及び第3図を参照してその動作につ
いて説明すると、例えばスタート信号111がク
ロツク11に同期して与えられると、タイミング
発生回路100においてシフト動作が行なわれて
タイミング111〜114及び118が順次発生
されると共に、第1のバンク150において書込
み情報61並びにアドレス及び読出し/書込み指
定符号62が保持されて書込み情報及び誤り訂正
符号161、アドレス162並びに読出し/書込
み指定符号165が誤り訂正符号発生回路151
並びに制御回路152から出力される。もし、書
込み指定であれば書込みタイミング166が出力
されて記憶部153へ与えられるので、アドレス
162で指定されるアドレスへ書込みが行なわれ
る。一方、もし、読出し指定であればアドレス1
62で指定される記憶部153から読出し情報及
び誤り訂正符号163が読出された後、誤り訂正
回路154でタイミング114により保持され、
読出し情報に誤りがあれば誤りが訂正されて読出
し情報164が出力されると共に、誤り表示信号
168が論理“1”で出力され読出し/書込み指
定符号165が読出し指定なので、誤り表示信号
21が出力される。その結果、第1のタイミング
発生回路100においては、論理“1”が第1の
ビツト→第2のビツト→第3のビツト→第4のビ
ツト→第5のビツトの順に移動し、この読出しサ
イクルよりも1クロツクサイクル遅れた他のバン
クからの読出しサイクルも自動的にすでに説明し
た動作により1クロツクサイクル長くなる。又、
読出し情報に誤りがなければ、誤り表示信号16
8は論理“0”で出力されるので誤り表示信号2
1は論理“0”であり、第1のタイミング発生回
路100においては、論理“1”が第1のビツト
→第2のビツト→第3のビツト→第5のビツトの
順に移動し、この読出しサイクルよりも1クロツ
クサイクル遅れた読出しサイクルは当該読出し情
報に誤りがなければ、1クロツクサイクル長くな
ることはなく、更に読出し情報164は読出し制
御回路156に入力されるタイミング118と読
出し/書込み指定符号165が読出し指定である
ように一致したとき、選択回路51の出力として
読出し情報67が出力される。
いて説明すると、例えばスタート信号111がク
ロツク11に同期して与えられると、タイミング
発生回路100においてシフト動作が行なわれて
タイミング111〜114及び118が順次発生
されると共に、第1のバンク150において書込
み情報61並びにアドレス及び読出し/書込み指
定符号62が保持されて書込み情報及び誤り訂正
符号161、アドレス162並びに読出し/書込
み指定符号165が誤り訂正符号発生回路151
並びに制御回路152から出力される。もし、書
込み指定であれば書込みタイミング166が出力
されて記憶部153へ与えられるので、アドレス
162で指定されるアドレスへ書込みが行なわれ
る。一方、もし、読出し指定であればアドレス1
62で指定される記憶部153から読出し情報及
び誤り訂正符号163が読出された後、誤り訂正
回路154でタイミング114により保持され、
読出し情報に誤りがあれば誤りが訂正されて読出
し情報164が出力されると共に、誤り表示信号
168が論理“1”で出力され読出し/書込み指
定符号165が読出し指定なので、誤り表示信号
21が出力される。その結果、第1のタイミング
発生回路100においては、論理“1”が第1の
ビツト→第2のビツト→第3のビツト→第4のビ
ツト→第5のビツトの順に移動し、この読出しサ
イクルよりも1クロツクサイクル遅れた他のバン
クからの読出しサイクルも自動的にすでに説明し
た動作により1クロツクサイクル長くなる。又、
読出し情報に誤りがなければ、誤り表示信号16
8は論理“0”で出力されるので誤り表示信号2
1は論理“0”であり、第1のタイミング発生回
路100においては、論理“1”が第1のビツト
→第2のビツト→第3のビツト→第5のビツトの
順に移動し、この読出しサイクルよりも1クロツ
クサイクル遅れた読出しサイクルは当該読出し情
報に誤りがなければ、1クロツクサイクル長くな
ることはなく、更に読出し情報164は読出し制
御回路156に入力されるタイミング118と読
出し/書込み指定符号165が読出し指定である
ように一致したとき、選択回路51の出力として
読出し情報67が出力される。
ここで、書込み動作の場合には、誤り制御回路
157の出力21は常に論理“0”なので書込み
サイクルは長くなることはない。
157の出力21は常に論理“0”なので書込み
サイクルは長くなることはない。
なお、以上では第1のバンクの動作について説
明したが、第2〜第4のバンクについても論理構
成が全く等しいので同様に動作し、読出しサイク
ルのインターリーブは第1図c,d,eのような
動作をする。
明したが、第2〜第4のバンクについても論理構
成が全く等しいので同様に動作し、読出しサイク
ルのインターリーブは第1図c,d,eのような
動作をする。
更に、本発明の実施例については、読出し動作
の場合に誤りがあると、読出しサイクルタイムが
長くなる場合について述べたが、部分書込み動作
の場合にも読出し情報に誤りがあるとサイクルタ
イムを長くして誤り訂正を行ない、インターリー
ブを行なえることも明らかであろう。
の場合に誤りがあると、読出しサイクルタイムが
長くなる場合について述べたが、部分書込み動作
の場合にも読出し情報に誤りがあるとサイクルタ
イムを長くして誤り訂正を行ない、インターリー
ブを行なえることも明らかであろう。
以上本発明は、遅延手段としてシフトレジスタ
を用いた場合について説明されたが、遅延手段と
して遅延線を用いて実施することも可能であり、
その場合には第1〜第5のビツト101〜10
5、201〜205、301〜305、401〜
405はフリツプフロツプの代りに遅延線が用い
られ、従つて、クロツク11は省略される。
を用いた場合について説明されたが、遅延手段と
して遅延線を用いて実施することも可能であり、
その場合には第1〜第5のビツト101〜10
5、201〜205、301〜305、401〜
405はフリツプフロツプの代りに遅延線が用い
られ、従つて、クロツク11は省略される。
本発明は、以上説明したように、誤り訂正を行
なうインターリーブ動作可能な記憶装置の読出し
又は部分書込み動作において、読出し情報に誤り
がある場合に当該サイクルタイムを長くするとと
もに、それに続く後続サイクルが当該サイクルに
追いつく場合には順次サイクルタイムを長くする
ように制御することにより、読出し情報に誤りの
ない場合のサイクルタイムを短くできるのみなら
ず、誤りのある場合に後続サイクルを必要最小限
に短くできる効果効果がある。
なうインターリーブ動作可能な記憶装置の読出し
又は部分書込み動作において、読出し情報に誤り
がある場合に当該サイクルタイムを長くするとと
もに、それに続く後続サイクルが当該サイクルに
追いつく場合には順次サイクルタイムを長くする
ように制御することにより、読出し情報に誤りの
ない場合のサイクルタイムを短くできるのみなら
ず、誤りのある場合に後続サイクルを必要最小限
に短くできる効果効果がある。
第1図a〜eは従来技術及び本発明の動作の概
要を示し、そのうちaは読出しサイクル時間、b
は従来技術のインターリーブ動作、c,d,eは
本発明のインターリーブ動作を夫々示す図、第2
図は本発明の一実施例を示す図、第3図は本発明
の一応用例を示す図である。 1…第1のシフト制御論理和回路、2…第2の
シフト制御論理和回路、11…クロツク、12…
論理和出力、13…肯定論理出力、14…否定論
理出力、21,22,23,24…誤り表示信
号、100,200,300,400…第1,第
2,第3,第4のタイミング発生回路、101,
201,301,401…第1のビツト、10
2,202,302,402…第2のビツト、1
03,203,303,403…第3のビツト、
104,204,304,404…第4のビツ
ト、105,205,305,405…第5のビ
ツト、106,206,306,406…第2の
論理積回路、107,207,307,407…
第1の論理積回路、108,208,308,4
08…論理和回路、111,211,311,4
11…スタート信号、112〜119,212〜
219,312〜319,412〜419…出
力、150,250,350,450…第1,第
2,第3,第4のバンク、151,251,35
1,451…誤り訂正符号発生回路、152,2
52,352,452…制御回路、153,25
3,353,453…記憶部、154,254,
354,454…誤り訂正回路、155,25
5,355,455…書込み制御回路、156,
256,356,456…読出し制御回路、15
7,257,357,457…誤り制御回路、1
61,261,361,461…書込み情報及び
誤り訂正符号、162,262,362,462
…アドレス、163,263,363,463…
読出し情報及び誤り訂正符号、164,264,
364,464…読出し情報、165,265,
365,465…読出し/書込み指定符号、16
6,266,366,466…書込みタイミン
グ、167,267,367,467…読出しタ
イミング、168,268,368,468…誤
り表示信号、51…選択回路、61…書込み情
報、62…アドレス及び読出し/書込み指定符
号、67…読出し情報。
要を示し、そのうちaは読出しサイクル時間、b
は従来技術のインターリーブ動作、c,d,eは
本発明のインターリーブ動作を夫々示す図、第2
図は本発明の一実施例を示す図、第3図は本発明
の一応用例を示す図である。 1…第1のシフト制御論理和回路、2…第2の
シフト制御論理和回路、11…クロツク、12…
論理和出力、13…肯定論理出力、14…否定論
理出力、21,22,23,24…誤り表示信
号、100,200,300,400…第1,第
2,第3,第4のタイミング発生回路、101,
201,301,401…第1のビツト、10
2,202,302,402…第2のビツト、1
03,203,303,403…第3のビツト、
104,204,304,404…第4のビツ
ト、105,205,305,405…第5のビ
ツト、106,206,306,406…第2の
論理積回路、107,207,307,407…
第1の論理積回路、108,208,308,4
08…論理和回路、111,211,311,4
11…スタート信号、112〜119,212〜
219,312〜319,412〜419…出
力、150,250,350,450…第1,第
2,第3,第4のバンク、151,251,35
1,451…誤り訂正符号発生回路、152,2
52,352,452…制御回路、153,25
3,353,453…記憶部、154,254,
354,454…誤り訂正回路、155,25
5,355,455…書込み制御回路、156,
256,356,456…読出し制御回路、15
7,257,357,457…誤り制御回路、1
61,261,361,461…書込み情報及び
誤り訂正符号、162,262,362,462
…アドレス、163,263,363,463…
読出し情報及び誤り訂正符号、164,264,
364,464…読出し情報、165,265,
365,465…読出し/書込み指定符号、16
6,266,366,466…書込みタイミン
グ、167,267,367,467…読出しタ
イミング、168,268,368,468…誤
り表示信号、51…選択回路、61…書込み情
報、62…アドレス及び読出し/書込み指定符
号、67…読出し情報。
Claims (1)
- 1 誤り訂正及びインターリーブを行なう記憶装
置の相等しいインターリーブ可能な数に等しいタ
イミング発生回路において、遅延手段を用いたタ
イミング発生回路のパスに設けられた迂回手段
と、前記タイミング発生回路に対応する読出し情
報に誤りがある場合にこの誤りを検知し、前記タ
イミング発生回路の前記迂回手段を活性化して読
出しサイクル又は部分書込みサイクルを遅らせる
手段と、前記タイミング発生回路の前記迂回手段
が活性化されると、後続動作が前記動作に追いつ
く場合にのみ順次前記迂回手段の出力により、後
続する読出し又は部分書込みサイクルのタイミン
グ発生回路の迂回手段を活性化してそのサイクル
を遅らせる手段とを含み、インターリーブ読出し
又は部分書込みにおいて読出し情報に誤りがある
場合に、当該サイクルを遅らせ、後続サイクルが
当該サイクルが遅れることにより当該サイクルに
追いつく場合にのみ順次これに後続する読出し又
は部分書込みサイクルを遅らせ、読出し情報に誤
りのない場合には、読出し又は部分書込みサイク
ルを遅らせないことを特徴とする誤り訂正を行な
う記憶装置のインターリーブ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15069979A JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15069979A JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5674898A JPS5674898A (en) | 1981-06-20 |
JPS6321224B2 true JPS6321224B2 (ja) | 1988-05-06 |
Family
ID=15502483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15069979A Granted JPS5674898A (en) | 1979-11-22 | 1979-11-22 | Interleave control circuit of memory which performs error correction |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5674898A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02117312U (ja) * | 1989-03-03 | 1990-09-20 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5269071A (en) * | 1991-05-20 | 1993-12-14 | Matsushita Electric Works, Ltd. | Hair and body drying device |
US8695231B2 (en) | 2008-03-13 | 2014-04-15 | Panasonic Corporation | Method for controlling drying of clothes and dryer for clothes |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5176037A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
-
1979
- 1979-11-22 JP JP15069979A patent/JPS5674898A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5176037A (ja) * | 1974-12-26 | 1976-07-01 | Fujitsu Ltd |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02117312U (ja) * | 1989-03-03 | 1990-09-20 |
Also Published As
Publication number | Publication date |
---|---|
JPS5674898A (en) | 1981-06-20 |
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