JPS63209227A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS63209227A JPS63209227A JP62043465A JP4346587A JPS63209227A JP S63209227 A JPS63209227 A JP S63209227A JP 62043465 A JP62043465 A JP 62043465A JP 4346587 A JP4346587 A JP 4346587A JP S63209227 A JPS63209227 A JP S63209227A
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- 230000000295 complement effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はデコーダ回路に係り、特にダイナミック型デコ
ーダ回路に関する。
ーダ回路に関する。
［従来の技術］
従来、この種のデコーダ回路としては第２図に示されて
いるような２（ｎ）入力４（２のｎ乗）出力ダイナミッ
ク型デコーダ回路が知られており、このダイナミック型
デコーダ回路を従来例とじて説明する。
いるような２（ｎ）入力４（２のｎ乗）出力ダイナミッ
ク型デコーダ回路が知られており、このダイナミック型
デコーダ回路を従来例とじて説明する。
第２図において、２１は電源端子を、２２はクロック端
子を、２３は入力信号ＤＯの入力端子を、２４は入力信
号ＤＯの反転信号Ｄｏ（オーバーパー）の入力端子を、
２５は入力信号Ｄ１の入力端子を、２６は入力信号Ｄ１
の反転信号ＤＩ’（オーバーパー）の入力端子を、２７
は接地（ＧＮＤ）端子を、２８乃至３１は出力端子をそ
れぞれ示している。
子を、２３は入力信号ＤＯの入力端子を、２４は入力信
号ＤＯの反転信号Ｄｏ（オーバーパー）の入力端子を、
２５は入力信号Ｄ１の入力端子を、２６は入力信号Ｄ１
の反転信号ＤＩ’（オーバーパー）の入力端子を、２７
は接地（ＧＮＤ）端子を、２８乃至３１は出力端子をそ
れぞれ示している。
入力信号のデコード時には、まず、クロック信号φを低
レベルに移行させ、４個のｐ−チャンネルトランジスタ
をそれぞれオンさせて出力端子２８乃至３１をプリチャ
ージする。次に、クロック信号φを高レベルに移行させ
て出力端子２８乃至３１を電源ＶＤＤから遮断し、入力
信号、その反転信号ＤＯ乃至ＤＩ（オーバーパー）のそ
れぞれの電圧レベルに基づき１２個のｎチャンネルトラ
ンジスタを選択的に開閉し、出力端子２８乃至３１の電
圧レベルを決定する。即ち、入力信号、その反転信号Ｄ
Ｏ乃至ＤＩ（オーバーパー）が高レベルだと該信号の印
可されるｎチャンネルトランジスタはオンし出力端子を
接地させるが、低レベルの場合にはｎチャンネルトラン
ジスタがオフ状態に留まるので出力端子は電源レベルＶ
ＤＤを維持する。従って、出力端子２８乃至３１には入
力信号ＤＯ乃至ＤＩ（オーバーパー）の電圧レベルに基
づき決定された出力信号ＸＯ乃至Ｘ３が得られる。
レベルに移行させ、４個のｐ−チャンネルトランジスタ
をそれぞれオンさせて出力端子２８乃至３１をプリチャ
ージする。次に、クロック信号φを高レベルに移行させ
て出力端子２８乃至３１を電源ＶＤＤから遮断し、入力
信号、その反転信号ＤＯ乃至ＤＩ（オーバーパー）のそ
れぞれの電圧レベルに基づき１２個のｎチャンネルトラ
ンジスタを選択的に開閉し、出力端子２８乃至３１の電
圧レベルを決定する。即ち、入力信号、その反転信号Ｄ
Ｏ乃至ＤＩ（オーバーパー）が高レベルだと該信号の印
可されるｎチャンネルトランジスタはオンし出力端子を
接地させるが、低レベルの場合にはｎチャンネルトラン
ジスタがオフ状態に留まるので出力端子は電源レベルＶ
ＤＤを維持する。従って、出力端子２８乃至３１には入
力信号ＤＯ乃至ＤＩ（オーバーパー）の電圧レベルに基
づき決定された出力信号ＸＯ乃至Ｘ３が得られる。
その結果、第２図のデコーダ回路の場合には入力信号Ｄ
ｏ、ＤＩと出力信号Ｘ１乃至Ｘ３との間には表１の関係
が成立する。
ｏ、ＤＩと出力信号Ｘ１乃至Ｘ３との間には表１の関係
が成立する。
衷ユ
［発明が解決しようとする問題点］
しかしながら、上記従来のダイナミック型デコーダ回路
は出力端子をプリチャージするために出力端子数と同数
のプリチャージ用トランジスタが必要なので、ｎ個の人
力から２のｎ乗の出力を発生させるのに、２’Ｘ （２
＋ｎ）個のトランジスタが必要であった。従って、入力
数（ｎ）が増加するとデコーダ回路を構成するトランジ
スタ数も急激に増加するという問題点があった。
は出力端子をプリチャージするために出力端子数と同数
のプリチャージ用トランジスタが必要なので、ｎ個の人
力から２のｎ乗の出力を発生させるのに、２’Ｘ （２
＋ｎ）個のトランジスタが必要であった。従って、入力
数（ｎ）が増加するとデコーダ回路を構成するトランジ
スタ数も急激に増加するという問題点があった。
特に、従来のデコーダ回路を集積化しようとすると、構
成トランジスタ数の増加により半導体基板上の占有面積
が増加するという問題点を伴う。
成トランジスタ数の増加により半導体基板上の占有面積
が増加するという問題点を伴う。
従って、本発明の目的は構成トランジスタ数の少ないデ
コーダ回路を提供することである。
コーダ回路を提供することである。
［問題点を解決するための手段］
本願第１発明は、複数の入力信号がそれぞれ供給される
複数の第１入力端子と、上記複数の入力信号の反転信号
が供給される第２入力端子と、電源電圧の供給される電
源端子と、クロック信号の供給されるクロック端子と、
上記入力信号をデコ−ドするデコード部と、出力信号が
現れる出力端子とを備え、クロック信号に応答して上記
出力端子をプリチャージした後に上記出力信号を発生さ
せるデコーダ回路において、上記デコード部を上記電源
端子と第１入力端子または第２入力端子との間に並列に
設けられた出力端子と同数の論理回路で構成し、該論理
回路の各々をクロック信号により相補的に開閉する一対
のトランジスタと、該一対のトランジスタ間に介在し上
記第１入力端子または第２入力端子により制御されるて
上記出力信号を形成するトランジスタとで構成したこと
を要旨としている。
複数の第１入力端子と、上記複数の入力信号の反転信号
が供給される第２入力端子と、電源電圧の供給される電
源端子と、クロック信号の供給されるクロック端子と、
上記入力信号をデコ−ドするデコード部と、出力信号が
現れる出力端子とを備え、クロック信号に応答して上記
出力端子をプリチャージした後に上記出力信号を発生さ
せるデコーダ回路において、上記デコード部を上記電源
端子と第１入力端子または第２入力端子との間に並列に
設けられた出力端子と同数の論理回路で構成し、該論理
回路の各々をクロック信号により相補的に開閉する一対
のトランジスタと、該一対のトランジスタ間に介在し上
記第１入力端子または第２入力端子により制御されるて
上記出力信号を形成するトランジスタとで構成したこと
を要旨としている。
上記第１発明に牽連する第２発明は、複数の入力信号が
それぞれ供給される複数の第１入力端子と、上記複数の
入力信号の反転信号が供給される第２入力端子と、電源
電圧の供給される電源端子と、クロック信号の供給され
るクロック端子と、上記入力信号をデコードするデコー
ド部と、出力信号が現れる出力端子とを備え、クロック
信号に応答して上記出力端子をプリチャージした後に上
記出力信号を発生させるデコーダ回路において、上記デ
コーダ部は複数のデコーダ部分を有しており、各デコー
ダ部分は他のデコーダ部分または上記出力端子に接続さ
れた出力ノードを有し、上記電源端子と第１入力端子、
第２入力端子または他のデコーダ部分の出力ノードとの
間に並列に設けられた出力ノードと同数の論理回路で構
成され、該論理回路の各々をクロック信号により相補的
に開閉する一対のトランジスタと、該一対のトランジス
タ間に介在し上記第１入力端子、第２入力端子または他
のデコーダ部分の出力ノートにより制御されるて上記出
力ノードの電圧レベルを決定するトランジスタとで構成
したことを特徴としている。
それぞれ供給される複数の第１入力端子と、上記複数の
入力信号の反転信号が供給される第２入力端子と、電源
電圧の供給される電源端子と、クロック信号の供給され
るクロック端子と、上記入力信号をデコードするデコー
ド部と、出力信号が現れる出力端子とを備え、クロック
信号に応答して上記出力端子をプリチャージした後に上
記出力信号を発生させるデコーダ回路において、上記デ
コーダ部は複数のデコーダ部分を有しており、各デコー
ダ部分は他のデコーダ部分または上記出力端子に接続さ
れた出力ノードを有し、上記電源端子と第１入力端子、
第２入力端子または他のデコーダ部分の出力ノードとの
間に並列に設けられた出力ノードと同数の論理回路で構
成され、該論理回路の各々をクロック信号により相補的
に開閉する一対のトランジスタと、該一対のトランジス
タ間に介在し上記第１入力端子、第２入力端子または他
のデコーダ部分の出力ノートにより制御されるて上記出
力ノードの電圧レベルを決定するトランジスタとで構成
したことを特徴としている。
［発明の作用］
上記構成に係る本願第１発明のデコーダ回路はクロック
信号に応答して一対のトランジスタの一方をオンさせ、
他方をオフ指せると出力端子が電源端子に接続されてプ
リチャージされる。次に、クロック信号により一対のト
ランジスタの一方をオフさせ他方をオンさせると、出力
端子には出力信号を形成するトランジスタの開閉状態に
対応した出力信号が現れる。即ち、出力信号を形成する
トランジスタはオンしている一対のトランジスタの他方
を介して第１入力端子または第２入力端子に接続されて
おり、しかも第１入力端子または第２入力端子により制
御されているので、出力端子には入力信号に対して一定
の関連を有する出力信号が得られる。
信号に応答して一対のトランジスタの一方をオンさせ、
他方をオフ指せると出力端子が電源端子に接続されてプ
リチャージされる。次に、クロック信号により一対のト
ランジスタの一方をオフさせ他方をオンさせると、出力
端子には出力信号を形成するトランジスタの開閉状態に
対応した出力信号が現れる。即ち、出力信号を形成する
トランジスタはオンしている一対のトランジスタの他方
を介して第１入力端子または第２入力端子に接続されて
おり、しかも第１入力端子または第２入力端子により制
御されているので、出力端子には入力信号に対して一定
の関連を有する出力信号が得られる。
これに対して、本願第２発明に係るデコーダ回路の場合
は、各デコーダ部分が上記第１発明のデコーダ回路と類
似の動作をし、複数のデコーダ部分の内の所定のデコー
ダ部分から出力信号が得られる。
は、各デコーダ部分が上記第１発明のデコーダ回路と類
似の動作をし、複数のデコーダ部分の内の所定のデコー
ダ部分から出力信号が得られる。
［実施例コ
以下、本願第１発明と第２発明との実施例を図面を参照
しつつ説明する。
しつつ説明する。
第１図は本願第１発明の一実施例の構成を示す回路図で
あり、第１図の回路を簡略表現したものが第３図に示さ
れている。本実施例は従来例と同様に２人力４出力のデ
コーダ回路である。
あり、第１図の回路を簡略表現したものが第３図に示さ
れている。本実施例は従来例と同様に２人力４出力のデ
コーダ回路である。
第１図において、１はｐチャンネルトランジスタル１と
ｎチャンネルトランジスタｎｌ、ｎ２とを直列接続して
構成された論理回路であり、２乃至４も１個のｐチャン
ネルトランジスタル２乃至ｐ４と２個のｎチャンネルト
ランジスタｎ３乃至ｎ８とを直列接続して構成された論
理回路をそれぞれ示している。ｐチャンネルトランジス
タの各ドレインは電源端子５に共通して接続されており
、したがってｐチャンネルトランジスタル１乃至ｐ４に
は電源電圧ＶＤＤが供給されている。また、ｐチャンネ
ルトランジスタル１乃至ｐ４の各ゲートはクロック信号
端子６に共通接続されているので、ｐチャンネルトラン
ジスタル１乃至ｐ４はクロック信号φの電圧レベルによ
り制御されて開閉する。論理回路１乃至４の第１ｎチヤ
ンネルトランジスタｎｌ、ｎ３．ｎ５．ｎ７のゲートも
クロック信号端子６に共通して接続されているので、Ｉ
Ｏ− 第１ｎチヤンネルトランジスタｎｌ、 ｎ３． ｎ
５゜ｎｌとｐチャンネルトランジスタル１乃至ｐ４とは
相補的に動作をする。従って、ｐチャンネルトランジス
タル１乃至ｐ４と第１ｎチヤンネルトランジスタｎｌ、
ｎ３．ｎ５．ｎｌとは各論理回路の一対のトランジスタ
を構成している。
ｎチャンネルトランジスタｎｌ、ｎ２とを直列接続して
構成された論理回路であり、２乃至４も１個のｐチャン
ネルトランジスタル２乃至ｐ４と２個のｎチャンネルト
ランジスタｎ３乃至ｎ８とを直列接続して構成された論
理回路をそれぞれ示している。ｐチャンネルトランジス
タの各ドレインは電源端子５に共通して接続されており
、したがってｐチャンネルトランジスタル１乃至ｐ４に
は電源電圧ＶＤＤが供給されている。また、ｐチャンネ
ルトランジスタル１乃至ｐ４の各ゲートはクロック信号
端子６に共通接続されているので、ｐチャンネルトラン
ジスタル１乃至ｐ４はクロック信号φの電圧レベルによ
り制御されて開閉する。論理回路１乃至４の第１ｎチヤ
ンネルトランジスタｎｌ、ｎ３．ｎ５．ｎ７のゲートも
クロック信号端子６に共通して接続されているので、Ｉ
Ｏ− 第１ｎチヤンネルトランジスタｎｌ、 ｎ３． ｎ
５゜ｎｌとｐチャンネルトランジスタル１乃至ｐ４とは
相補的に動作をする。従って、ｐチャンネルトランジス
タル１乃至ｐ４と第１ｎチヤンネルトランジスタｎｌ、
ｎ３．ｎ５．ｎｌとは各論理回路の一対のトランジスタ
を構成している。
第１ｎチヤンネルトランジスタの内、ｎｌとｎ５とのソ
ースを入力信号ＤＯの入力端子７に、ｎ３とｎｌとのソ
ースを入力信号ＤＯの反転信号ＤＯ（オーバーパー）の
入力端子８にそれぞれ接続する。これに対して、各論理
回路１乃至４の第２ｎチヤンネルトランジスタｎ２．
ｎ４． ｎ６． ｎ８の内、ｎ６とｎ８とのゲート
は入力信号Ｄ１の入力端子９に接続されており、ｎ２と
ｎ４とのゲートは入力信号Ｄ１の反転信号ＤＩ（オーバ
ーパー）の入力端子１０に接続されている。また、ｐチ
ャンネルトランジスタル１乃至ｐ４と第２ｎチヤンネル
トランジスタｎ２．ｎ４．ｎ６．ｎ８との接続ノードは
出力端子１１乃至１４に接続されている。従って、出力
端子１１乃至１４の電圧レベルは入力信号Ｄｏ、ＤＩに
より選択的に開閉される第２ｎチヤンネルトランジスタ
ｎ２． ｎ４゜ｎ６．ｎ８の状態で決まるので、第２
ｎチヤンネルトランジスタは各論理回路１乃至４に於て
出力信号を形成するトランジスタを構成している。
ースを入力信号ＤＯの入力端子７に、ｎ３とｎｌとのソ
ースを入力信号ＤＯの反転信号ＤＯ（オーバーパー）の
入力端子８にそれぞれ接続する。これに対して、各論理
回路１乃至４の第２ｎチヤンネルトランジスタｎ２．
ｎ４． ｎ６． ｎ８の内、ｎ６とｎ８とのゲート
は入力信号Ｄ１の入力端子９に接続されており、ｎ２と
ｎ４とのゲートは入力信号Ｄ１の反転信号ＤＩ（オーバ
ーパー）の入力端子１０に接続されている。また、ｐチ
ャンネルトランジスタル１乃至ｐ４と第２ｎチヤンネル
トランジスタｎ２．ｎ４．ｎ６．ｎ８との接続ノードは
出力端子１１乃至１４に接続されている。従って、出力
端子１１乃至１４の電圧レベルは入力信号Ｄｏ、ＤＩに
より選択的に開閉される第２ｎチヤンネルトランジスタ
ｎ２． ｎ４゜ｎ６．ｎ８の状態で決まるので、第２
ｎチヤンネルトランジスタは各論理回路１乃至４に於て
出力信号を形成するトランジスタを構成している。
次に、第１図に示されたデコーダ回路１５の動作を説明
する。まづ、クロック信号φを低レベルに移行させると
ｐチャンネルトランジスタル１乃至ｐ４がオンし、第１
ｎチヤンネルトランジスタｎｌ、ｎ３．ｎ５．ｎｌがオ
フする。その結果、出力端子１１乃至１４は電源電圧Ｖ
ＤＤにプリチャージされる。
する。まづ、クロック信号φを低レベルに移行させると
ｐチャンネルトランジスタル１乃至ｐ４がオンし、第１
ｎチヤンネルトランジスタｎｌ、ｎ３．ｎ５．ｎｌがオ
フする。その結果、出力端子１１乃至１４は電源電圧Ｖ
ＤＤにプリチャージされる。
次にクロック信号φを高レベルに移行させると、ｐチャ
ンネルトランジスタル１乃至ｐ４はオフし、出力端子１
１乃至１４は電源端子５から遮断される。しかも第１ｎ
チヤンネルトランジスタｎｌ。
ンネルトランジスタル１乃至ｐ４はオフし、出力端子１
１乃至１４は電源端子５から遮断される。しかも第１ｎ
チヤンネルトランジスタｎｌ。
ｎ３．ｎ５．ｎｌはオンし、第１及び第２ｎチヤンネル
トランジスタｎ１乃至ｎ８は入力信号ＤＯ乃至ＤＩ（オ
ーバーパー）の電圧レベルに従って開閉され、その結果
が出力端子１１乃至１４に現れる。例えば、入力信号Ｄ
ｏ、ＤＩ共に「０」 （低レベル）の場合は、第１論理
回路１のｎチャンネルトランジスタｎｌ、ｎ２は何れも
オンし、出力端子１１は低レベルに移行するものの、第
２乃至第４論理回路２乃至４の第２ｎチヤンネルトラン
ジスタｎ４．ｎ６．ｎ８は何れもオフしているので、出
力端子１２乃至１４は何れも高レベルに留まる。以下同
様に、入力信号Ｄｏ、ＤＩの電圧レベルに従い第２ｎチ
ヤンネルトランジスタｎ２゜ｎ４．ｎ６．ｎ８が選択的
に開閉され上記表１に示したのと同一の出力ＸＯ乃至Ｘ
３が得られる。
トランジスタｎ１乃至ｎ８は入力信号ＤＯ乃至ＤＩ（オ
ーバーパー）の電圧レベルに従って開閉され、その結果
が出力端子１１乃至１４に現れる。例えば、入力信号Ｄ
ｏ、ＤＩ共に「０」 （低レベル）の場合は、第１論理
回路１のｎチャンネルトランジスタｎｌ、ｎ２は何れも
オンし、出力端子１１は低レベルに移行するものの、第
２乃至第４論理回路２乃至４の第２ｎチヤンネルトラン
ジスタｎ４．ｎ６．ｎ８は何れもオフしているので、出
力端子１２乃至１４は何れも高レベルに留まる。以下同
様に、入力信号Ｄｏ、ＤＩの電圧レベルに従い第２ｎチ
ヤンネルトランジスタｎ２゜ｎ４．ｎ６．ｎ８が選択的
に開閉され上記表１に示したのと同一の出力ＸＯ乃至Ｘ
３が得られる。
上記デコーダ回路１５はかく論理回路１乃至４が３個の
トランジスタで構成されているので、合計１２個のトラ
ンジスタで構成されることになり、従来例と同一の結果
を得るのにトランジスタを４個減少させることができる
。
トランジスタで構成されているので、合計１２個のトラ
ンジスタで構成されることになり、従来例と同一の結果
を得るのにトランジスタを４個減少させることができる
。
第４図は本願第２発明の第１実施例の構成を示すブロッ
ク図である。第４図に於て、４１乃至４３は第１図に示
されているデコーダ回路１５と同一構成のデコーダ部分
であり、ＤＯ乃至Ｄ２は入力信号を、Ｄｏ（オーバーパ
ー）乃至Ｄ２（オーバーパー）は入力信号ＤＯ乃至Ｄ２
０反転信号である。またＹＯ乃至Ｙ３はデコーダ部分４
１の出力信号であり、ＸＯ乃至Ｘ７は本実施例に係るデ
コーダ回路の出力信号である。従って、本実施例ではデ
コーダ部分４１．４２．４３により３人力８出力のデコ
ーダ回路が構成されることになる。
ク図である。第４図に於て、４１乃至４３は第１図に示
されているデコーダ回路１５と同一構成のデコーダ部分
であり、ＤＯ乃至Ｄ２は入力信号を、Ｄｏ（オーバーパ
ー）乃至Ｄ２（オーバーパー）は入力信号ＤＯ乃至Ｄ２
０反転信号である。またＹＯ乃至Ｙ３はデコーダ部分４
１の出力信号であり、ＸＯ乃至Ｘ７は本実施例に係るデ
コーダ回路の出力信号である。従って、本実施例ではデ
コーダ部分４１．４２．４３により３人力８出力のデコ
ーダ回路が構成されることになる。
本実施例の動作はデコーダ部分４１．４２．４３の動作
がデコーダ回路１５と同一なので詳細な説明を省略し、
入力信号ＤＯ乃至Ｄ２と出力信号ＹＯ乃至Ｙ３との関係
を表２に、入力信号ＤＯ乃至Ｄ２と出力信号ＸＯ乃至Ｘ
７との関係を表３にそれぞれ示す。
がデコーダ回路１５と同一なので詳細な説明を省略し、
入力信号ＤＯ乃至Ｄ２と出力信号ＹＯ乃至Ｙ３との関係
を表２に、入力信号ＤＯ乃至Ｄ２と出力信号ＸＯ乃至Ｘ
７との関係を表３にそれぞれ示す。
（以下、余白）
−１４＝
五λ
」
従って、本願第２発明の第１実施例に係るデコーダ回路
では、合計３６個のトランジスタで構成することができ
、従来のデコーダ回路で同一の結果の得る場合に比べて
トランジスタ数を４個減少させることができる。
では、合計３６個のトランジスタで構成することができ
、従来のデコーダ回路で同一の結果の得る場合に比べて
トランジスタ数を４個減少させることができる。
次に、本願第２発明の第２実施例を第５図を参照して説
明する。第２発明の第２実施例は第１図に示されている
デコーダ回路１５と同一構成のデコーダ部分５１５．５
２．５３．５４．５５．５６．５７により４人力１６出
力デコーダ回路を構成したものである。本実施例の場合
も各デコーダ部分５１乃至５７の動作はデコーダ回路１
５と同一なので、詳細な説明は省略し、入力ＤＯ乃至Ｄ
３と出力ＸＯ乃至Ｘ１５との関係を以下の論理式％式％ 従って、本願第２発明の第２実施例では８４個のトラン
ジスタで４人力１６出力デコーダ回路を構成することが
でき、従来のデコーダ回路に比べてトランジスタを１２
個減少させることができた。
明する。第２発明の第２実施例は第１図に示されている
デコーダ回路１５と同一構成のデコーダ部分５１５．５
２．５３．５４．５５．５６．５７により４人力１６出
力デコーダ回路を構成したものである。本実施例の場合
も各デコーダ部分５１乃至５７の動作はデコーダ回路１
５と同一なので、詳細な説明は省略し、入力ＤＯ乃至Ｄ
３と出力ＸＯ乃至Ｘ１５との関係を以下の論理式％式％ 従って、本願第２発明の第２実施例では８４個のトラン
ジスタで４人力１６出力デコーダ回路を構成することが
でき、従来のデコーダ回路に比べてトランジスタを１２
個減少させることができた。
［発明の効果］
以上説明してきたように、本願第１発明に係るデコーダ
回路ではトランジスタ数が トランジスタ数＝出力端子数×３ となり、従来のデコーダ回路より構成トランジスタ数を
減少させることができる。
回路ではトランジスタ数が トランジスタ数＝出力端子数×３ となり、従来のデコーダ回路より構成トランジスタ数を
減少させることができる。
更に従来例と比較すると、本願発明に係るに入力２に出
力デコーダ回路（ｋ＝ｎ＋１）では構成トランジスタ数
が トランジスタ数＝ １２ （２’−’−１）となり、従
来例に対して、 １２ （２に一’−１）／ （ｋ＋２）２ｋに減少さ
せることができ、ｋの値、即ちｎの値が大きくなるとト
ランジスタ数の差は著しくなる。
力デコーダ回路（ｋ＝ｎ＋１）では構成トランジスタ数
が トランジスタ数＝ １２ （２’−’−１）となり、従
来例に対して、 １２ （２に一’−１）／ （ｋ＋２）２ｋに減少さ
せることができ、ｋの値、即ちｎの値が大きくなるとト
ランジスタ数の差は著しくなる。
従って、本願発明により集積回路化が容易になるという
効果も得られる。
効果も得られる。
第１図は本願第１発明の一実施例の構成を示す回路図、
第２図は従来例の構成を示す回路図、
第３図は第１図の回路を簡略表現したブロック図、
第４図は本願第２発明の第１実施例の構成を示すブロッ
ク図、 第５図は本願第２発明の第２実施例の構成を示すブロッ
ク図である。 １．２．３．４・・・・・論理回路、 ５・・・・・・・・・・・電源端子、 ６・・・・・・・・・・・クロック端子、７．９・・・
・・・・・・入力端子 （第１入力端子）、 ８．１０・・・・・・・・入力端子 （第２入力端子）、 １１．１２． １３．１４・・・・・・・出力端子、 ｐｉ、ｐ２゜ ｐ３．ｐ４・・・◆・・・ｐチャンネルトランジスタ、 ｎｌ、 ｎ３゜ ｎ５．ｎ７・・・・・・・第１ｎチヤンネルトランジス
タ、 ｎ２． ｎ４゜ ｎ６．ｎ８・・・・・・・第２ｎチヤンネルトランジス
タ、 ４１．４２．４３． ５１．５２．５３． ５４．５５．５６．５７ ・・・・・・・デコーダ部分。 第１図 り１ 第２図 ４２ニラヒ゛１＝】−グ名Ｗ＃ 第４図
ク図、 第５図は本願第２発明の第２実施例の構成を示すブロッ
ク図である。 １．２．３．４・・・・・論理回路、 ５・・・・・・・・・・・電源端子、 ６・・・・・・・・・・・クロック端子、７．９・・・
・・・・・・入力端子 （第１入力端子）、 ８．１０・・・・・・・・入力端子 （第２入力端子）、 １１．１２． １３．１４・・・・・・・出力端子、 ｐｉ、ｐ２゜ ｐ３．ｐ４・・・◆・・・ｐチャンネルトランジスタ、 ｎｌ、 ｎ３゜ ｎ５．ｎ７・・・・・・・第１ｎチヤンネルトランジス
タ、 ｎ２． ｎ４゜ ｎ６．ｎ８・・・・・・・第２ｎチヤンネルトランジス
タ、 ４１．４２．４３． ５１．５２．５３． ５４．５５．５６．５７ ・・・・・・・デコーダ部分。 第１図 り１ 第２図 ４２ニラヒ゛１＝】−グ名Ｗ＃ 第４図
Claims (2)
- （１）複数の入力信号がそれぞれ供給される複数の第１
入力端子と、 上記複数の入力信号の反転信号が供給される第２入力端
子と、 電源電圧の供給される電源端子と、 クロック信号の供給されるクロック端子と、上記入力信
号をデコードするデコード部と、出力信号が現れる出力
端子とを備え、クロック信号に応答して上記出力端子を
プリチャージした後に上記出力信号を発生させるデコー
ダ回路において、 上記デコード部を上記電源端子と第１入力端子または第
２入力端子との間に並列に設けられた出力端子と同数の
論理回路で構成し、該論理回路の各々をクロック信号に
より相補的に開閉する一対のトランジスタと、該一対の
トランジスタ間に介在し上記第１入力端子または第２入
力端子により制御されるて上記出力信号を形成するトラ
ンジスタとで構成したことを特徴とするデコーダ回路。 - （２）複数の入力信号がそれぞれ供給される複数の第１
入力端子と、 上記複数の入力信号の反転信号が供給される第２入力端
子と、 電源電圧の供給される電源端子と、 クロック信号の供給されるクロック端子と、上記入力信
号をデコードするデコード部と、出力信号が現れる出力
端子とを備え、クロック信号に応答して上記出力端子を
プリチャージした後に上記出力信号を発生させるデコー
ダ回路において、 上記デコーダ部は複数のデコーダ部分を有しており、 各デコーダ部分は他のデコーダ部分または上記出力端子
に接続された出力ノードを有し、上記電源端子と第１入
力端子、第２入力端子または他のデコーダ部分の出力ノ
ードとの間に並列に設けられた出力ノードと同数の論理
回路で構成され、該論理回路の各々をクロック信号によ
り相補的に開閉する一対のトランジスタと、該一対のト
ランジスタ間に介在し上記第１入力端子、第２入力端子
または他のデコーダ部分の出力ノードにより制御されて
上記出力ノードの電圧レベルを決定するトランジスタと
で構成したことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043465A JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043465A JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209227A true JPS63209227A (ja) | 1988-08-30 |
| JP2780255B2 JP2780255B2 (ja) | 1998-07-30 |
Family
ID=12664463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043465A Expired - Lifetime JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780255B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275074A (ja) * | 1993-03-24 | 1994-09-30 | Nec Corp | 半導体記憶装置 |
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299977A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
-
1987
- 1987-02-25 JP JP62043465A patent/JP2780255B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299977A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275074A (ja) * | 1993-03-24 | 1994-09-30 | Nec Corp | 半導体記憶装置 |
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
| JP4920044B2 (ja) * | 2005-11-28 | 2012-04-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780255B2 (ja) | 1998-07-30 |
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