JPH0226413A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0226413A JPH0226413A JP63177810A JP17781088A JPH0226413A JP H0226413 A JPH0226413 A JP H0226413A JP 63177810 A JP63177810 A JP 63177810A JP 17781088 A JP17781088 A JP 17781088A JP H0226413 A JPH0226413 A JP H0226413A
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- 230000005669 field effect Effects 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は計算機中等に使用する高速で比較的複雑な組合
わせ論理回路の構成法に関するものである。
わせ論理回路の構成法に関するものである。
従来の技術
多入力の組合わせ論理回路（以後「ゲート」と略述する
）は多くのトランジスタを使用したり、論理の処理時間
（つまりゲートの遅延時間）も多くかかっていた。第５
図に典型的な従来例として３人力の排他的論理和の例を
示す。
）は多くのトランジスタを使用したり、論理の処理時間
（つまりゲートの遅延時間）も多くかかっていた。第５
図に典型的な従来例として３人力の排他的論理和の例を
示す。
この図中Ａ、Ｂ、Ｃは入力信号、Ｄは出力信号である。
この構成は２人力の排他的論理和回路（１）、（ＩＩ）
を直列接続したもので、（１）の中間出力ＥはＡ、８２
人力の排他的論理である。
を直列接続したもので、（１）の中間出力ＥはＡ、８２
人力の排他的論理である。
Ｅ＝Ａ＄Ｂ （即ちＥ＝Ａ−Ｂ＋／ＩＢ） −−（１
）従って、（ＩＩ）の出力りの論理式は次のようになる
。
）従って、（ＩＩ）の出力りの論理式は次のようになる
。
Ｄ＝ＥΦＣ＝Ｅ−Ｃ＋Ｅ−Ｃ
＝Ａ−ＢＣ＋Ａ−Ｂ−Ｃ＋Ａ−Ｂ−Ｃ＋Ａ−Ｂ−Ｃ＝Ａ
＄ＢのＣ・・・・・・ｃ２） さてこの回路の処理時間を簡単に評価してみよう。一般
に論理回路の処理時間（種々の経路を通って入力信号が
出力端まで伝播するに要する時間のうち最大のもの）は
トランジスタのゲートからドレインを通過する回数にほ
ぼ比例することが経験的に知られている。第５図の例で
は、例えば入力信号Ｂが通過する下記の経路が Ｂ−Ｆ、Ｆ→Ｅ、Ｅ→Ｇ、Ｇ→Ｄ（合計４段）処理時間
をきめており、各段の遅延時間の平均をΔとすると処理
時間は４Δとなる。
＄ＢのＣ・・・・・・ｃ２） さてこの回路の処理時間を簡単に評価してみよう。一般
に論理回路の処理時間（種々の経路を通って入力信号が
出力端まで伝播するに要する時間のうち最大のもの）は
トランジスタのゲートからドレインを通過する回数にほ
ぼ比例することが経験的に知られている。第５図の例で
は、例えば入力信号Ｂが通過する下記の経路が Ｂ−Ｆ、Ｆ→Ｅ、Ｅ→Ｇ、Ｇ→Ｄ（合計４段）処理時間
をきめており、各段の遅延時間の平均をΔとすると処理
時間は４Δとなる。
発明が解決しようとする課題
従来例かられかるとおり、多入力で排他的論理和等のよ
うに論理関数（例えば前記■式）が比較的複雑なものは
どうしてもより単純な既知の回路形式を合成することで
実現していたためどうしても入力信号が経由するトラン
ジスタ段数が増え処理時間が多（かかる結果になってい
た。第２図のはＡＮＤ−ＮＯＲ複合回路である。従って
、問題は、いかにすれば、かなり複雑な論理関数或いは
真理値表を持った組合わせ論理回路を単純な論理回路の
・合成でなく直接的に構成できるかという点にある。
うに論理関数（例えば前記■式）が比較的複雑なものは
どうしてもより単純な既知の回路形式を合成することで
実現していたためどうしても入力信号が経由するトラン
ジスタ段数が増え処理時間が多（かかる結果になってい
た。第２図のはＡＮＤ−ＮＯＲ複合回路である。従って
、問題は、いかにすれば、かなり複雑な論理関数或いは
真理値表を持った組合わせ論理回路を単純な論理回路の
・合成でなく直接的に構成できるかという点にある。
課題を解決するための手段
本発明は、ｎ個の論理入力信号に対してその全ての真偽
の組合わせに対する１個の出力信号の真偽を記述した。
の組合わせに対する１個の出力信号の真偽を記述した。
２１行Ｘ（ｎ＋１）列の真理値表に対応して、ｎ個の電
界効果トランジスタのソースとドレインを各々直列接続
し、各トランジスタのゲートに入力信号を１つづつ接続
したトランジスタ列を２ｎ本を設け、第ｉ入力信号がそ
のゲートに印加された前記真理値表の第３行目に対応す
る前記トランジスタ列中の電界効果トランジスタが、前
記真理値表中のｉ行ｊ列目の極性が真の場合ｎチャネル
形電界効果トランジスタ、同じく偽の場合ｐチャネル形
電界効果トランジスタとし、しかもこのトランジスタ列
の一端を前記真理値表のｊ行目の出力極性が真の場合低
電位電源と、逆にこの出力極性が偽の場合高電位電源と
接続し、このトランジスタ列の他端を共通中間出力節点
に接続し、前記共通中間出力節点電位を入力とするイン
バータを設けこのインバータの出力を全体出力とする構
成を特徴とする論理集積回路である。
界効果トランジスタのソースとドレインを各々直列接続
し、各トランジスタのゲートに入力信号を１つづつ接続
したトランジスタ列を２ｎ本を設け、第ｉ入力信号がそ
のゲートに印加された前記真理値表の第３行目に対応す
る前記トランジスタ列中の電界効果トランジスタが、前
記真理値表中のｉ行ｊ列目の極性が真の場合ｎチャネル
形電界効果トランジスタ、同じく偽の場合ｐチャネル形
電界効果トランジスタとし、しかもこのトランジスタ列
の一端を前記真理値表のｊ行目の出力極性が真の場合低
電位電源と、逆にこの出力極性が偽の場合高電位電源と
接続し、このトランジスタ列の他端を共通中間出力節点
に接続し、前記共通中間出力節点電位を入力とするイン
バータを設けこのインバータの出力を全体出力とする構
成を特徴とする論理集積回路である。
作用
真理値表に対応したｎチャネル形あるいはｐチャネル形
電界効果トランジスタの接続状態を選ぶことにより、最
小のトランジスタ構成で所望の論理を得ることができ、
またこの論理をインバータを介して出力することにより
充分なドライブ能力も確保できるものである。
電界効果トランジスタの接続状態を選ぶことにより、最
小のトランジスタ構成で所望の論理を得ることができ、
またこの論理をインバータを介して出力することにより
充分なドライブ能力も確保できるものである。
実施例
本発明では、第１図にその例を示すごと（必要とされる
組合わせ論理の真理値表を用意し、各行に対応して（第
１図ではａ、ｂ、・・・・・・ｋ）入力信号数と同一の
電界効果形トランジスタ（以後ＦＥ’Ｔと略述する）を
、一つのＦＥＴのソースを他のドレインに接続する形の
直列接続体を設け、各ＦＥＴのゲートに入力信号を印加
し、第１番目の入力信号が印加された、真理値表の第３
行目に対応する直列接続体中のＦＥＴの極性は真理値の
Ｎ。
組合わせ論理の真理値表を用意し、各行に対応して（第
１図ではａ、ｂ、・・・・・・ｋ）入力信号数と同一の
電界効果形トランジスタ（以後ＦＥ’Ｔと略述する）を
、一つのＦＥＴのソースを他のドレインに接続する形の
直列接続体を設け、各ＦＥＴのゲートに入力信号を印加
し、第１番目の入力信号が印加された、真理値表の第３
行目に対応する直列接続体中のＦＥＴの極性は真理値の
Ｎ。
ｉ）欄が真の場合ｎチャネル形ＦＥＴ（即ち高電位がゲ
ートに印加された場合ＦＥＴが導通する形）、偽の場合
ｎチャネル形のＦＥＴとし、しかも各接続体の一端は全
て中間出力節点へ、他端は対応する真理値表中の行の出
力値が真のときは低電位電源側へ、逆に出力値が偽の場
合は高電位側に接続する。最後に出力の信号極性と真偽
両川力の電位を整えるためにｎチャネル形とｎチャネル
形のＦＥＴを使ってインバータを形成し、中間出力節点
の信号を反転し出力とする。
ートに印加された場合ＦＥＴが導通する形）、偽の場合
ｎチャネル形のＦＥＴとし、しかも各接続体の一端は全
て中間出力節点へ、他端は対応する真理値表中の行の出
力値が真のときは低電位電源側へ、逆に出力値が偽の場
合は高電位側に接続する。最後に出力の信号極性と真偽
両川力の電位を整えるためにｎチャネル形とｎチャネル
形のＦＥＴを使ってインバータを形成し、中間出力節点
の信号を反転し出力とする。
この構成により、第１図の［Ａ］の真理値表は入力信号
Ｉｆ ＋ １２，１３の全ての真偽の組合わせについ
て各行で記述しであるように、各論理回路に対応して常
に唯一の導通状態の接続体が存在することになる。実際
例えば入力信号が第１図中の「Ｃ」の場合、（即ち１１
：偽、！２ ：真。
Ｉｆ ＋ １２，１３の全ての真偽の組合わせについ
て各行で記述しであるように、各論理回路に対応して常
に唯一の導通状態の接続体が存在することになる。実際
例えば入力信号が第１図中の「Ｃ」の場合、（即ち１１
：偽、！２ ：真。
ＦＥＴのうちｎチャネル形が導通、ｎチャネル形が遮断
、■２が印加されたＦＥＴでは逆にｎチャネル形が導通
、ｎチャネル形が遮断となるので、［Ｂ］の中ではＣで
示した直列接続体のみが導通状態となる。この直列接続
体は低電位（この例ではアース）側に接続されているの
で中間出力節点Ｍは低電位となり、インバータによりＭ
の電位が逆転して高電位（真）として出力される。
、■２が印加されたＦＥＴでは逆にｎチャネル形が導通
、ｎチャネル形が遮断となるので、［Ｂ］の中ではＣで
示した直列接続体のみが導通状態となる。この直列接続
体は低電位（この例ではアース）側に接続されているの
で中間出力節点Ｍは低電位となり、インバータによりＭ
の電位が逆転して高電位（真）として出力される。
つまり、本発明の回路は入力信号のいかなる真偽の組合
わせについても唯一の導通直列接続体を持ち、しかもそ
の接続体の一端が、対応する真理値表中の出力の真偽に
合せて、低電位電源または高電位電源と接続され、他端
が中間出力節点に接続されているので、中間出力節点の
電位は「真」の出力が要求される場合に低電位、「偽」
の出力が要求される場合高電位となる。最後にインバー
タによって電位の高低を反転すれば高電位「真」、低電
位「偽」とした要求される論理をもつ回路となっている
ことがわかる。最終段のインバータは２つの必須な役割
をうけもっている。第１は、電位レベルの整形である。
わせについても唯一の導通直列接続体を持ち、しかもそ
の接続体の一端が、対応する真理値表中の出力の真偽に
合せて、低電位電源または高電位電源と接続され、他端
が中間出力節点に接続されているので、中間出力節点の
電位は「真」の出力が要求される場合に低電位、「偽」
の出力が要求される場合高電位となる。最後にインバー
タによって電位の高低を反転すれば高電位「真」、低電
位「偽」とした要求される論理をもつ回路となっている
ことがわかる。最終段のインバータは２つの必須な役割
をうけもっている。第１は、電位レベルの整形である。
一般にＦＥＴのスイッチ特性はゲートとソースとの電位
差ＶＧＳがある値を超えると導通、それ以下だと遮断と
いう閾値電圧Ｖｔｈが存在する。即ちＮチャネル形ＦＥ
Ｔでは、Ｖａｓ＞Ｖｔｈ：ＯＮ、ＶＧＳ＜ＶＢ、：ＯＦ
Ｆ、ｐチャネル形ＦＥＴでは−ＶＧＳ ＞ Ｖｔｈ
： ＯＮ、 ＶＧｓ＜Ｖｔｈ：ＯＦＦ０通常、ｎチャネ
ル形ＦＥＴでは、Ｖｔｈ＞Ｏ５ｐチャネル形ＦＥＴでは
Ｖｔｈ＜Ｏにとるため、前述の直列接続体のうち高電位
側に接続されたものでｎチャネル形を含む場合、低電位
側に接続されたものでｎチャネル形を含む場合のいずれ
も中間出力節点の電位は電源電位に到達しない可能性が
ある。即ち前者では低電源電位ＶＳＳ−Ｖｔｈ（ｐチャ
ネル）、後者では高電源電位ＶＤＤ−Ｖｔｈ（ｎチャネ
ル）になる可能性が大きい。
差ＶＧＳがある値を超えると導通、それ以下だと遮断と
いう閾値電圧Ｖｔｈが存在する。即ちＮチャネル形ＦＥ
Ｔでは、Ｖａｓ＞Ｖｔｈ：ＯＮ、ＶＧＳ＜ＶＢ、：ＯＦ
Ｆ、ｐチャネル形ＦＥＴでは−ＶＧＳ ＞ Ｖｔｈ
： ＯＮ、 ＶＧｓ＜Ｖｔｈ：ＯＦＦ０通常、ｎチャネ
ル形ＦＥＴでは、Ｖｔｈ＞Ｏ５ｐチャネル形ＦＥＴでは
Ｖｔｈ＜Ｏにとるため、前述の直列接続体のうち高電位
側に接続されたものでｎチャネル形を含む場合、低電位
側に接続されたものでｎチャネル形を含む場合のいずれ
も中間出力節点の電位は電源電位に到達しない可能性が
ある。即ち前者では低電源電位ＶＳＳ−Ｖｔｈ（ｐチャ
ネル）、後者では高電源電位ＶＤＤ−Ｖｔｈ（ｎチャネ
ル）になる可能性が大きい。
高いと出力はＶＳＳ、逆に低いと出力はｖＤＤになるた
め正規の論理電位の出力が得られる。
め正規の論理電位の出力が得られる。
インバータの第２の役割は出力の駆動能力を持たせるこ
とである。インバータがない場合の出力部の内部インピ
ーダンスは導通した直列接続体のオン抵抗の和となり入
力信号数が多い程太き（なる。従って通常の入力信号数
では出力部の内部インピーダンスが太き（充分な駆動能
力が得られない。よって−旦インバータで受けて実用的
に充分な駆動能力として出力してやる。
とである。インバータがない場合の出力部の内部インピ
ーダンスは導通した直列接続体のオン抵抗の和となり入
力信号数が多い程太き（なる。従って通常の入力信号数
では出力部の内部インピーダンスが太き（充分な駆動能
力が得られない。よって−旦インバータで受けて実用的
に充分な駆動能力として出力してやる。
ここまでの説明で論理の「真」を高電位、「偽」を低電
位として説明して来たが、この逆の場合即ち「真」を低
電位、「偽」を高電位としている系においての本発明の
実現方法は、直列接続体中のＦＥＴの極性（ｎチャネル
形かｎチャネル形か）を反転させ、高電源電位、低電源
電位に他する前述の接続規則も逆にすればよい。
位として説明して来たが、この逆の場合即ち「真」を低
電位、「偽」を高電位としている系においての本発明の
実現方法は、直列接続体中のＦＥＴの極性（ｎチャネル
形かｎチャネル形か）を反転させ、高電源電位、低電源
電位に他する前述の接続規則も逆にすればよい。
次に本発明の回路網の簡略化を考える。
まず中間出力節点Ｍに近（から、遠くへ同心円状に入力
信号に対応するＦＥＴを配置する。第１図の例では１３
＋ Ｉ２＋ ＩＩ順に配置されている。
信号に対応するＦＥＴを配置する。第１図の例では１３
＋ Ｉ２＋ ＩＩ順に配置されている。
ここで一般的に１３を印加するＦＥＴはＶｓｓｇｓにｐ
、ｎチャネルが１つずつ、ｖＤＤ側にもｐ、ｎチャネル
が１つづつ、合計４個に第２図のように集約することが
できる。３人力の組合わせ論理回路の場合、これ以上は
一般的には集約できないが（排他的論理和では特別に第
３図のようなもう一段の簡略化が可能である。）４人力
以上では、中間出力からもう一つ外にある入力信号に対
応するＦＥＴまで簡略化できる。つまり一般に入力［信
号数−２１段階まで簡略化ができる。
、ｎチャネルが１つずつ、ｖＤＤ側にもｐ、ｎチャネル
が１つづつ、合計４個に第２図のように集約することが
できる。３人力の組合わせ論理回路の場合、これ以上は
一般的には集約できないが（排他的論理和では特別に第
３図のようなもう一段の簡略化が可能である。）４人力
以上では、中間出力からもう一つ外にある入力信号に対
応するＦＥＴまで簡略化できる。つまり一般に入力［信
号数−２１段階まで簡略化ができる。
更に別の簡略化の方法として、第４図［Ａ］のような真
理値表（第１図［Ａ］とはｈ行のところの出力が「偽」
になっている点のみが異なる）に対しては、まずｈに対
応する直列接続体を３つ用意し、ｈとｄに対する接続体
を併合することを考える。これは、■３に対するところ
だけがｐ、 ｎで異なるだけであるから、■３と関係な
く１２．ＩＩが「真」ならば中間出力は高置０位になる
わけであるから、■３に対するＦＥＴはな（して図中［
Ｂ］のｄ／ｈにあるように、ｎチャネル形ＦＥＴを１１
＋Ｉ２に対応するものを直列接続体として残しておけば
よい。同様にｆ／ｈ、ｇ／ｈも簡略してお（と図４ ［
Ｂ］の形が得られる。
理値表（第１図［Ａ］とはｈ行のところの出力が「偽」
になっている点のみが異なる）に対しては、まずｈに対
応する直列接続体を３つ用意し、ｈとｄに対する接続体
を併合することを考える。これは、■３に対するところ
だけがｐ、 ｎで異なるだけであるから、■３と関係な
く１２．ＩＩが「真」ならば中間出力は高置０位になる
わけであるから、■３に対するＦＥＴはな（して図中［
Ｂ］のｄ／ｈにあるように、ｎチャネル形ＦＥＴを１１
＋Ｉ２に対応するものを直列接続体として残しておけば
よい。同様にｆ／ｈ、ｇ／ｈも簡略してお（と図４ ［
Ｂ］の形が得られる。
発明の効果
本発明では多入力形の比較的複雑な組合わせ論理回路を
形成する場合、処理時間の短いものを得ることができる
。例えば３人力の排他的論理和では、第１図［Ｂ］又は
第２図に示した回路で実現でき論理段数として２段です
むため、処理時間は従来例と同じ単位で２Δとなり半分
の時間でできることがわかる。また必要なＦＥＴ数も充
分簡略化を行えばほとんど従来のものと変らない。
形成する場合、処理時間の短いものを得ることができる
。例えば３人力の排他的論理和では、第１図［Ｂ］又は
第２図に示した回路で実現でき論理段数として２段です
むため、処理時間は従来例と同じ単位で２Δとなり半分
の時間でできることがわかる。また必要なＦＥＴ数も充
分簡略化を行えばほとんど従来のものと変らない。
第１図は論理回路の真理値を示す説明図ならびにそれに
対応する本発明の論理集積回路の一実施例を示す回路図
、第２図から第３図は各々本発明の論理集積回路の他の
実施例を示す回路図、第４図は論理回路の真理値を示す
説明図ならびにそれに対応する本発明の論理集積回路の
他の実施例を示す回路図、第５図は従来の論理集積回路
の一例を示す論理回路図である。 代理人の氏名 弁理士 粟野重孝 ほか１名富１図 第 図 第 図 第 図 第 図
対応する本発明の論理集積回路の一実施例を示す回路図
、第２図から第３図は各々本発明の論理集積回路の他の
実施例を示す回路図、第４図は論理回路の真理値を示す
説明図ならびにそれに対応する本発明の論理集積回路の
他の実施例を示す回路図、第５図は従来の論理集積回路
の一例を示す論理回路図である。 代理人の氏名 弁理士 粟野重孝 ほか１名富１図 第 図 第 図 第 図 第 図
Claims (4)
- （１）ｎ個の論理入力信号に対してその全ての真偽の組
合わせに対する１個の出力信号の真偽を記述した２＾ｎ
行×（ｎ＋１）列の真理値表に対応して、ｎ個の電界効
果トランジスタのソースとドレインを各々直列接続し、
各トランジスタのゲートに入力信号を１つづつ接続した
トランジスタ列を２＾ｎ本を設け、第ｉ入力信号がその
ゲートに印加された前記真理値表の第ｊ行目に対応する
前記トランジスタ列中の電界効果トランジスタが、前記
真理値表中のｉ行ｊ列目の極性が真の場合ｎチャネル形
電界効果トランジスタ、同じく偽の場合ｐチャネル形電
界効果トランジスタとし、しかもこのトランジスタ列の
一端を前記真理値表のｊ行目の出力極性が真の場合低電
位電源と、逆にこの出力極性が偽の場合高電位電源と接
続し、このトランジスタ列の他端を共通中間出力節点に
接続し、前記共通中間出力節点電位を入力とするインバ
ータを設けこのインバータの出力を全体出力とする構成
を特徴とする論理集積回路。 - （２）真理値表中の各欄の真偽に対応して、共通中間出
力節点から順次ｎ番目から（ｎ−１）、……２、１番目
の入力信号がゲートに印加された電界効果トランジスタ
の極性を各々ｎチャネル形またはｐチャネル形とし各ソ
ース・ドレインを接続した構成で、出力信号の真偽と第
ｎ番目の入力信号の真偽の４通りの組合せを主幹とし、
（ｎ−１）番目、（ｎ−２）番目……と同一真偽パター
ンが続くところまでを共通幹とするような木状の構造と
することを特徴とする論理集積回路。 - （３）木状の電界効果トランジスタ回路では第ｉ番目の
入力信号に対応した箇所で真と偽に分岐していた箇所で
次の第（ｉ−１）番目の入力信号に対応する箇所で両岐
とも真または偽になっている場合、この第ｉ番目の入力
信号に対する電界効果トランジスタを設けず、第（ｉ−
１）番目の入力信号の箇所まで分岐をせずに幹を延長す
るごとき構成を特徴とする論理集積回路。 - （４）電界効果トランジスタの極性および電源電位の高
低の両方ともを反転させてなる構成を特徴とする特許請
求の範囲第１項から第３項のいずれかに記載の論理集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177810A JPH0226413A (ja) | 1988-07-15 | 1988-07-15 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177810A JPH0226413A (ja) | 1988-07-15 | 1988-07-15 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226413A true JPH0226413A (ja) | 1990-01-29 |
Family
ID=16037486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177810A Pending JPH0226413A (ja) | 1988-07-15 | 1988-07-15 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10680641B2 (en) | 2018-08-21 | 2020-06-09 | Megachips Corporation | Decoder circuit and decoder circuit design method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
-
1988
- 1988-07-15 JP JP63177810A patent/JPH0226413A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
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