JPS63208130A - Ｃｐｕ誤動作検出装置 - Google Patents
Ｃｐｕ誤動作検出装置Info
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- JPS63208130A JPS63208130A JP62041917A JP4191787A JPS63208130A JP S63208130 A JPS63208130 A JP S63208130A JP 62041917 A JP62041917 A JP 62041917A JP 4191787 A JP4191787 A JP 4191787A JP S63208130 A JPS63208130 A JP S63208130A
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- 230000007257 malfunction Effects 0.000 title claims abstract description 33
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵの誤動作検出を行うためのＣＰＵ誤動
作検出装置に関するものである。
作検出装置に関するものである。
第２図及び第３図に従来例を示す。第２図において、２
はＣＰＵ、１１はリセット信号、１２はＣＰＵ２からの
クロック出力１３をカウントするタイマ、１４はＣＰＵ
２へのタイマ１２からの割り込み要求である。また、第
３図において、第２図と同一符号は相当部分を示し、１
５はダイレクトメモリアクセスコントローラ（以下、Ｄ
ＭＡＣと略す）、１６はダイナミック型ＲＡＭ、１７は
メモリアクセスリクエスト（以下、ＲＥＱと略す）、１
８はメモリアクセスアクノリッジ（以下、ＡＣＫと略す
）、１９はホールド要求、２０は制御信号である。
はＣＰＵ、１１はリセット信号、１２はＣＰＵ２からの
クロック出力１３をカウントするタイマ、１４はＣＰＵ
２へのタイマ１２からの割り込み要求である。また、第
３図において、第２図と同一符号は相当部分を示し、１
５はダイレクトメモリアクセスコントローラ（以下、Ｄ
ＭＡＣと略す）、１６はダイナミック型ＲＡＭ、１７は
メモリアクセスリクエスト（以下、ＲＥＱと略す）、１
８はメモリアクセスアクノリッジ（以下、ＡＣＫと略す
）、１９はホールド要求、２０は制御信号である。
第２図はウォッチドッグタイマと呼ばれる誤動作検出方
法のブロック図であり、ＣＰＵ２がある一定のプログラ
ムを反復して処理を行っている場合、プログラムの最後
でタイマ１２がリセットされるように構成されている。
法のブロック図であり、ＣＰＵ２がある一定のプログラ
ムを反復して処理を行っている場合、プログラムの最後
でタイマ１２がリセットされるように構成されている。
タイマ１２はＣＰＵ２からのクロック１３の数を常にカ
ウントしており、このプログラムを処理するのに必要数
以上のクロック１３をカウントしてもリセットされない
場合に誤動作を検出し、割り込み要求１４を発生するこ
とでＣＰＵ２の誤動作を解除する。
ウントしており、このプログラムを処理するのに必要数
以上のクロック１３をカウントしてもリセットされない
場合に誤動作を検出し、割り込み要求１４を発生するこ
とでＣＰＵ２の誤動作を解除する。
一方、第３図は不正なメモリアクセスを検出する方法で
、ＣＰＵ２により、ＤＭＡＣｌ３にＤＲＡＭ１６をアク
セスするためのＲＥＱＩ ７がかけられると同時にタイ
マ１２がセントされ、ＤＭＡＣｌ３からＣＰＵ２へのＡ
ＣＫ１８が応答されると同時にタイマ１２がリセットさ
れるように構成されており、ＤＭＡＣｌ３からのホール
ド要求１９によってＣＰＵ２がバスを開放し、制御信号
２０によってＤＲＡＭ１６とＣＰＵ２との間でデータ６
のやり取りが行われる。この時、ある一定時間以上タイ
マ１２がリセットされない場合、メモリのアクセスが正
常に行われていないことを検出し、割り込み要求１４を
発生することでＣＰＵ２の誤動作を解除する。
、ＣＰＵ２により、ＤＭＡＣｌ３にＤＲＡＭ１６をアク
セスするためのＲＥＱＩ ７がかけられると同時にタイ
マ１２がセントされ、ＤＭＡＣｌ３からＣＰＵ２へのＡ
ＣＫ１８が応答されると同時にタイマ１２がリセットさ
れるように構成されており、ＤＭＡＣｌ３からのホール
ド要求１９によってＣＰＵ２がバスを開放し、制御信号
２０によってＤＲＡＭ１６とＣＰＵ２との間でデータ６
のやり取りが行われる。この時、ある一定時間以上タイ
マ１２がリセットされない場合、メモリのアクセスが正
常に行われていないことを検出し、割り込み要求１４を
発生することでＣＰＵ２の誤動作を解除する。
以上のように、従来の誤動作の検出方法はｃｐＵがある
処理を実行した結果から誤動作を検出するものであり、
誤動作のヰ★出が可能となるのはその処理が実行された
場合に限られており、従って全ての処理に対応させて誤
動作検出を実施しようとすれば、規模が大きくなってし
まう。
処理を実行した結果から誤動作を検出するものであり、
誤動作のヰ★出が可能となるのはその処理が実行された
場合に限られており、従って全ての処理に対応させて誤
動作検出を実施しようとすれば、規模が大きくなってし
まう。
また、誤動作がヰ食出されるのは、誤処理が実行されて
からであり、高信頼性を要求される機器には不適当であ
る。
からであり、高信頼性を要求される機器には不適当であ
る。
本発明はかかる点に鑑みてなされたもので、ＣＰＵの誤
動作の検出を、ＣＰＵが誤処理を実行する以前に、また
全ての処理に対応させて行うことができるＣＰＵ誤動作
検出装置を得ることを目的としたものである。
動作の検出を、ＣＰＵが誤処理を実行する以前に、また
全ての処理に対応させて行うことができるＣＰＵ誤動作
検出装置を得ることを目的としたものである。
ここでＣＰＵの命令フェッチは、分岐命令など命令によ
ってアドレスが指定される場合を除いて、全てプログラ
ムカウンタが１づつ順にカウントアツプし、このプログ
ラムカウンタが示す値のアドレスに対して行われる。
ってアドレスが指定される場合を除いて、全てプログラ
ムカウンタが１づつ順にカウントアツプし、このプログ
ラムカウンタが示す値のアドレスに対して行われる。
そこで、本発明に係るＣＰＵ誤動作検出装置は、このプ
ログラムカウンタの動作に着目してなされたものであり
、ＣＰＵの命令フェッチのためのアドレス出力を検出す
るアドレス検出器と、該検出結果によりその内容を１だ
けカウントアンプするカウンタと、該カウント値と上記
ＣＰＵのアドレス出力とを比較判定して誤動作検出信号
を出力する比較判定手段とを設け、上記ＣＰＵの命令フ
ェッチのためのアドレス出力が誤ＣＰＵから周辺機器に
出力される以前にこれを検出し、誤動作を防止するよう
にしたものである。
ログラムカウンタの動作に着目してなされたものであり
、ＣＰＵの命令フェッチのためのアドレス出力を検出す
るアドレス検出器と、該検出結果によりその内容を１だ
けカウントアンプするカウンタと、該カウント値と上記
ＣＰＵのアドレス出力とを比較判定して誤動作検出信号
を出力する比較判定手段とを設け、上記ＣＰＵの命令フ
ェッチのためのアドレス出力が誤ＣＰＵから周辺機器に
出力される以前にこれを検出し、誤動作を防止するよう
にしたものである。
この発明においては、アドレス検出器及びカウンタによ
り本来のアドレス出力とは別にアドレスを設定し、これ
と本来のアドレスとを比較することによりＣＰＵの誤動
作を検出し、誤動作を解除する。
り本来のアドレス出力とは別にアドレスを設定し、これ
と本来のアドレスとを比較することによりＣＰＵの誤動
作を検出し、誤動作を解除する。
〔実施例〕−
以下、本発明の実施例を図について説明する。
第１図において、１は本実施例装置を含む半導体素子、
２はＣＰＵ、３はＣＰＵ２の出力するデータ６とＣＰＵ
の内部状態信号７により、命令フェッチのためのアドレ
スを識別するための識別信号８又はアドレスをそのまま
出力するアドレス検出器、４はアドレス検出器３からの
識別信号８により内部の値を１だけ加算するかアドレス
をそのまま出力するカウンタ、５はカウンタ４からの比
較信号９とデータ６とを比較し、不一致の場合ｃｐＵ２
とカウンタ４とをリセットするためのりセント信号１１
を出力する比較器である。
２はＣＰＵ、３はＣＰＵ２の出力するデータ６とＣＰＵ
の内部状態信号７により、命令フェッチのためのアドレ
スを識別するための識別信号８又はアドレスをそのまま
出力するアドレス検出器、４はアドレス検出器３からの
識別信号８により内部の値を１だけ加算するかアドレス
をそのまま出力するカウンタ、５はカウンタ４からの比
較信号９とデータ６とを比較し、不一致の場合ｃｐＵ２
とカウンタ４とをリセットするためのりセント信号１１
を出力する比較器である。
次に動作について説明する。ここで、ＣＰＵ２の命令フ
ェッチは、分岐命令など命令によってアドレスが指定さ
れる場合を除いて、全てプログラムカウンタが１づつ順
にカウントアツプし、このプログラムカウンタが示す値
のアドレスに対して行われる。本発明は、このプログラ
ムカウンタの動作に注目してなされたものである。
ェッチは、分岐命令など命令によってアドレスが指定さ
れる場合を除いて、全てプログラムカウンタが１づつ順
にカウントアツプし、このプログラムカウンタが示す値
のアドレスに対して行われる。本発明は、このプログラ
ムカウンタの動作に注目してなされたものである。
ＣＰＵ２から発せられたデータ６は、アドレス検出器３
おいて内部状態信号７を元に、プログラムカウンタによ
る命令フェッチのためのアドレスである場合カウンタ４
に識別信号８を出力し、その他のアドレスである場合識
別信号８を発生しない、カウンタ４ではこの識別信号８
により内部の値を１だけカウントアツプして出力し、そ
Φ他のアドレスの場合にはそのアドレスを出力する。比
較器５ではカウンタ４の出力した値とデータのアドレス
とを逐一比較し、不一致を検出した場合リセット信号１
１を発生し、誤った命令が実行される以前にＣＰＵ２を
リセットし初期状態とする。
おいて内部状態信号７を元に、プログラムカウンタによ
る命令フェッチのためのアドレスである場合カウンタ４
に識別信号８を出力し、その他のアドレスである場合識
別信号８を発生しない、カウンタ４ではこの識別信号８
により内部の値を１だけカウントアツプして出力し、そ
Φ他のアドレスの場合にはそのアドレスを出力する。比
較器５ではカウンタ４の出力した値とデータのアドレス
とを逐一比較し、不一致を検出した場合リセット信号１
１を発生し、誤った命令が実行される以前にＣＰＵ２を
リセットし初期状態とする。
従ってこのような本実施例では、ＣＰＵの誤動作を命令
フェッチ以前に検出し、解除することが可能となる。
フェッチ以前に検出し、解除することが可能となる。
なお、上記実施例ではカウンタと誤動作検出を禁止する
回路とを１つの回路で構成した場合を説明したが、これ
らは別々に構成してもよい。また、ＣＰＵの誤動作検出
信号をそのままリセット信号としたが、割り込み信号と
してもよい。
回路とを１つの回路で構成した場合を説明したが、これ
らは別々に構成してもよい。また、ＣＰＵの誤動作検出
信号をそのままリセット信号としたが、割り込み信号と
してもよい。
さらに、上記実施例では本発明による構成をマイクロプ
ロセッサと同一の素子に形成した場合について説明した
が、これらは別の半導体素子としてもよい。
ロセッサと同一の素子に形成した場合について説明した
が、これらは別の半導体素子としてもよい。
以上のように、本発明によれば、アドレス検出器により
ＣＰＵの命令フェッチのためのアドレス出力を検出する
とともに、該検出結果によりカウンタの内容を１だけカ
ウントアンプして本来のアドレス出力とは別にアドレス
を設定し、このアドレスと本来のアドレスとを比較して
誤動作検出を行うようにしたので、ＣＰＵの誤動作を命
令フェッチ以前に検出し解除することが可能となり、外
部機器への誤動作の影響を最小限にとどめて、正常動作
に戻ることが可能となる。また、上記機能をマイクロプ
ロセッサと同一の素子に形成して予め素子に誤動作防止
機能を組み込むようにすることもでき、これによればシ
ステム構成を簡易化することができる効果がある。
ＣＰＵの命令フェッチのためのアドレス出力を検出する
とともに、該検出結果によりカウンタの内容を１だけカ
ウントアンプして本来のアドレス出力とは別にアドレス
を設定し、このアドレスと本来のアドレスとを比較して
誤動作検出を行うようにしたので、ＣＰＵの誤動作を命
令フェッチ以前に検出し解除することが可能となり、外
部機器への誤動作の影響を最小限にとどめて、正常動作
に戻ることが可能となる。また、上記機能をマイクロプ
ロセッサと同一の素子に形成して予め素子に誤動作防止
機能を組み込むようにすることもでき、これによればシ
ステム構成を簡易化することができる効果がある。
第１図は本発明の実施例を示す図、第２図及び第３図は
ともに従来例を示す図である。 １・・・半導体素子、２・・・ＣＰＵ、３・・・アドレ
ス検出器、４・・・カウンタ、５・・・比較器、６・・
・データ、７・・・内部状態信号、８・・・識別信号、
９・・・比較信号、１１・・・リセット信号。 なお図中同一符号は同−又は相当部分を示す。
ともに従来例を示す図である。 １・・・半導体素子、２・・・ＣＰＵ、３・・・アドレ
ス検出器、４・・・カウンタ、５・・・比較器、６・・
・データ、７・・・内部状態信号、８・・・識別信号、
９・・・比較信号、１１・・・リセット信号。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＣＰＵの誤動作を検出する装置であって、プログ
ラムカウンタからのアドレスが出力される毎に、該アド
レスが命令フェッチのためのアドレスか否かを検出する
アドレス検出回路と、誤検出結果により上記アドレスが
命令フェッチのためのアドレスであるときその内容を１
だけカウントアップするカウンタと、 該カウント値と上記プログラムカウンタから出力された
アドレスとを逐一比較するとともに、該比較結果が不一
致の場合、誤動作検出信号を出力する比較判定手段とを
備えたことを特徴とするＣＰＵ誤動作検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041917A JPS63208130A (ja) | 1987-02-24 | 1987-02-24 | Ｃｐｕ誤動作検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041917A JPS63208130A (ja) | 1987-02-24 | 1987-02-24 | Ｃｐｕ誤動作検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208130A true JPS63208130A (ja) | 1988-08-29 |
Family
ID=12621604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041917A Pending JPS63208130A (ja) | 1987-02-24 | 1987-02-24 | Ｃｐｕ誤動作検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180019594A (ko) * | 2015-06-22 | 2018-02-26 | 로베르트 보쉬 게엠베하 | 프로세서 시스템의 프로그램 카운터 구조를 보호하고 인터럽트 요청의 처리를 모니터링하기 위한 방법 및 장치 |
-
1987
- 1987-02-24 JP JP62041917A patent/JPS63208130A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180019594A (ko) * | 2015-06-22 | 2018-02-26 | 로베르트 보쉬 게엠베하 | 프로세서 시스템의 프로그램 카운터 구조를 보호하고 인터럽트 요청의 처리를 모니터링하기 위한 방법 및 장치 |
| JP2018525712A (ja) * | 2015-06-22 | 2018-09-06 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | プロセッサシステムのプログラムカウンタ構造を保護する方法及び装置並びに中断要求の処理を監視する方法及び装置 |
| US11113099B2 (en) | 2015-06-22 | 2021-09-07 | Robert Bosch Gmbh | Method and apparatus for protecting a program counter structure of a processor system and for monitoring the handling of an interrupt request |
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