JPS63202035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63202035A JPS63202035A JP3486187A JP3486187A JPS63202035A JP S63202035 A JPS63202035 A JP S63202035A JP 3486187 A JP3486187 A JP 3486187A JP 3486187 A JP3486187 A JP 3486187A JP S63202035 A JPS63202035 A JP S63202035A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に絶縁層に
よって分離される半導体装置の製造方法に関するもので
ある。
よって分離される半導体装置の製造方法に関するもので
ある。
［従来の技術］
第２図は従来の絶縁層で分離される半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
以下、図を参照して従来の製造方法を説明する。
まず、シリコン基板１の上に熱酸化法またはＣＶＤ法等
によって酸化膜２を形成し、これを写真製版等でバター
ニングする（第２図（ａ ）参照）。
によって酸化膜２を形成し、これを写真製版等でバター
ニングする（第２図（ａ ）参照）。
バターニングされた酸化膜２をマスクとして、湿式また
は乾式のエツチングで半゛導体基板１をエツチングする
（第２図（ｂ）参照）。
は乾式のエツチングで半゛導体基板１をエツチングする
（第２図（ｂ）参照）。
酸化膜２を除去した侵、凹凸となったシリコン基板１の
表面全体に不純物を注入し、拡散法等を用いて不純物拡
散層３を形成する〈第２図（Ｃ）参照）。
表面全体に不純物を注入し、拡散法等を用いて不純物拡
散層３を形成する〈第２図（Ｃ）参照）。
次に連続して凹凸部に形成された不純物拡散層３の上に
ＣＶＤ法で絶縁層となる酸化膜４を形成し、すらにその
上に同じ＜ＣＶＯ法で数百μｍ程度のポリシリコン層５
を形成する〈第２図（ｄ ）参照）。
ＣＶＤ法で絶縁層となる酸化膜４を形成し、すらにその
上に同じ＜ＣＶＯ法で数百μｍ程度のポリシリコン層５
を形成する〈第２図（ｄ ）参照）。
最後に、基板を反転してシリコン基板１の凹凸部の裏面
からポリシリコン層５の凸部まで研磨してシリコン基板
１の一部が相互に独立するような絶縁層分離の半導体装
置が製造されろく第２図（ｅ ）参照）。
からポリシリコン層５の凸部まで研磨してシリコン基板
１の一部が相互に独立するような絶縁層分離の半導体装
置が製造されろく第２図（ｅ ）参照）。
［発明が解決しようとする問題点〕
上記のような従来の製造方法では、ポリシリコン層を数
百μｍ程度の厚さまでＣＶＤ法で形成するので膨大な時
間を有し、さらにポリシリコン層の形成時の熱影響によ
って生じた残留応力で半導体基板に反りが生じるので、
後の研磨工程において研磨量が一定でなくなり精度の良
い絶縁層分離とならないという問題点があった。
百μｍ程度の厚さまでＣＶＤ法で形成するので膨大な時
間を有し、さらにポリシリコン層の形成時の熱影響によ
って生じた残留応力で半導体基板に反りが生じるので、
後の研磨工程において研磨量が一定でなくなり精度の良
い絶縁層分離とならないという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、ポリシリコン層の長時間の形成を必要とせず、さら
に半導体基板に反りを生じさせない絶縁層で分離された
半導体装置の製造方法を提供することを目的とする。
で、ポリシリコン層の長時間の形成を必要とせず、さら
に半導体基板に反りを生じさせない絶縁層で分離された
半導体装置の製造方法を提供することを目的とする。
［問題点を解決するための手段］
この発明に係る製造方法は、従来の問題点の要因である
ポリシリコン層を半導体基板の凹凸部の平坦を前提とし
て可能な限りの薄さに形成し、これと別途準備した半導
体基板とを接合した後研磨するものである。
ポリシリコン層を半導体基板の凹凸部の平坦を前提とし
て可能な限りの薄さに形成し、これと別途準備した半導
体基板とを接合した後研磨するものである。
［作用］
この発明においてはポリシリコン層の形成厚さは従来法
に比して極めて薄くなるので、形成に要する時間が短縮
され、また熱影響を受ける時間も短（なるので半導体基
板に反りを生じることもない。
に比して極めて薄くなるので、形成に要する時間が短縮
され、また熱影響を受ける時間も短（なるので半導体基
板に反りを生じることもない。
［実施例〕
第１図はこの発明の一実施例における製造工程を示す断
面図である。
面図である。
以下、図を参照してこの発明の製造方法を説明する。
第１図（ａ ）〜第１図（ｂ ）については従来方法と
同様である。すなわち従来例と同じく、たとえばシリコ
ン基板１の上に熱酸化法またはＣＶＤ法等によって酸化
１２を形成し、これを写真製版等でバターニングする（
第１図（ａ）参照）。
同様である。すなわち従来例と同じく、たとえばシリコ
ン基板１の上に熱酸化法またはＣＶＤ法等によって酸化
１２を形成し、これを写真製版等でバターニングする（
第１図（ａ）参照）。
バターニングされた酸化［２をマスクとして、湿式また
は乾式のエツチングで半導体基板１を所望の深さまでエ
ツチングする。この深さは組込まれる素子に必要となる
耐圧によって決定されるが通常１０〜１００μ■程度の
範囲で選択される（第１図（ｂ）参照）。
は乾式のエツチングで半導体基板１を所望の深さまでエ
ツチングする。この深さは組込まれる素子に必要となる
耐圧によって決定されるが通常１０〜１００μ■程度の
範囲で選択される（第１図（ｂ）参照）。
酸化ｌｌＩ２を除去した後、シリコン基板１の凹凸部全
体にアンチモン〈Ｓｂ）または砒素（Ａｓ ）等の不純
物を注入・拡散して不純物拡散層３を形成し、さらにそ
の上に熱酸化法またはＣＶＤ法等で厚さ１〜３μ量程度
の酸化ｌＩ４を形成するく第１図＜Ｃ＞＊照）。
体にアンチモン〈Ｓｂ）または砒素（Ａｓ ）等の不純
物を注入・拡散して不純物拡散層３を形成し、さらにそ
の上に熱酸化法またはＣＶＤ法等で厚さ１〜３μ量程度
の酸化ｌＩ４を形成するく第１図＜Ｃ＞＊照）。
次に、酸化［１４上にＣＶＤ法等でその凹凸部がなくな
り平坦化されるまでポリシリコンＨ５を形成した模式面
を軽く研磨する。研＠後、その表面に１０００人〜１μ
■程度の酸化膜６を形成し、さらにその上に後述の溶着
を容易にする目的で、数モル％程度のリンを含有したＰ
ＳＧ７を数千へ〜数μ層程度形成する。
り平坦化されるまでポリシリコンＨ５を形成した模式面
を軽く研磨する。研＠後、その表面に１０００人〜１μ
■程度の酸化膜６を形成し、さらにその上に後述の溶着
を容易にする目的で、数モル％程度のリンを含有したＰ
ＳＧ７を数千へ〜数μ層程度形成する。
一方、別途用意した厚さ３００〜５００μｍ程度のたと
えばシリコン基板８の上に同様に酸化膜を形成し、さら
にその上にＰＳＧｌｏを形成する（第１図＜ｄ ）参照
）。
えばシリコン基板８の上に同様に酸化膜を形成し、さら
にその上にＰＳＧｌｏを形成する（第１図＜ｄ ）参照
）。
さらに、シリコン基板１側のＰＳＧ７とシリコン基板８
側のＰＳＧＩＯとを接して約１０００〜１１００’Ｃ程
度の高温処理を行なうと、ＰＳＧ７および１０が溶融す
ることよって形成される酸化膜１１を介して一体に熱溶
着されて接合するく第１図＜ｅ ＞参照）。
側のＰＳＧＩＯとを接して約１０００〜１１００’Ｃ程
度の高温処理を行なうと、ＰＳＧ７および１０が溶融す
ることよって形成される酸化膜１１を介して一体に熱溶
着されて接合するく第１図＜ｅ ＞参照）。
最後に、一体となった基板を反転してシリコン基板１を
ポリシリコン層５の凸部まで研磨することによって、絶
縁層となる酸化膜４で分離された半導体装置が製造され
るく第１図＜ｆ）参照）。
ポリシリコン層５の凸部まで研磨することによって、絶
縁層となる酸化膜４で分離された半導体装置が製造され
るく第１図＜ｆ）参照）。
以降分離されたシリコン基板１の中に所望の素子を形成
し、配線を設けることによって絶縁層で分離された半導
体装置が完成する。
し、配線を設けることによって絶縁層で分離された半導
体装置が完成する。
なお、上記実施例では基板の接合にＰＳＧを用いたが、
ＢＰＳＧを用いることも可能で、この場合溶着のための
熱処理はさらに低温化することができる。
ＢＰＳＧを用いることも可能で、この場合溶着のための
熱処理はさらに低温化することができる。
［発明の効果〕
この発明は以上説明したとおり、ポリシリコン層の形成
に要する時間を大幅に短縮できるので、熱影響による半
導体基板の反りを防止することができ、研磨量のばらつ
きのない精度の良い絶縁層分離された半導体装置の製造
方法となる効果がある。
に要する時間を大幅に短縮できるので、熱影響による半
導体基板の反りを防止することができ、研磨量のばらつ
きのない精度の良い絶縁層分離された半導体装置の製造
方法となる効果がある。
さらに、熱影響を受ける時間が短縮されることから不純
物拡散層の再拡散も最小限に抑えられ、良好な電気特性
を有した半導体装置を製造できる効果がある。
物拡散層の再拡散も最小限に抑えられ、良好な電気特性
を有した半導体装置を製造できる効果がある。
第１図はこの発明の一実施例における工程断面図、第２
図は従来の製造方法による工程断面図である。 図において、１はシリコン基板、２は酸化膜、３は不純
物拡散層、４は酸化膜、５はポリシリコン層、６は酸化
膜、７はＰＳＧ、８はシリコン基板、９は酸化膜、１０
はＰＳＧである。 なお、各図中同一符号は同一または相当部分を示す。
図は従来の製造方法による工程断面図である。 図において、１はシリコン基板、２は酸化膜、３は不純
物拡散層、４は酸化膜、５はポリシリコン層、６は酸化
膜、７はＰＳＧ、８はシリコン基板、９は酸化膜、１０
はＰＳＧである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (8)
- （１）第１主面および第２主面を有する第１の半導体基
板の前記第１主面に凹凸部を形成する工程と、 前記第１の半導体基板の前記凹凸部に不純物拡散層を形
成する工程と、 前記不純物拡散層の形成された前記凹凸部上に沿って絶
縁層を形成する工程と、 前記絶縁層上に半導体層を形成し、その凹凸を平坦化す
る工程と、 前記第１の半導体基板の前記半導体層と、別途準備され
た第１主面および第２主面を有する第２の半導体基板と
を接合する工程と、 接合された前記第１の半導体基板の前記第２主面を前記
半導体層が露出するまで研磨する工程とを備えた、絶縁
層によつて分離された半導体装置の製造方法。 - （２）前記凹凸部を形成する工程は、 前記第１の半導体基板の前記第１主面上にエッチングす
るためのマスクとする層を形成する工程と、 前記層をマスクとして、前記第１主面をエッチングする
工程とからなる、特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３）前記第１の半導体基板と前記第２の半導体基板と
の接合面にそれぞれ酸化膜を形成する、特許請求の範囲
第１項または第２項記載の半導体装置の製造方法。 - （４）前記第１の半導体基板と前記第２の半導体基板と
は、シリケート・ガラスによって接合される、特許請求
の範囲第３項記載の半導体装置の製造方法。 - （５）前記シリケート・ガラスは、リン珪酸ガラス（Ｐ
ＳＧ）である、特許請求の範囲第４項記載の半導体装置
の製造方法。 - （６）前記リン珪酸ガラスは、熱処理されることによっ
て溶融する、特許請求の範囲第５項記載の半導体装置の
製造方法。 - （７）前記シリケート・ガラスは、ホウ珪酸ガラス（Ｂ
ＳＧ）である、特許請求の範囲第４項記載の半導体装置
の製造方法。 - （８）前記ホウ珪酸ガラスは、熱処理されることによっ
て溶融する、特許請求の範囲第７項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3486187A JPS63202035A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3486187A JPS63202035A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202035A true JPS63202035A (ja) | 1988-08-22 |
Family
ID=12425949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3486187A Pending JPS63202035A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202035A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151574A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 半導体装置用誘電体分離基板 |
| US5420064A (en) * | 1993-09-28 | 1995-05-30 | Nec Corporation | Method of manufacturing a dielectric isolation substrate |
| JPH07142571A (ja) * | 1993-11-12 | 1995-06-02 | Ube Ind Ltd | 複合半導体基板及びその製造方法 |
| WO2000016041A3 (en) * | 1998-09-12 | 2000-09-28 | Secr Defence | Formation of suspended beams using soi substrates, and application to the fabrication of a vibrating gyrometer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413273A (en) * | 1977-07-01 | 1979-01-31 | Oki Electric Ind Co Ltd | Semiconductor device |
| JPS5455181A (en) * | 1977-10-12 | 1979-05-02 | Hitachi Ltd | Production of semiconductor substrate |
-
1987
- 1987-02-17 JP JP3486187A patent/JPS63202035A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413273A (en) * | 1977-07-01 | 1979-01-31 | Oki Electric Ind Co Ltd | Semiconductor device |
| JPS5455181A (en) * | 1977-10-12 | 1979-05-02 | Hitachi Ltd | Production of semiconductor substrate |
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|---|---|---|---|---|
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| WO2000016041A3 (en) * | 1998-09-12 | 2000-09-28 | Secr Defence | Formation of suspended beams using soi substrates, and application to the fabrication of a vibrating gyrometer |
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