JPS6318654A - 電子装置 - Google Patents
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- JPS6318654A JPS6318654A JP61161894A JP16189486A JPS6318654A JP S6318654 A JPS6318654 A JP S6318654A JP 61161894 A JP61161894 A JP 61161894A JP 16189486 A JP16189486 A JP 16189486A JP S6318654 A JPS6318654 A JP S6318654A
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- 238000004806 packaging method and process Methods 0.000 abstract description 4
- 108091011896 CSF1 Proteins 0.000 abstract 1
- 102100028123 Macrophage colony-stimulating factor 1 Human genes 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 5
- 239000008188 pellet Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 101100428021 Candida albicans (strain SC5314 / ATCC MYA-2876) UTR2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体装置が塔載される電子装置に関
し、特に、半導体チップのセレクト技術に適用して有効
な技術に関するものである。
し、特に、半導体チップのセレクト技術に適用して有効
な技術に関するものである。
マイクロコンピュータ等において、複数のメモリチップ
を用いて大容量のメモリを構成する場合、メモリチップ
セレクト端子を直結して使用しようとすると、同一セレ
クト信号で複数のメモリチップが選択されてしまう（す
なわち、イネーブルになってしまう）。
を用いて大容量のメモリを構成する場合、メモリチップ
セレクト端子を直結して使用しようとすると、同一セレ
クト信号で複数のメモリチップが選択されてしまう（す
なわち、イネーブルになってしまう）。
そこで、例えば、第７図に示すように、メモリチップセ
レクト端子ｃｓ１．ｃｓ２．ｃｓ、の極性を組合せて複
数のメモリチップ１，２．３が同時に選択されないよう
に構成されることが必要である。これを実現するために
、それぞれのメモリチップ１，２．３に、第８図に示す
ような３個のメモリチップセレクト電極ｃｓ１．ｃｓ２
．ｃｓ、及びメモリチップセレクト用り〜トピンＣ３Ｆ
工。
レクト端子ｃｓ１．ｃｓ２．ｃｓ、の極性を組合せて複
数のメモリチップ１，２．３が同時に選択されないよう
に構成されることが必要である。これを実現するために
、それぞれのメモリチップ１，２．３に、第８図に示す
ような３個のメモリチップセレクト電極ｃｓ１．ｃｓ２
．ｃｓ、及びメモリチップセレクト用り〜トピンＣ３Ｆ
工。
Ｃ３Ｆ、、Ｃ３Ｆ３が設けられる。なお、第７図におい
て、６はチップセレクタであり、第８図において、５は
ボンディングワイヤである。
て、６はチップセレクタであり、第８図において、５は
ボンディングワイヤである。
しかしながら、本発明者は、かがる技術を検討した結果
、前記の手法では、メモリチップの製造時に用いられる
マスクのパターンが異なる複数のメモリチップを用意し
なければならないという問題点を見出した。
、前記の手法では、メモリチップの製造時に用いられる
マスクのパターンが異なる複数のメモリチップを用意し
なければならないという問題点を見出した。
本発明の目的は、複数の半導体装置の半導体チップのセ
レクト端子を同一パターンに構成し、それぞれのリード
ピンを電気的に直列に接続しても各半導体チップをセレ
クトすることができる技術を提供することにある。
レクト端子を同一パターンに構成し、それぞれのリード
ピンを電気的に直列に接続しても各半導体チップをセレ
クトすることができる技術を提供することにある。
本発明の他の目的は、半導体装置の実装密度を向上する
ことができる技術を提供することにある。
ことができる技術を提供することにある。
本発明の他の目的は、ペレット検査等のテスト効率を向
上することができる技術を提供することにある。
上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
複数の半導体装置を塔載する電子装置であって。
前記各半導体装置にセレクト用リードピンと複数のダミ
ーリードピンがそれぞれ異なる所定の順序で設けられ、
該各半導体装置のセレクト用リードピンと複数のダミー
リードピンの同じ順番番号のもの同志が電気的に直列に
接続されたものである。
ーリードピンがそれぞれ異なる所定の順序で設けられ、
該各半導体装置のセレクト用リードピンと複数のダミー
リードピンの同じ順番番号のもの同志が電気的に直列に
接続されたものである。
前記した手段によれば、各半導体装置にセレクト用リー
ドピンと複数のダミーリードピンをそれぞれ異なる所定
の順序で設け、これらの各半導体装置のセレクト用リー
ドピンと複数のダミーリードピンの同じ順番番号のもの
同志を電気的に直列に接続するので、複数の半導体装置
の半導体チップのセレクト端子を同一パターンに構成し
、それぞれのリードピンを電気的に直列に接続しても各
半導体チップをセレクトすることができるものである。
ドピンと複数のダミーリードピンをそれぞれ異なる所定
の順序で設け、これらの各半導体装置のセレクト用リー
ドピンと複数のダミーリードピンの同じ順番番号のもの
同志を電気的に直列に接続するので、複数の半導体装置
の半導体チップのセレクト端子を同一パターンに構成し
、それぞれのリードピンを電気的に直列に接続しても各
半導体チップをセレクトすることができるものである。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、企図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。
を付け、その繰り返しの説明は省略する。
第１図は、本発明の実施例Ｉの複数の半導体チップを塔
載した電子装置の各半導体チップのセレクト端子の接続
を説明するための説明図。
載した電子装置の各半導体チップのセレクト端子の接続
を説明するための説明図。
第２図は、本実施例Ｉの各半導体装置の半導体チップの
電極の概略構成を示す平面図、第３図は、第１図に示す
各半導体チップのセレクト電極に電気的に接続されるリ
ードフレームの一実施例の概略構成を示す平面図、 第４図は、第２図に示すリードフレームの各半導体チッ
プのセレクトリード部分の構成を示す平面図である。
電極の概略構成を示す平面図、第３図は、第１図に示す
各半導体チップのセレクト電極に電気的に接続されるリ
ードフレームの一実施例の概略構成を示す平面図、 第４図は、第２図に示すリードフレームの各半導体チッ
プのセレクトリード部分の構成を示す平面図である。
本実施例Ｉの電子装置に塔載された複数の半導体装置は
、第２図に示すような同一パターンのチップセレクトａ
ｔ−ｉｃｓをそれぞれ１個設けた半導体チップからなっ
ている。そして、各半導体装置１１〜１４は、それぞれ
の半導体チップ１〜４のチップセレクト電極Ｃ８よ〜Ｃ
３４（＝Ｏ８）にそれぞれポンディグワイヤ５で電気的
に接続されているチップセレクト用リードピンＣ３Ｆ、
〜Ｃ３Ｆ４と複数のダミーリードピンＮＣが、第１図に
示すように、それぞれ異なる所定の順序で設けられ、チ
ップセレクト用リードピンＣ３Ｆ１〜Ｃ３Ｆ４と複数の
ダミーリードピンＮＣの同じ順番番号のもの同志が電気
的に直列に接続されたものである。
、第２図に示すような同一パターンのチップセレクトａ
ｔ−ｉｃｓをそれぞれ１個設けた半導体チップからなっ
ている。そして、各半導体装置１１〜１４は、それぞれ
の半導体チップ１〜４のチップセレクト電極Ｃ８よ〜Ｃ
３４（＝Ｏ８）にそれぞれポンディグワイヤ５で電気的
に接続されているチップセレクト用リードピンＣ３Ｆ、
〜Ｃ３Ｆ４と複数のダミーリードピンＮＣが、第１図に
示すように、それぞれ異なる所定の順序で設けられ、チ
ップセレクト用リードピンＣ３Ｆ１〜Ｃ３Ｆ４と複数の
ダミーリードピンＮＣの同じ順番番号のもの同志が電気
的に直列に接続されたものである。
前記半導体装置１１の組立前のリードフレームは、第３
図（ＴＡＢはタブである）に示すように、チップセレク
ト用リードピンＣ３Ｆよと複数のダミーリードピンＮＣ
をそれぞれ所定の順序で設けたものである。また、前記
半導体装置１１以外の組立前のリードフレーム１５は、
それぞれ第４図の（Ａ）、（Ｂ）及び（Ｃ）に示すよう
に、それぞれチップセレクト用リードピンＣ５Ｆ２．Ｃ
３Ｆ、、ＣＳＦ４と複数のダミーリードピンＮＧをそれ
ぞれ異なる所定の順序で設けたものである。
図（ＴＡＢはタブである）に示すように、チップセレク
ト用リードピンＣ３Ｆよと複数のダミーリードピンＮＣ
をそれぞれ所定の順序で設けたものである。また、前記
半導体装置１１以外の組立前のリードフレーム１５は、
それぞれ第４図の（Ａ）、（Ｂ）及び（Ｃ）に示すよう
に、それぞれチップセレクト用リードピンＣ５Ｆ２．Ｃ
３Ｆ、、ＣＳＦ４と複数のダミーリードピンＮＧをそれ
ぞれ異なる所定の順序で設けたものである。
このようなリードフレーム１５を用いて半導体装置１１
〜１４を組立て、第５図（本実施例の電子装置の斜視図
）に示すように、 ｖｃみ重ねて、それぞれチップセレ
クト用リードピンＣ５Ｆ、〜Ｃ３Ｆ４と複数のダミーリ
ードピンＮＣの同一位置の番号のもの同志が電気的に直
列に接続される。
〜１４を組立て、第５図（本実施例の電子装置の斜視図
）に示すように、 ｖｃみ重ねて、それぞれチップセレ
クト用リードピンＣ５Ｆ、〜Ｃ３Ｆ４と複数のダミーリ
ードピンＮＣの同一位置の番号のもの同志が電気的に直
列に接続される。
そして、複数の半導体装置の選択動作は、第１図及び第
５図に示すように、チップセレクト信号Ｃ８Ｓ、例えば
、０００１の信号が入力されると、半導体装置１１が選
択される。同様にして、００１０の信号が入力されると
、半導体装置１２が。
５図に示すように、チップセレクト信号Ｃ８Ｓ、例えば
、０００１の信号が入力されると、半導体装置１１が選
択される。同様にして、００１０の信号が入力されると
、半導体装置１２が。
０１００の信号が入力されると、半導体装置１３が、１
０００の信号が入力されると、半導体装置１４がそれぞ
れ選択される。
０００の信号が入力されると、半導体装置１４がそれぞ
れ選択される。
前述のように、半導体装置１１〜１４のチップセレクト
用リードピンＣ８Ｆ□〜Ｃ８Ｆ、とダミーリードピンＮ
Ｃがそれぞれ異なる所定の順序で設けられたチップセレ
クト回路を構成することにより、複数の半導体装置１１
〜１４の各半導体チップのセレクト電極Ｏ８１〜Ｃ８４
を同一パターンＣ８に構成し、それぞれのチップセレク
ト用リードピンＣ３Ｆ工〜Ｃ５Ｆ、をボンディングワイ
ヤ５で電気的に直列に接続しても、簡単な構成で各半導
体装置１１〜１４を選択することができる。これにより
、半導体チップの製造時に用いられるマスクのパターン
が異なる複数の半導体チップを用意する必要がない。
用リードピンＣ８Ｆ□〜Ｃ８Ｆ、とダミーリードピンＮ
Ｃがそれぞれ異なる所定の順序で設けられたチップセレ
クト回路を構成することにより、複数の半導体装置１１
〜１４の各半導体チップのセレクト電極Ｏ８１〜Ｃ８４
を同一パターンＣ８に構成し、それぞれのチップセレク
ト用リードピンＣ３Ｆ工〜Ｃ５Ｆ、をボンディングワイ
ヤ５で電気的に直列に接続しても、簡単な構成で各半導
体装置１１〜１４を選択することができる。これにより
、半導体チップの製造時に用いられるマスクのパターン
が異なる複数の半導体チップを用意する必要がない。
また、半導体装１ｉ！１１〜１４を積み重ねることによ
り、実装密度を向上することができる。
り、実装密度を向上することができる。
これにより、ペレット検査を行う場合、従来は４種類の
テストプログラムを用意する必要があったが、本実施例
では１種類のテストプログラムでよいので、ペレット検
査の効率を向上することができる。
テストプログラムを用意する必要があったが、本実施例
では１種類のテストプログラムでよいので、ペレット検
査の効率を向上することができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
例えば、前記実施例では、リードフレーム１５のパター
ンを第３図に示すような形状にしたが、第６図に示すよ
うに、チップセレクト用リードフレームＣ８Ｆ、を設け
、ダミーリードピンＮＧ及びチップセレクト用リードピ
ンＣ５Ｆ工を別パターンで設け、組立時に前記チップセ
レクト用リードフレームＣ３Ｆ０とチップセレクト用リ
ードピンＣ３Ｆ１とを１例えばボンデングワイヤ５で電
気的に接続してもよい。
ンを第３図に示すような形状にしたが、第６図に示すよ
うに、チップセレクト用リードフレームＣ８Ｆ、を設け
、ダミーリードピンＮＧ及びチップセレクト用リードピ
ンＣ５Ｆ工を別パターンで設け、組立時に前記チップセ
レクト用リードフレームＣ３Ｆ０とチップセレクト用リ
ードピンＣ３Ｆ１とを１例えばボンデングワイヤ５で電
気的に接続してもよい。
また、前記実施例では、半導体チップのセレクト電極を
１個にしたが、２個以上にしてさらに多数の半導体装置
を積み重ねることもできる。
１個にしたが、２個以上にしてさらに多数の半導体装置
を積み重ねることもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）各半導体装置にチップセレクト用リードピンと複
数のダミーリードピンをそれぞれ異なる所定の順序で設
け、これらの各半導体装置のチップセレクト用リードピ
ンと複数のダミーリードピンの同じ順番番号のもの同志
を電気的に直列に接続することにより、複数の半導体装
置の半導体チップのセレクト電極を同一パターンに構成
し、それぞれのセレクト端子を電気的に直列に接続して
も。
数のダミーリードピンをそれぞれ異なる所定の順序で設
け、これらの各半導体装置のチップセレクト用リードピ
ンと複数のダミーリードピンの同じ順番番号のもの同志
を電気的に直列に接続することにより、複数の半導体装
置の半導体チップのセレクト電極を同一パターンに構成
し、それぞれのセレクト端子を電気的に直列に接続して
も。
各半導体装置をチップセレクト信号により正確に選択す
ることができる。これにより、半導体チップの製造時に
用いられるマスクのパターンが異なる複数の半導体チッ
プを用意する必要がない。
ることができる。これにより、半導体チップの製造時に
用いられるマスクのパターンが異なる複数の半導体チッ
プを用意する必要がない。
（２）複数の半導体装置を積み合ねることにより。
実装密度を向上することができる。
（３）前記（２）により、ペレット検査を行う場合、従
来は４種類のテストプログラムを用意する必要があった
が、本実施例では１種類のテストプログラムでよいので
、ペレット検査の効率を向上することができる。
来は４種類のテストプログラムを用意する必要があった
が、本実施例では１種類のテストプログラムでよいので
、ペレット検査の効率を向上することができる。
第１図は、本発明の一実施例の複数の半導体装置を実装
した電子装置の各半導体チップのセレクト端子の接続を
説明するための説明図、第２図は、本実施例の各半導体
装置の半導体チップの電極の概略構成を示す平面図、 第３図は、第１図に示す各半導体チップのセレクト電極
に電気的に接続されるリードフレームの導体装置のセレ
クトリード部分の構成を示す平面図、 第５図は、本実施例の複数の半導体装置を実装した電子
装置の外観を示す斜視図。 第６図は、本実施例のリードフレームの他の実施例の構
成を示す平面図、 第７図及び第８図は、従来の複数の半導体装置を実装し
た電子装置の問題点を説明するための図である。 図中、１〜４・・・半導体チップ、５・・・ボンディン
グワイヤ、６・・・チップセレクタ、ｃｓ、ｃｓ工〜Ｃ
８４・・・チップセレクト電極、Ｃ３Ｆ、・・・チップ
セレクト用リードフレーム、Ｃ３Ｆ工〜Ｃ３Ｆ４・・・
チップセレクト用リードピン、ＮＣ・・・ダミーリード
ピン、Ｃ８Ｓ・・・チップセレクト信号、１１〜１４・
・・半導体装置、１５・・・リードフレームである。 代理人 弁理士 小川勝男 ７゛ 第 １ 図 ／／」４≦門１イ′：！Ｆ、零岬シｌ 第 ２ 図 第 ４ 図 第 ５ 図 １０σθ］ 第 ６ 図
した電子装置の各半導体チップのセレクト端子の接続を
説明するための説明図、第２図は、本実施例の各半導体
装置の半導体チップの電極の概略構成を示す平面図、 第３図は、第１図に示す各半導体チップのセレクト電極
に電気的に接続されるリードフレームの導体装置のセレ
クトリード部分の構成を示す平面図、 第５図は、本実施例の複数の半導体装置を実装した電子
装置の外観を示す斜視図。 第６図は、本実施例のリードフレームの他の実施例の構
成を示す平面図、 第７図及び第８図は、従来の複数の半導体装置を実装し
た電子装置の問題点を説明するための図である。 図中、１〜４・・・半導体チップ、５・・・ボンディン
グワイヤ、６・・・チップセレクタ、ｃｓ、ｃｓ工〜Ｃ
８４・・・チップセレクト電極、Ｃ３Ｆ、・・・チップ
セレクト用リードフレーム、Ｃ３Ｆ工〜Ｃ３Ｆ４・・・
チップセレクト用リードピン、ＮＣ・・・ダミーリード
ピン、Ｃ８Ｓ・・・チップセレクト信号、１１〜１４・
・・半導体装置、１５・・・リードフレームである。 代理人 弁理士 小川勝男 ７゛ 第 １ 図 ／／」４≦門１イ′：！Ｆ、零岬シｌ 第 ２ 図 第 ４ 図 第 ５ 図 １０σθ］ 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体装置を塔載する電子装置であって、前
記各半導体装置にセレクト用リードピンと複数のダミー
リードピンがそれぞれ異なる所定の順序で設けられ、該
各半導体装置のセレクト用リードピンと複数のダミーリ
ードピンの同じ順番番号のもの同志が電気的に直列に接
続されて成ることを特徴とする電子装置。 ２、前記複数の半導体装置は、それぞれ積み重ね合され
て塔載されていることを特徴とする特許請求の範囲第１
項に記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161894A JPS6318654A (ja) | 1986-07-11 | 1986-07-11 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161894A JPS6318654A (ja) | 1986-07-11 | 1986-07-11 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318654A true JPS6318654A (ja) | 1988-01-26 |
Family
ID=15744029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161894A Pending JPS6318654A (ja) | 1986-07-11 | 1986-07-11 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318654A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011006207A (ja) * | 2009-06-26 | 2011-01-13 | Hitachi Ltd | ロープ式エレベーター |
-
1986
- 1986-07-11 JP JP61161894A patent/JPS6318654A/ja active Pending
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