JPS63186383A - Image processing device - Google Patents
Image processing deviceInfo
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- JPS63186383A JPS63186383A JP62017254A JP1725487A JPS63186383A JP S63186383 A JPS63186383 A JP S63186383A JP 62017254 A JP62017254 A JP 62017254A JP 1725487 A JP1725487 A JP 1725487A JP S63186383 A JPS63186383 A JP S63186383A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テレビカメラを備え、前記テレビカメラから
の画像信号をＡ／Ｄ変換して、画像の２次元濃淡処理を
行なう画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing device that is equipped with a television camera and performs two-dimensional gradation processing of the image by A/D converting an image signal from the television camera. .
従来、この種の画像処理装置は、カメラからの画像信号
を処理して物体のエツジを求める場合、−・度、画像信
号を画像メモリに蓄えてソフトウェアで処理するものが
殆どであった。Conventionally, in most image processing apparatuses of this type, when determining the edges of an object by processing an image signal from a camera, the image signal is stored in an image memory and processed by software.
上述した従来の画像処理装置は、処理演算にかなりの時
間がかかり実用的でなくまた、画像データを蓄えるため
の多大の画像メモリが必要であるなどの欠点がある。The above-described conventional image processing apparatus has drawbacks such as being impractical because it takes a considerable amount of time to perform processing operations, and requires a large amount of image memory to store image data.
本発明の画像処理装置は、
デジタル化された１水平ラインの画像信号を１画素毎に
順次、取込む直列に接続された第１、第２、・・・、第
６のシフトレジスタと、第１のシフトレジスタに入力す
る画像信号と第２のシフトレジスタから出力された画像
信号の差を求める第１の減算器と、第２のシフトレジス
タから出力された画像信号と第４のシフトレジスタから
出力された画像信号の差を求める第２の減算器と、第４
のシフトレジスタから出力された画像信号と第６のシフ
トレジスタから出力された画像信号の差を求める第３の
減算器と、第１の減算器の出力と第２の減算器の出力の
差を求める第４の減算器と、第２の減算器の出力と第３
の減算器の出力の差を求める第５の減算器と、第２の減
算器の出力と第３の減算器の出力の絶対値を所定のスレ
ッショルド値と比較する第１の比較器と、第２、第３の
減算器の出力を零と比較する第２．第３の比較器と、第
２の減算の出力の絶対値が所定のスレー７シヨルド値よ
りも大きく、かつ第４、第５の減算器の出力が互いに異
符号であることを示す信号を第１〜第３の比較器から入
力すると垂直エツジ検出を示す信号を出力するゲート回
路とを有する垂直エツジ検出回路と、
１垂直ラインの画像信号を画素毎に順次、取込んだ画像
信号を出力するとともに直列に接続された第１．第２、
・・・、第６のメモリと、画素クロックをカウントして
第１〜第６のメモリに同一アドレスを出力するカウンタ
と、画素クロックに同期して第１〜第６のメモリへ書込
み信号を同時に出力する書込み信号発生器と、第１のメ
モリに入力する画像信号と第２のメモリから出力されて
いる画像信号の差を求める第６の減算器と、第２のメモ
リから出力されている画像信号と第４のメモリから出力
されている画像信号の差を求める第７の減算器と、第４
のメモリから出力されている画像信号と第６のメモリか
ら出力されている画像信号の差を求める第８の減算器と
、第６の減算器の出力と第７の減算器の出力の差を求め
る第９の減算器と、第７の減算器の出力と第８の減算器
の出力の差を求める第１０の減算器と、第７の減算器の
出力の絶対値を所定のスレッショルド値と比較する第４
の比較器と、第７、第８の減算器の出力を零と比較する
第５、第６の比較器と、第７の減算器の出力の絶対値が
所定のスレッショルド値よりも大きく、かつ第９、第１
Ｏの減算器の出力が互いに異符号であることを示す信号
を第４〜第６の比較器から入力すると水平エツジ検出を
示す信号を出力するゲート回路とを有する水平エツジ検
出回路とを含んでいる。The image processing device of the present invention includes first, second, ..., sixth shift registers connected in series that sequentially capture a digitalized image signal of one horizontal line pixel by pixel; a first subtracter that calculates the difference between the image signal input to the first shift register and the image signal output from the second shift register; and a subtracter that calculates the difference between the image signal input to the first shift register and the image signal output from the second shift register; a second subtracter for calculating the difference between the output image signals;
a third subtracter that calculates the difference between the image signal output from the shift register and the image signal output from the sixth shift register, and a third subtracter that calculates the difference between the output of the first subtracter and the output of the second subtracter The fourth subtracter to seek, the output of the second subtractor, and the third
a first comparator that compares the absolute value of the output of the second subtractor and the output of the third subtractor with a predetermined threshold value; 2. Compare the output of the third subtractor with zero. A signal indicating that the absolute value of the output of the third comparator and the second subtractor is larger than a predetermined threshold value, and that the outputs of the fourth and fifth subtractors are of opposite signs to each other. a vertical edge detection circuit having a gate circuit that outputs a signal indicating vertical edge detection when inputted from the first to third comparators; and an image signal that sequentially captures the image signal of one vertical line pixel by pixel and outputs an image signal. The first . Second,
..., a sixth memory, a counter that counts the pixel clock and outputs the same address to the first to sixth memories, and a write signal to the first to sixth memories simultaneously in synchronization with the pixel clock. a write signal generator for outputting, a sixth subtractor for calculating the difference between an image signal input to the first memory and an image signal output from the second memory, and an image output from the second memory. a seventh subtractor for calculating the difference between the signal and the image signal output from the fourth memory;
an eighth subtractor that calculates the difference between the image signal output from the memory and the image signal output from the sixth memory; and a difference between the output of the sixth subtracter and the output of the seventh subtracter. a 9th subtractor to calculate the difference between the output of the 7th subtractor and the output of the 8th subtractor; 4th to compare
the absolute value of the output of the comparator, the fifth and sixth comparators that compare the outputs of the seventh and eighth subtractors with zero, and the seventh subtractor is greater than a predetermined threshold value, and 9th, 1st
a horizontal edge detection circuit having a gate circuit that outputs a signal indicating horizontal edge detection when a signal indicating that the outputs of the O subtractors have different signs is inputted from the fourth to sixth comparators; There is.
ある画像の波形を第３図（１）のようにＶ （ｘ）（Ｘ
は画像の水平方向）とすると、その−次微分Ｖ’（り、
二次微分Ｖ”（りの波形はそれぞれ第３図（２）、第３
図（３）となる、これらの図かられかるように、画像の
変化点（エツジ点）Ｐでは、二次微分Ｖ’（ｘ）の値は
極大で、二次微分Ｖ ”（ｘ）の値はＯである。The waveform of a certain image is expressed as V (x) (X
is the horizontal direction of the image), then its −th derivative V'(ri,
The waveforms of the second-order differential V'' (respectively are shown in Figure 3 (2) and
As shown in Figure (3), at the changing point (edge point) P of the image, the value of the second-order differential V'(x) is maximum, and the value of the second-order differential V''(x) is the maximum. The value is O.
したがって、第４図に示すような１画像フレーム６１の
Ｐ点に垂直エツジが存在するかどうかを知るためには、
Ｐ点を中心とした水平に並んだ画素列６２を取り出し、
Ｐ点での二次微分値がＯｌかつ一次微分値があるスレッ
ショルド−値Ｔより大きければエツジがあるものとする
ことができる。この方法を画素ごとにサンプリングされ
たデジタル画像データに施すためには、第５図（１）に
示すようにＰ点を中心に横並びの７個の画素を得て、次
の計算を行なう。Therefore, in order to know whether a vertical edge exists at point P in one image frame 61 as shown in FIG.
Take out a horizontally arranged pixel row 62 centered on point P,
If the second-order differential value at point P is O1 and the first-order differential value is greater than a certain threshold value T, it can be determined that an edge exists. In order to apply this method to digital image data sampled pixel by pixel, seven pixels arranged horizontally around point P are obtained as shown in FIG. 5(1), and the following calculation is performed.
第５図（１）に示す７個の画素の濃度値をそれぞれ
Ｖ （Ｘ−３） 、 Ｖ （ｘ−２） 、 ・・・、
Ｖ （ｘ＋２）、Ｖ （ｘ＋３）とする。The density values of the seven pixels shown in FIG. 5 (1) are respectively V (X-3), V (x-2), . . .
Let V (x+2) and V (x+3).
次に、下記の式で第５図（２）に示す一次微分値Ｖ’（
！−２）、 Ｖ’（り、 Ｖ’（ｘ＋２）ヲ求め６゜Ｖ
’ （ｘ−２） ＝ Ｖ （！−１） −Ｖ （
！−３）Ｖ’（り ＝ Ｖ（ｘ−１） −Ｖ（ｘ
−１）Ｖ ’ （ｘ＋２） ＝ Ｖ Ｃｘ＋３）
−Ｖ （ｘ＋１）次に、下記の式で第５図（３）に示す
二次微分値Ｖ”（ｘ−１） 、 Ｖ”（ｘ＋１）を求め
る。Next, use the following formula to calculate the first-order differential value V'(
! -2), V'(ri, V'(x+2), find 6°V
' (x-2) = V (!-1) -V (
! -3)V'(ri = V(x-1) -V(x
-1) V' (x+2) = V Cx+3)
-V (x+1) Next, the second-order differential values V"(x-1) and V"(x+1) shown in FIG. 5(3) are determined using the following formula.
Ｖ”（ｘ−１） ＝ Ｖ’（Ｘ）−Ｖ’（ｘ−２）
Ｖ”（ｘ＋１） ＝ Ｖ“（ｘ＋２） −Ｖ ’
（ｘ）そして、次の条件を満たすときＰ点にエツジが存
在すると判定する。V"(x-1) = V'(X)-V'(x-2)
V"(x+1) = V"(x+2) -V'
(x) Then, it is determined that an edge exists at point P when the following condition is satisfied.
Ｖ ’（り＞ ＴかつＶ ”（！−１）＞ ＯかつＶ″
（ｘ＋１）＜ ＯＴ：あるスレッショルド値
垂直方向のエツジを検出する場合、第６図に示すように
Ｐ点を中心とした垂直に並んだ画素列８３について同様
の処理を行なえばよい。V'(ri>T and V"(!-1)>O and V"
(x+1)<OT: A certain threshold value When detecting an edge in the vertical direction, similar processing may be performed for a pixel column 83 arranged vertically centered at point P, as shown in FIG.
本発明は以上の原理により画像全体のエツジを求めるも
ので、水平垂直の両方向のエツジを別々に求め、また画
像の垂直方向の画素間の演算を行なうために蓄えなけれ
ばならないカメラからの画像信号を、多段シフトレジス
タの代わりにメモリを用いて垂直方向に並んだ画素を取
り出すものである。The present invention calculates the edges of the entire image based on the above principle, and calculates the edges in both the horizontal and vertical directions separately, and also uses the image signal from the camera that must be stored in order to perform calculations between pixels in the vertical direction of the image. In this method, pixels arranged in the vertical direction are extracted using memory instead of a multi-stage shift register.
これにより、画像全体のエツジをリアルタイムに求める
ことができる。This allows the edges of the entire image to be determined in real time.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の画像処理装置の一実施例で、垂直エツ
ジ検出回路のブロック図である。FIG. 1 is a block diagram of a vertical edge detection circuit, which is an embodiment of the image processing apparatus of the present invention.
シフトレジスタ１，２．・・・、６には、Ａ／Ｄ変換器
（不図示）でデジタル化されたカメラからの画像信号１
Ｂが１画素（８ビツト）毎に画素クロックＣＬＫにより
順次シフトされ、第５図（１）のＶ （ｘ＋３） 、Ｖ
Ｃ！＋２）、・・−、Ｖ （Ｘ−２）、Ｖ （ｘ−３
）にそれぞれ対応した信号ＩＪ１？、・・・、２１．２
２が得られる。減算器２３．２４．２５はそれぞれ（信
号１８−信号１Ｂ） 、 （信号２〇−信号１Ｂ）
、 （信号２２−信号２１）の演算を行ない、第
５図（２）のＶ ’（ｘ＋２）、 Ｖ ’（ｘ）。Shift registers 1, 2. . . , 6, the image signal 1 from the camera is digitized by an A/D converter (not shown).
B is sequentially shifted by the pixel clock CLK every pixel (8 bits), and V (x+3) and V in FIG. 5(1)
C! +2),...-, V (X-2), V (x-3
) corresponding to the respective signals IJ1? ,...,21.2
2 is obtained. Subtractors 23, 24, and 25 are respectively (signal 18 - signal 1B), (signal 20 - signal 1B)
, (signal 22-signal 21), and obtain V'(x+2) and V'(x) in FIG. 5(2).
Ｖ ’ （！−２）に対応する信号２３ 、２４．２５
が得られる。Signals 23, 24.25 corresponding to V' (!-2)
is obtained.
さらに、減算器１０．１１はそれぞれ（信号２４−信号
２３）、（信号２５−信号２４）の演算を行ない、第５
図（３）（７）Ｖ”（！＋１）、 Ｖ”（ｘ−１）ニ対
応する信号２８゜２７が得られる。比較器１２は減算器
８の出力信号２４（Ｖ ’ （Ｘ）に対応）を所定のス
レッショルド値Ｔと比較し、スレッショルド値Ｔ以上の
とき １”の信号を出力する。比較器１３は減算器１０
の出力信号２６（ｖ”（ｘ＋１）に対応）をＯと比較し
、正の場合に”ｌ”の信号を出力する。比較器１４は減
算器１１の出力信号２７（ｖ”（ｘ−１）に対応）を０
と比較し、０または負の場合に１″の信号を出力する。Further, the subtracters 10.11 respectively perform operations on (signal 24-signal 23) and (signal 25-signal 24), and
(3) (7) Signals 28°27 corresponding to V"(!+1) and V"(x-1) are obtained. The comparator 12 compares the output signal 24 (corresponding to V' (X)) of the subtractor 8 with a predetermined threshold value T, and outputs a signal of 1'' when the signal is equal to or greater than the threshold value T.The comparator 13 is a subtracter. 10
The output signal 26 (corresponding to v"(x+1)) of ) corresponding to ) to 0
If the value is 0 or negative, a signal of 1'' is output.
アンド回路１５は比較器１２，１３．１４は出力信号を
入力し、これら出力信号が全て”ｌ”のとき、垂直エツ
ジ検出を示す信号を出力する。The AND circuit 15 inputs the output signals of the comparators 12, 13, and 14, and outputs a signal indicating vertical edge detection when these output signals are all "L".
第６図は本発明の画像処理装置の一実施例で、水平エツ
ジ検出回路のブロック図である。FIG. 6 shows an embodiment of the image processing apparatus of the present invention, and is a block diagram of a horizontal edge detection circuit.
メモリ３２〜３７はいずれもｌフレームのｘ方向の画素
数（例えば２５６とする）に対応して２５８バイトの容
量を持ち、直列に接続されて、入力した１ラインの画像
信号（１画素８ビツト）を順次記憶するとともに、出力
する。カウンタ３１は画素クロックをカウントして、メ
モリ３２〜３７へ同一のアドレス（１フレームの画像の
水平方向アトリス）を出力する。また、書込み信号発生
器３８は画素クロックに同期してメモリ３２〜３７へ書
込み信号を出力する。メモリ３２〜３７はシフトレジス
タと同じ動作をし、例えば水平方向アドレス＝５のライ
ンの画像信号がカメラから出力されたとき、カウンタ３
１からアドレス＝５が出力されて水平方向アドレス＝５
の垂直ラインの各画素の画像信号が垂直方向アドレスの
小さい方から順次、書込み信号によりメモリ３２〜３７
に書込まれる。減算器３８．４０．４１はそれぞれ（メ
モリ３２の入力画像信号ζＢ−メモリ３３の出力画像信
号５０）、（メモリ３３の出力画像信号５０−メモリ３
５の出力画像信号５２）、（メモリ３５の出力画像信号
５２−メモリ３７の出力画像信号５４）の演算を行なう
。減算器４２．４３、比較器４４．４５．４６、アンド
回路４７はそれぞれ第１図の減算器１０゜１１、比較器
１２．１３．１４、アンド回路１５に対応しており、第
１図の垂直エツジを得る場合と同じ操作により、水平エ
ツジを得ることができる。以上の動作は各水平方向アド
レスについて繰返される。Each of the memories 32 to 37 has a capacity of 258 bytes corresponding to the number of pixels in the x direction of an l frame (for example, 256), and is connected in series to receive one line of input image signal (one pixel is 8 bits). ) are sequentially stored and output. The counter 31 counts the pixel clock and outputs the same address (horizontal atris of one frame of image) to the memories 32 to 37. Further, the write signal generator 38 outputs write signals to the memories 32 to 37 in synchronization with the pixel clock. The memories 32 to 37 operate in the same way as shift registers, and for example, when the image signal of the line with the horizontal direction address = 5 is output from the camera, the counter 3
Address=5 is output from 1 and horizontal address=5
The image signals of each pixel in the vertical line of
written to. The subtracters 38, 40, and 41 respectively (input image signal ζB of memory 32 - output image signal 50 of memory 33), (output image signal 50 of memory 33 - memory 3
5) and (output image signal 52 of memory 35 - output image signal 54 of memory 37) are calculated. The subtracters 42, 43, comparators 44, 45, 46, and AND circuit 47 correspond to the subtracter 10, 11, comparator 12, 13, 14, and AND circuit 15 in FIG. 1, respectively. Horizontal edges can be obtained using the same operations used to obtain vertical edges. The above operation is repeated for each horizontal address.
そして第１図と第２図の２つのアンド回路１５．４７の
出力信号の論理和をとって画像全体のエツジが検出され
る。Then, the edges of the entire image are detected by taking the logical sum of the output signals of the two AND circuits 15 and 47 in FIGS. 1 and 2.
以上説明したように本発明は、物体の２次元のエツジを
水平、垂直方向別々に求め、水平エツジを検出するのに
メモリを用いて垂直方向の画素を取込むことにより、リ
アルタイムで画像全体のエツジを検出できるので、直線
の抽出や物体の認識等の濃淡画像処理を高速に、また容
易に行なうことができるという効果がある。As explained above, the present invention calculates the two-dimensional edges of an object separately in the horizontal and vertical directions, and uses memory to capture pixels in the vertical direction to detect the horizontal edges, thereby detecting the entire image in real time. Since edges can be detected, grayscale image processing such as straight line extraction and object recognition can be performed quickly and easily.
第１図は垂直エツジ検出回路の一実施例を示すプロ、り
図、第２図は水平エツジ検出回路の一実施例を示すブロ
ー２り図、第３図は画像信号Ｖ （ｘ）。
その−次微分Ｖ’（ｘ）、二次微分Ｖ”（ｘ）の波形を
示す図、第４図は１画像フレームの画像データの例を示
す図、第５図は第４図中の画素列Ｂ２の各画素の濃度値
、その−次微分値、二次微分値を示す図、第６図は１画
像フレームの画像データの例を示す図である。
１〜６ ・・・ シフトレジスタ、
７〜１１．３８〜４３ ・・・ 減算器、１２〜１４
．４４〜４６ ・・・ 比較器、１５．４７ ・・
・ アンド回路。
１６〜２７．４８〜５４ ・・・ 画像信号、３１
・・・ カウンタ、 ３２〜３７ ・・・ メモリ
、３８ ・・・ 書込み信号発生器、
６１ ・・・ 画像フレーム。
６２ ・・・ 水平に並んだ画素列、６３ ・・・
垂直に並んだ画素列。FIG. 1 is a diagram showing an embodiment of a vertical edge detection circuit, FIG. 2 is a diagram showing an embodiment of a horizontal edge detection circuit, and FIG. 3 is a diagram showing an image signal V (x). A diagram showing the waveforms of the negative derivative V'(x) and second derivative V''(x), Figure 4 is a diagram showing an example of image data of one image frame, and Figure 5 is the pixel in Figure 4. FIG. 6 is a diagram showing an example of image data of one image frame. 1 to 6: Shift register; 7~11.38~43... Subtractor, 12~14
．． 44-46... Comparator, 15.47...
・AND circuit. 16~27.48~54... Image signal, 31
... Counter, 32-37 ... Memory, 38 ... Write signal generator, 61 ... Image frame. 62... Pixel row arranged horizontally, 63...
A row of pixels arranged vertically.
Claims (1)
をＡ／Ｄ変換して、画像の２次元濃淡処理を行なう画像
処理装置において、 デジタル化された１水平ラインの画像信号を１画素毎に
順次、取込む直列に接続された第１、第２、・・・、第
６のシフトレジスタと、第１のシフトレジスタに入力す
る画像信号と第２のシフトレジスタから出力された画像
信号の差を求める第１の減算器と、第２のシフトレジス
タから出力された画像信号と第４のシフトレジスタから
出力された画像信号の差を求める第２の減算器と、第４
のシフトレジスタから出力された画像信号と第６のシフ
トレジスタから出力された画像信号の差を求める第３の
減算器と、第１の減算器の出力と第２の減算器の出力の
差を求める第４の減算器と、第２の減算器の出力と第３
の減算器の出力の差を求める第５の減算器と、第２の減
算器の出力と第３の減算器の出力の絶対値を所定のスレ
ッショルド値と比較する第１の比較器と、第２、第３の
減算器の出力を零と比較する第２、第３の比較器と、第
２の減算の出力の絶対値が所定のスレッショルド値より
も大きく、かつ第４、第５の減算器の出力が互いに異符
号であることを示す信号を第１〜第３の比較器から入力
すると垂直エッジ検出を示す信号を出力するゲート回路
とを有する垂直エッジ検出回路と、 １垂直ラインの画像信号を画素毎に順次、取込むととも
に、取込んだ画像信号を出力する直列に接続された第１
、第２、・・・、第６のメモリと、画素クロックをカウ
ントして第１〜第６のメモリに同一アドレスを出力する
カウンタと、画素クロックに同期して第１〜第６のメモ
リへ書込み信号を同時に出力する書込み信号発生器と、
第１のメモリに入力する画像信号と第２のメモリから出
力されている画像信号の差を求める第６の減算器と、第
２のメモリから出力されている画像信号と第４のメモリ
から出力されている画像信号の差を求める第７の減算器
と、第４のメモリから出力されている画像信号と第６の
メモリから出力されている画像信号の差を求める第８の
減算器と、第６の減算器の出力と第７の減算器の出力の
差を求める第９の減算器と、第７の減算器の出力と第８
の減算器の出力の差を求める第１０の減算器と、第７の
減算器の出力の絶対値を所定のスレッショルド値と比較
する第４の比較器と、第７、第８の減算器の出力を零と
比較する第５、第６の比較器と、第７の減算器の出力の
絶対値が所定のスレッショルド値よりも大きく、かつ第
９、第１０の減算器の出力が互いに異符号であることを
示す信号を第４〜第６の比較器から入力すると水平エッ
ジ検出を示す信号を出力するゲート回路とを有する水平
エッジ検出回路とを含むことを特徴とする画像処理装置
。[Scope of Claims] An image processing device that is equipped with a television camera and performs two-dimensional grayscale processing of the image by A/D converting the image signal from the television camera, which converts the digitized image signal of one horizontal line into an image signal. The first, second, ..., sixth shift registers connected in series take in each pixel one by one, and the image signal input to the first shift register and the image signal output from the second shift register. a first subtracter for calculating the difference between image signals; a second subtracter for calculating the difference between the image signal output from the second shift register and the image signal output from the fourth shift register;
a third subtracter that calculates the difference between the image signal output from the shift register and the image signal output from the sixth shift register, and a third subtracter that calculates the difference between the output of the first subtracter and the output of the second subtracter The fourth subtracter to seek, the output of the second subtractor, and the third
a first comparator that compares the absolute value of the output of the second subtractor and the output of the third subtractor with a predetermined threshold value; 2. second and third comparators that compare the output of the third subtractor with zero, and the absolute value of the output of the second subtraction is greater than a predetermined threshold value, and the fourth and fifth subtraction a vertical edge detection circuit having a gate circuit that outputs a signal indicating vertical edge detection when signals indicating that the outputs of the detectors have different signs from the first to third comparators are input; and an image of one vertical line; A first circuit connected in series that sequentially captures a signal pixel by pixel and outputs the captured image signal.
, second, . . . , sixth memories, a counter that counts the pixel clock and outputs the same address to the first to sixth memories, and a counter that outputs the same address to the first to sixth memories in synchronization with the pixel clock. a write signal generator that simultaneously outputs write signals;
a sixth subtractor that calculates the difference between the image signal input to the first memory and the image signal output from the second memory; and the image signal output from the second memory and the image signal output from the fourth memory. a seventh subtractor that calculates the difference between the image signals output from the fourth memory and the image signal output from the sixth memory; a ninth subtractor that calculates the difference between the output of the sixth subtractor and the output of the seventh subtractor;
a fourth comparator that compares the absolute value of the output of the seventh subtractor with a predetermined threshold value; The absolute values of the outputs of the fifth and sixth comparators that compare the outputs with zero and the seventh subtractor are larger than a predetermined threshold value, and the outputs of the ninth and tenth subtractors have opposite signs. and a gate circuit that outputs a signal indicating horizontal edge detection when a signal indicating that horizontal edge detection is input from the fourth to sixth comparators.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017254A JPS63186383A (en) | 1987-01-29 | 1987-01-29 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017254A JPS63186383A (en) | 1987-01-29 | 1987-01-29 | Image processing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186383A true JPS63186383A (en) | 1988-08-01 |
Family
ID=11938823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017254A Pending JPS63186383A (en) | 1987-01-29 | 1987-01-29 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63186383A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03277056A (en) * | 1990-03-27 | 1991-12-09 | Nec Corp | Attendant board connection system |
| JPH0436659U (en) * | 1990-07-25 | 1992-03-27 |
-
1987
- 1987-01-29 JP JP62017254A patent/JPS63186383A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03277056A (en) * | 1990-03-27 | 1991-12-09 | Nec Corp | Attendant board connection system |
| JPH0436659U (en) * | 1990-07-25 | 1992-03-27 |
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