JPH05122563A - Video signal processing circuit - Google Patents
Video signal processing circuitInfo
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- JPH05122563A JPH05122563A JP3283083A JP28308391A JPH05122563A JP H05122563 A JPH05122563 A JP H05122563A JP 3283083 A JP3283083 A JP 3283083A JP 28308391 A JP28308391 A JP 28308391A JP H05122563 A JPH05122563 A JP H05122563A
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Landscapes
- Image Processing (AREA)
- Picture Signal Circuits (AREA)
- Closed-Circuit Television Systems (AREA)
- Image Analysis (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、繰り返し連続的に入
力される映像信号の信号成分抽出を行う信号処理回路に
おいて、ノイズに埋もれた微小信号を強調して、意味の
ある信号成分を強調する映像信号処理回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention emphasizes a significant signal component by emphasizing a small signal buried in noise in a signal processing circuit for extracting a signal component of a video signal which is repeatedly and continuously input. The present invention relates to a video signal processing circuit.
【０００２】[0002]
【従来の技術】従来、画像処理装置等の映像信号処理回
路においては、ＩＴＶカメラ等のセンサで撮像した画像
情報の中から傷や形状等の意味のある特徴量を抽出し、
パターン認識により、良・不良、クラス分け、形状判定
等の判定結果を出力する処理が行われている。2. Description of the Related Art Conventionally, in a video signal processing circuit of an image processing apparatus or the like, meaningful feature quantities such as scratches and shapes are extracted from image information picked up by a sensor such as an ITV camera,
A process of outputting a judgment result such as good / bad, class classification, shape judgment, etc. is performed by pattern recognition.
【０００３】しかし、一般にＩＴＶカメラ等のセンサか
ら入力される画像情報は、画像処理を行うのに必要なコ
ントラストが得られにくく、またノイズ成分と信号成分
との差が余りない場合が多いため、従来は、実用化のた
めに照明等の技術によりコントラストを強調する周辺技
術が必須のものとして用いられてきた。However, in general, the image information input from a sensor such as an ITV camera is difficult to obtain the contrast necessary for image processing, and in many cases there is no significant difference between the noise component and the signal component. Conventionally, a peripheral technique for enhancing contrast by a technique such as illumination has been used as an essential item for practical use.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、照明技
術等の周辺技術により信号を強調することは、実用化に
おいては経費の増大や操作上の不便を招き、また照明を
使用できない環境においては、映像信号処理を行うこと
は困難であるという未解決の課題があった。そこで、こ
の発明は、上記従来例の未解決の課題に着目してなされ
たものであり、コントラストのない、ノイズに埋もれた
画像信号においては、時間軸に対する信号強度の時系列
的関係において、ノイズ成分は一般にランダムであり、
信号成分は何らかの意味ある信号強度を生成していると
いう前提に立って、微小な映像信号を強調し、照明等の
テクニックを用いることなく、映像信号処理に必要なコ
ントラストおよびＳ／Ｎ比を確保することのできる映像
信号処理回路を提供することを目的としている。However, emphasizing the signal by peripheral technology such as lighting technology causes an increase in cost and inconvenience in operation in practical use, and in an environment where lighting cannot be used, the image is not displayed. There is an unsolved problem that it is difficult to perform signal processing. Therefore, the present invention has been made by paying attention to the unsolved problem of the above-mentioned conventional example, and in an image signal without contrast and buried in noise, in the time series relationship of the signal strength with respect to the time axis, noise The ingredients are generally random,
The contrast and S / N ratio required for video signal processing are secured without using techniques such as illumination by emphasizing minute video signals on the assumption that the signal components generate some meaningful signal strength. It is an object of the present invention to provide a video signal processing circuit that can be used.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る信号処理回路は、ＩＴＶカメラから出
力される映像信号等の所定区間の映像信号が所定周期で
連続的に繰り返し入力される映像信号の信号成分抽出を
行う映像信号処理回路において、入力される映像信号を
所定周期分遅延させる遅延手段と、該遅延手段の遅延映
像信号と現在の映像信号との間で信号変化部以外の共通
レベルを検出する共通レベル検出手段と、前記遅延映像
信号と前記現在映像信号とから前記共通レベル検出手段
で検出した共通レベルを除去する共通レベル除去手段
と、該共通レベル除去手段で共通レベルを除去した前記
遅延映像信号と前記現在映像信号との加算平均を行う加
算平均手段とを備えたことを特徴としている。In order to achieve the above object, in the signal processing circuit according to the present invention, a video signal of a predetermined section such as a video signal output from an ITV camera is continuously and repeatedly input at a predetermined cycle. In the video signal processing circuit for extracting the signal component of the video signal, the delay means for delaying the input video signal by a predetermined period and the signal changing part between the delayed video signal of the delay means and the current video signal. Common level detection means for detecting common levels other than the above, common level removal means for removing the common level detected by the common level detection means from the delayed video signal and the current video signal, and the common level removal means The present invention is characterized by including an averaging means for averaging the delayed video signal from which the level has been removed and the current video signal.
【０００６】[0006]
【作用】本発明においては、入力される映像信号を所定
周期分遅延し、該遅延映像信号と現在映像信号とから共
通レベルを除去し、夫々の信号成分を加算平均するの
で、信号成分のダイナミックレンジを広く取ることがで
き、効率的にノイズを抑制し、信号成分を強調すること
ができる。In the present invention, the input video signal is delayed by a predetermined period, the common level is removed from the delayed video signal and the current video signal, and the respective signal components are added and averaged. A wide range can be taken, noise can be efficiently suppressed, and signal components can be emphasized.
【０００７】[0007]
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例を示す概略構成図で
ある。図中、１はＩＴＶカメラ等から入力された映像信
号ＶＳＧ１を後述のタイミングパルス発生器２で生成さ
れるタイミングパルスＴＰ１でアナログ−ディジタル変
換するＡ／Ｄ変換器であり、２は外部垂直同期信号ＶＳ
１と外部水平同期信号ＨＳ１とに基づいて種々のタイミ
ングパルスＴＰ１を生成するタイミングパルス発生器で
あり、３はタイミングパルスＴＰ１を１フレーム期間
（以下、１Ｖと称す）遅延させたタイミングパルスＴＰ
２を生成する１Ｖシフト回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention. In the figure, 1 is an A / D converter for analog-digital converting a video signal VSG1 input from an ITV camera or the like with a timing pulse TP1 generated by a timing pulse generator 2 described later, and 2 is an external vertical synchronizing signal. VS
1 is a timing pulse generator for generating various timing pulses TP1 based on 1 and an external horizontal synchronizing signal HS1, and 3 is a timing pulse TP obtained by delaying the timing pulse TP1 by one frame period (hereinafter referred to as 1V).
It is a 1V shift circuit that generates 2.
【０００８】４は２フレーム分の画像データを格納でき
るフレームメモリ（ＶＲＡＭ）であって、一方の１フレ
ーム分のＶＲＡＭにはＡ／Ｄ変換器１でディジタルに変
換された映像信号ＶＳＧ１がタイミングパルスＴＰ１に
よって順次書き込まれ、他方の１フレーム分のＶＲＡＭ
からは時系列的に直前のフレームで書き込まれた映像信
号をタイミングパルスＴＰ１を１Ｖシフトしたタイミン
グパルスＴＰ２によって順次読出し映像信号ＶＳＧ２を
生成している。したがって、映像信号ＶＳＧ２は時系列
的に映像信号ＶＳＧ１の直前のフレームの信号となる。
この映像信号ＶＳＧ２は直流レベルを検出するために後
述の最小値検出回路６に入力される。そして、各ＶＲＡ
Ｍの書込機能と読出機能は１フレーム分の画像データの
転送が終了する都度他方の機能に切り替えられる。Reference numeral 4 denotes a frame memory (VRAM) capable of storing image data for two frames, and a video signal VSG1 digitally converted by the A / D converter 1 is provided as a timing pulse in one VRAM for one frame. VRAM sequentially written by TP1 and the other one frame
From the above, the video signal written in the immediately preceding frame in time series is sequentially read out by the timing pulse TP2 obtained by shifting the timing pulse TP1 by 1V to generate the video signal VSG2. Therefore, the video signal VSG2 becomes a signal of the frame immediately before the video signal VSG1 in time series.
This video signal VSG2 is input to a minimum value detection circuit 6 described later in order to detect a DC level. And each VRA
The writing function and the reading function of M are switched to the other function each time the transfer of the image data for one frame is completed.
【０００９】５は映像信号ＶＳＧ１をタイミングパルス
ＴＰ２でアナログ−ディジタル変換するＡ／Ｄ変換器で
あって、その出力である映像信号ＶＳＧ３は、ＶＲＡＭ
の出力である直前フレームの映像信号ＶＳＧ２に同期し
ている。この映像信号ＶＳＧ３は直流レベルを検出する
ために後述の最小値検出回路７に入力される。６，７は
最小値検出回路であって、最小値検出回路６は映像信号
ＶＳＧ２の信号強度の最小値を検出し、最小値検出回路
７は映像信号ＶＳＧ３の信号強度の最小値を検出する。
ここで、映像信号ＶＳＧ２は映像信号ＶＳＧ３の１フレ
ーム前の映像信号を１Ｖ期間遅延させたものである。最
小値検出回路６，７にタイミングパルスＴＰ２が入力さ
れているのは帰線消去期間の信号を検出しないためであ
る。８は中央値算出回路であって、最小値検出回路６で
検出された映像信号ＶＳＧ２の信号強度の最小値と、最
小値検出回路７で検出された映像信号ＶＳＧ３の信号強
度の最小値とを入力し、両方の平均値を算出することに
より２種の映像信号の共通直流成分ＤＣ１を生成する。Reference numeral 5 is an A / D converter for converting the video signal VSG1 from analog to digital with a timing pulse TP2. The output video signal VSG3 is VRAM.
Is synchronized with the video signal VSG2 of the immediately preceding frame which is the output of. This video signal VSG3 is input to a minimum value detection circuit 7 described later in order to detect a DC level. Reference numerals 6 and 7 denote minimum value detection circuits. The minimum value detection circuit 6 detects the minimum value of the signal strength of the video signal VSG2, and the minimum value detection circuit 7 detects the minimum value of the signal strength of the video signal VSG3.
Here, the video signal VSG2 is the video signal one frame before the video signal VSG3 delayed by 1V. The timing pulse TP2 is input to the minimum value detection circuits 6 and 7 because the signal during the blanking period is not detected. Reference numeral 8 denotes a median value calculation circuit, which represents the minimum value of the signal strength of the video signal VSG2 detected by the minimum value detection circuit 6 and the minimum value of the signal strength of the video signal VSG3 detected by the minimum value detection circuit 7. A common DC component DC1 of the two types of video signals is generated by inputting and calculating the average value of both.
【００１０】９はタイミングパルスＴＰ２を１水平帰線
期間（以下、１Ｈ期間という）遅延させたタイミングパ
ルスＴＰ３を生成する１Ｈシフト回路である。これは、
中央値算出回路８で生成される共通直流成分ＤＣ１は、
映像信号ＶＳＧ２およびＶＳＧ３から１Ｈ期間遅れるた
め、後述の１Ｈメモリ１０，１１において映像信号ＶＳ
Ｇ２およびＶＳＧ３を１Ｈ期間遅延させるためである。Reference numeral 9 is a 1H shift circuit for generating a timing pulse TP3 by delaying the timing pulse TP2 by one horizontal blanking period (hereinafter referred to as 1H period). this is,
The common DC component DC1 generated by the median value calculation circuit 8 is
Since it is delayed by 1H period from the video signals VSG2 and VSG3, the video signal VS is output in the 1H memories 10 and 11 described later.
This is to delay G2 and VSG3 for 1H period.
【００１１】１０は１Ｈ分の画像データを格納できる１
Ｈメモリが２個で構成されており、一方の１Ｈメモリに
は映像信号ＶＳＧ２がタイミングパルスＴＰ２によって
順次書き込まれ、他方の１Ｈメモリからは１Ｈ前に書き
込まれた映像信号をタイミングパルスＴＰ２を１Ｈシフ
トしたタイミングパルスＴＰ３によって順次読出し、映
像信号ＶＳＧ４を生成している。したがって、映像信号
ＶＳＧ４は映像信号ＶＳＧ２の１Ｈ前の信号となる。こ
の映像信号ＶＳＧ４は共通直流成分ＤＣ１を除去するた
めに後述の差分器１２に入力される。そして、各１Ｈメ
モリの書込機能と読出機能は１Ｈ分の画像データの転送
が終了する都度他方の機能に切り換えられる。Reference numeral 10 is a unit that can store 1H of image data.
The two H memories are configured. The video signal VSG2 is sequentially written to one 1H memory by the timing pulse TP2, and the video signal written 1H before is shifted from the other 1H memory by 1H. The video signal VSG4 is generated by sequentially reading by the timing pulse TP3. Therefore, the video signal VSG4 is a signal 1H before the video signal VSG2. The video signal VSG4 is input to the difference unit 12 described later to remove the common DC component DC1. Then, the writing function and the reading function of each 1H memory are switched to the other function each time the transfer of the image data for 1H is completed.
【００１２】１１は１Ｈメモリ１０と同様の構成となっ
ている。そして、一方の１Ｈメモリには映像信号ＶＳＧ
３がタイミングパルスＴＰ２によって順次書き込まれ、
他方の１Ｈメモリからは１Ｈ前に書き込まれた映像信号
をタイミングパルスＴＰ２を１Ｈシフトしたタイミング
パルスＴＰ３によって順次読出し、映像信号ＶＳＧ５を
生成している。したがって、映像信号ＶＳＧ５は映像信
号ＶＳＧ３の１Ｈ前の信号となる。この映像信号ＶＳＧ
５は共通直流成分ＤＣ１を除去するために後述の差分器
１３に入力される。そして、各１Ｈメモリの書込機能と
読出機能は１Ｈ分の画像データの転送が終了する都度他
方の機能に切り換えられる。Reference numeral 11 has the same structure as the 1H memory 10. The video signal VSG is stored in one of the 1H memories.
3 is sequentially written by the timing pulse TP2,
From the other 1H memory, the video signal written 1H before is sequentially read by a timing pulse TP3 obtained by shifting the timing pulse TP2 by 1H to generate a video signal VSG5. Therefore, the video signal VSG5 is a signal 1H before the video signal VSG3. This video signal VSG
5 is input to the difference unit 13 described later to remove the common DC component DC1. Then, the writing function and the reading function of each 1H memory are switched to the other function each time the transfer of the image data for 1H is completed.
【００１３】１２，１３は差分器であって、差分器１２
は映像信号ＶＳＧ４と共通直流成分ＤＣ１とを入力し、
映像信号ＶＳＧ４から直流成分を除去して、変化分（交
流分）信号Ｓ１を生成する。同様に、差分器１３は映像
信号ＶＳＧ５と共通直流成分ＤＣ１とを入力し、映像信
号ＶＳＧ５から直流成分を除去して、変化分（交流分）
信号Ｓ２を生成する。Numerals 12 and 13 are differentiators, which are differentiators 12
Inputs the video signal VSG4 and the common DC component DC1,
The DC component is removed from the video signal VSG4 to generate the change (AC) signal S1. Similarly, the differentiator 13 inputs the video signal VSG5 and the common DC component DC1, removes the DC component from the video signal VSG5, and changes (AC)
The signal S2 is generated.
【００１４】１４，１５は乗算器であって、乗算器１４
は変化分信号Ｓ１を入力し増幅して変化分信号Ｓ３を生
成し、累積加算回路１６へ供給する。同様に、乗算器１
５は変化分信号Ｓ２を入力し増幅して変化分信号Ｓ４を
生成し、累積加算回路１６へ供給する。累積加算回路１
６は、例えば１６ｂｉｔの加算器およびシフト回路で構
成され、変化分信号Ｓ３と変化分信号Ｓ４とを画素間加
算した後、加算回数だけ割り算（ビットシフト）するこ
とにより、加算平均を行う。Reference numerals 14 and 15 denote multipliers, and the multiplier 14
Receives the variation signal S1 and amplifies it to generate a variation signal S3, which is supplied to the cumulative addition circuit 16. Similarly, multiplier 1
Reference numeral 5 inputs the variation signal S2, amplifies it to generate a variation signal S4, and supplies it to the cumulative addition circuit 16. Cumulative addition circuit 1
Reference numeral 6 is composed of, for example, a 16-bit adder and shift circuit, which performs addition averaging by adding the change signal S3 and the change signal S4 between pixels and then dividing by the number of additions (bit shift).
【００１５】ここで、１Ｖシフト回路３およびフレーム
メモリ（ＶＲＡＭ）４が遅延手段Ａを構成し、最小値検
出回路６，最小値検出回路７，中央値算出回路８，１Ｈ
シフト回路９および１Ｈメモリ１０，１１が共通レベル
検出手段Ｂを構成し、差分器１２および差分器１３が共
通レベル除去手段Ｃを構成し、乗算器１４，乗算器１５
および累積加算回路１６が加算平均手段Ｄを構成する。Here, the 1V shift circuit 3 and the frame memory (VRAM) 4 constitute the delay means A, and the minimum value detection circuit 6, the minimum value detection circuit 7, the median value calculation circuit 8, 1H.
The shift circuit 9 and the 1H memories 10 and 11 form a common level detecting means B, the difference unit 12 and the difference unit 13 form a common level removing unit C, and a multiplier 14 and a multiplier 15
And the cumulative addition circuit 16 constitutes the addition and averaging means D.
【００１６】次に、上記実施例の動作を説明する。例え
ば、ＩＴＶカメラから入力された映像信号ＶＳＧ１は、
図２に示したように、１水平帰線期間映像信号（以下、
１Ｈ期間映像信号と称する）は信号成分とノイズが混ざ
り合った映像信号と、水平同期信号が重畳された形で表
現される。この１Ｈ期間映像信号が垂直方向の分解能に
必要なライン分だけ繰り返された後、図３に示すよう
に、垂直同期信号により、１垂直帰線期間映像信号とし
て、１フレーム分の画像データ（１Ｖ期間映像信号と称
する）が構成される。Next, the operation of the above embodiment will be described. For example, the video signal VSG1 input from the ITV camera is
As shown in FIG. 2, one horizontal blanking period video signal (hereinafter,
The 1H period video signal) is expressed in a form in which a video signal in which signal components and noise are mixed and a horizontal synchronizing signal are superimposed. After this 1H period video signal is repeated by the number of lines required for vertical resolution, as shown in FIG. 3, one frame of image data (1V (Referred to as a period video signal).
【００１７】この１Ｖ期間映像信号が、インタレースス
キャンの場合、１／３０秒で繰り返すことにより、ＩＴ
Ｖ画像データが構成されることになる。したがって、信
号強度の時系列的関係においては、カメラからの映像信
号は、１Ｖ期間映像信号の時系列的繰り返しであるとい
える。連続的に入力される１Ｈ期間映像信号を、ｆ(t)
で表現すると、ある時刻の映像信号は、その前後の映像
信号ｆ(t−Δt)とｆ(t＋Δt)とに強い時間的相関を持っ
ていることになる。ここで、Δｔは１垂直帰線期間を表
す。In the case where this 1 V period video signal is interlaced scan, by repeating at 1/30 second,
The V image data will be constructed. Therefore, in the time-series relationship of the signal strength, it can be said that the video signal from the camera is a time-series repetition of the 1V period video signal. Continuously input 1H period video signal, f (t)
In other words, the video signal at a certain time has a strong temporal correlation with the video signals f (t−Δt) and f (t + Δt) before and after that. Here, Δt represents one vertical blanking period.
【００１８】したがって、１Ｈ期間映像信号ｆ(t) を中
心とした、時間的前後関係にある映像信号群の加算平均
を行うことにより、信号成分を増加させ、ノイズ成分を
減少させることができる。なお、一般に映像信号は、図
４に示すように、直流分（オフセット分）と変化分（交
流分）とで構成されており、ノイズは直流分に重畳する
形で表れるため、映像信号から直流分を除去して信号成
分を抽出し、信号成分のダイナミックレンジを広く取っ
て加算平均するようにしている。Therefore, the signal component can be increased and the noise component can be reduced by performing the averaging of the video signal groups in the temporal order centering on the video signal f (t) for the 1H period. As shown in FIG. 4, a video signal is generally composed of a DC component (offset component) and a change component (AC component), and noise appears in the form of being superimposed on the DC component. The component is removed to extract the signal component, the dynamic range of the signal component is widened, and the averaging is performed.
【００１９】すなわち、今、映像信号ＶＳＧ１として１
Ｈ期間映像信号ｆ(t) をＡ／Ｄ変換器１に供給し、外部
同期信号ＶＳ１およびＨＳ１をタイミングパルス発生器
２に供給すると、タイミングパルス発生器２からタイミ
ングパルスＴＰ１が生成され、このタイミングパルスＴ
Ｐ１によって映像信号ＶＳＧ１はＡ／Ｄ変換器１でアナ
ログ−ディジタル変換されると共にＶＲＡＭ４に書き込
まれる。That is, now, as the video signal VSG1, 1
When the H period video signal f (t) is supplied to the A / D converter 1 and the external synchronizing signals VS1 and HS1 are supplied to the timing pulse generator 2, the timing pulse generator 2 generates the timing pulse TP1. Pulse T
The video signal VSG1 is analog-digital converted by the A / D converter 1 by P1 and is written in the VRAM4.
【００２０】ＶＲＡＭ４に１フレーム分の映像信号の書
込が終了すると、ＶＲＡＭ４の２つのフレームメモリの
書込／読出機能が切り換えられて、先に読出機能を有し
ていたフレームメモリに次のフレームの映像信号が書き
込まれる。同時に先に書込機能を有していたフレームメ
モリから、タイミングパルスＴＰ１を１Ｖシフトしたタ
イミングパルスＴＰ２に基づいて１Ｖ前の映像信号ｆ(t
−Δｔ) （以下、ＶＳＧ２と称する）が読み出される。When the writing of the video signal for one frame to the VRAM 4 is completed, the writing / reading function of the two frame memories of the VRAM 4 is switched to the next frame in the frame memory having the reading function earlier. The video signal of is written. At the same time, based on the timing pulse TP2 obtained by shifting the timing pulse TP1 by 1V, the video signal f (t before 1V is obtained from the frame memory having the writing function.
-Δt) (hereinafter referred to as VSG2) is read.
【００２１】一方、１Ｈ期間映像信号ｆ(t) は、Ａ／Ｄ
変換器５においてタイミングパルスＴＰ１を１Ｖシフト
したタイミングパルスＴＰ２に基づいてアナログ−ディ
ジタル変換され映像信号ＶＳＧ３を生成する。ＶＲＡＭ
４の出力である映像信号ＶＳＧ２は、最小値検出回路６
で信号成分の最小値を検出され、また、Ａ／Ｄ変換器５
の出力である映像信号ＶＳＧ３は最小値検出回路７信号
成分の最小値が検出される。そして、それぞれの最小信
号レベルに基づいて中央値算出回路８で共通直流成分Ｄ
Ｃ１を算出する。この共通直流成分ＤＣ１は時間的に映
像信号ＶＳＧ２，ＶＳＧ３から１Ｈ期間遅れて生成され
る。そこで、時間的整合をとるために、映像信号ＶＳＧ
２，ＶＳＧ３は１Ｈメモリ１０，１１においてそれぞれ
１Ｈ遅延され、映像信号ＶＳＧ４，ＶＳＧ５を生成す
る。On the other hand, the video signal f (t) for the 1H period is A / D
The converter 5 analog-digital converts the timing pulse TP1 by 1 V to generate a video signal VSG3 based on the timing pulse TP2. VRAM
The video signal VSG2, which is the output of FIG.
The minimum value of the signal component is detected by the A / D converter 5
The minimum value of the signal component of the minimum value detection circuit 7 is detected in the video signal VSG3 which is the output of. Then, based on the respective minimum signal levels, the median value calculating circuit 8 common D component D
Calculate C1. The common DC component DC1 is generated with a time delay of 1H from the video signals VSG2 and VSG3. Therefore, in order to achieve time alignment, the video signal VSG
2, VSG3 is delayed by 1H in the 1H memories 10 and 11, respectively, and video signals VSG4 and VSG5 are generated.
【００２２】この１Ｈメモリ１０，１１はそれぞれ２個
の１Ｈメモリで構成されており、一方の１Ｈメモリに１
Ｈ分の映像信号の書込が終了すると、２個の１Ｈメモリ
の書込／読出機能が切り換えられて、先に読出機能を有
していた他方の１Ｈメモリに次の１Ｈ分の映像信号が書
き込まれる。同時に先に書込機能を有していた１Ｈメモ
リから、タイミングパルスＴＰ２を１Ｈシフトしたタイ
ミングパルスＴＰ３に基づいて１Ｈ前の映像信号ＶＳＧ
４，ＶＳＧ５が読み出される。Each of the 1H memories 10 and 11 is composed of two 1H memories, and one 1H memory has one 1H memory.
When the writing of the video signal for H is completed, the writing / reading function of the two 1H memories is switched, and the video signal for the next 1H is sent to the other 1H memory having the reading function previously. Written. At the same time, based on the timing pulse TP3 obtained by shifting the timing pulse TP2 by 1H from the 1H memory having the writing function, the video signal VSG 1H before is output.
4, VSG5 is read.
【００２３】そして、１Ｈメモリ１０の出力である映像
信号ＶＳＧ４は、差分器１２で共通直流成分を差し引か
れ、乗算器１４で増幅される。また、１Ｈメモリ１１の
出力である映像信号ＶＳＧ５は、差分器１３で共通直流
成分を差し引かれ、乗算器１５で増幅される。そして、
映像信号ＶＳＧ４の信号成分である信号Ｓ３と映像信号
ＶＳＧ５の信号成分である信号Ｓ４とが累積加算回路１
６に入力され、それぞれの信号の画素間で加算平均され
る結果、ノイズに埋もれた映像信号の中から真に意味の
ある信号成分を取り出すことができる。The video signal VSG4 output from the 1H memory 10 has a common DC component subtracted by the difference unit 12 and amplified by the multiplier 14. The video signal VSG5 output from the 1H memory 11 is subjected to subtraction of the common DC component by the differentiator 13 and amplified by the multiplier 15. And
The signal S3 that is the signal component of the video signal VSG4 and the signal S4 that is the signal component of the video signal VSG5 are cumulative addition circuit 1
As a result of being input to 6 and being averaged between the pixels of the respective signals, a truly meaningful signal component can be extracted from the video signal buried in noise.
【００２４】すなわち、この加算平均をＮ回繰り返すこ
とにより、信号処理の原理からノイズ成分がＮ1/2 倍に
抑制される。以上により、ＩＴＶカメラ等から入力され
た映像信号から、信号成分のみを強調することがきる。
なお、上記実施例において、フレームメモリ（ＶＲＡ
Ｍ）は書込用と読出用の２つ用意し、１フレーム分の書
込／読出が終わる都度、２つのＶＲＡＭの書込／読出機
能を切り換えて使用するようにしたが、これに限るもの
ではなく、静止画像信号や画像変化が遅い画像信号など
では１つだけ用意し、当該ＶＲＡＭの書込／読出動作が
１フレーム分終わる都度、書込／読出機能を交互に切り
換えて使用してもよい。That is, by repeating this addition and averaging N times, the noise component is suppressed to N 1/2 times due to the principle of signal processing. As described above, only the signal component can be emphasized from the video signal input from the ITV camera or the like.
In the above embodiment, the frame memory (VRA
M) is provided for writing and reading, and the writing / reading functions of the two VRAMs are switched and used each time writing / reading for one frame is completed, but this is not the only option. Rather, even if only one is prepared for a still image signal or an image signal whose image changes slowly, and the writing / reading function is alternately switched every time the writing / reading operation of the VRAM ends for one frame. Good.
【００２５】また、上記実施例において、所定周期を１
フレーム期間（１Ｖ）としたが、これに限るものではな
く、繰り返し周期に応じて任意に変更することができ
る。さらに、上記実施例において、加算平均する映像信
号を現在映像信号とその１Ｖ前の映像信号としたが、こ
れに限るものではなく、相関の強い１Ｖ前近傍の映像信
号であってもよい。Further, in the above embodiment, the predetermined cycle is 1
Although the frame period (1 V) is set, the present invention is not limited to this, and can be arbitrarily changed according to the repetition cycle. Further, in the above embodiment, the video signal to be added and averaged is the current video signal and the video signal 1V before the current video signal, but the video signal is not limited to this and may be a video signal near 1V before which the correlation is strong.
【００２６】[0026]
【発明の効果】以上説明したように、本発明に係る映像
信号処理回路によれば、入力される映像信号を所定周期
分遅延し、この遅延映像信号と現在映像信号とから共通
直流成分を除去し、夫々の信号成分を加算平均すること
により、ノイズの多い映像信号やコントラストの少ない
映像信号について、ノイズを抑制し、信号成分を強調す
ることができるので、照明器によりコントラストを調整
するような撮影現場でのエンジニアリング作業が少なく
なり、またコントラストのない画像の処理やノイズに埋
もれた画像の処理が可能になるという効果がある。As described above, according to the video signal processing circuit of the present invention, the input video signal is delayed by the predetermined period, and the common DC component is removed from the delayed video signal and the current video signal. However, by adding and averaging the respective signal components, noise can be suppressed and the signal components can be emphasized for a video signal with a lot of noise or a video signal with a low contrast, so that the contrast is adjusted by an illuminator. This has the effect of reducing the engineering work at the shooting site and enabling processing of images with no contrast or images buried in noise.
【図１】実施例の概略構成図である。FIG. 1 is a schematic configuration diagram of an embodiment.
【図２】１水平帰線期間映像信号の図である。FIG. 2 is a diagram of a video signal during one horizontal blanking period.
【図３】１フレーム期間の映像信号の図である。FIG. 3 is a diagram of a video signal in one frame period.
【図４】映像信号における直流分と変化分を表す図であ
る。FIG. 4 is a diagram showing a DC component and a variation component in a video signal.
１，５ Ａ／Ｄ変換器 ２ タイミングパルス発生器 ３ １Ｖシフト回路 ４ フレームメモリ（ＶＲＡＭ） ６，７ 最小値検出回路 ８ 中央値算出回路 ９ １Ｈシフト回路 １０，１１ １Ｈメモリ １２，１３ 差分器 １４，１５ 乗算器 １６ 累積加算回路 Ａ 遅延手段 Ｂ 共通レベル検出手段 Ｃ 共通レベル除去手段 Ｄ 加算平均手段 1,5 A / D converter 2 Timing pulse generator 3 1V shift circuit 4 Frame memory (VRAM) 6,7 Minimum value detection circuit 8 Median value calculation circuit 9 1H shift circuit 10,11 1H memory 12,13 Differentiator 14 , 15 multiplier 16 cumulative addition circuit A delay means B common level detection means C common level removal means D addition and averaging means
Claims (1)
の所定区間の映像信号が所定周期で連続的に繰り返し入
力される映像信号の信号成分抽出を行う映像信号処理回
路において、入力される映像信号を所定周期分遅延させ
る遅延手段と、該遅延手段の遅延映像信号と現在の映像
信号との間で信号変化部以外の共通レベルを検出する共
通レベル検出手段と、前記遅延映像信号と前記現在映像
信号とから前記共通レベル検出手段で検出した共通レベ
ルを除去する共通レベル除去手段と、該共通レベル除去
手段で共通レベルを除去した前記遅延映像信号と前記現
在映像信号との加算平均を行う加算平均手段とを備えた
ことを特徴とする映像信号処理回路。1. A video signal input circuit in a video signal processing circuit for extracting a signal component of a video signal output from an ITV camera such as a video signal in a predetermined section, which is continuously and repeatedly input in a predetermined cycle. Delaying means for delaying by a predetermined period, common level detecting means for detecting a common level other than the signal changing portion between the delayed video signal of the delay means and the current video signal, the delayed video signal and the current video A common level removing means for removing the common level detected by the common level detecting means from the signal, and an arithmetic mean for performing an arithmetic mean of the delayed video signal and the current video signal from which the common level has been removed by the common level removing means. And a video signal processing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283083A JPH05122563A (en) | 1991-10-29 | 1991-10-29 | Video signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283083A JPH05122563A (en) | 1991-10-29 | 1991-10-29 | Video signal processing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122563A true JPH05122563A (en) | 1993-05-18 |
Family
ID=17660999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283083A Pending JPH05122563A (en) | 1991-10-29 | 1991-10-29 | Video signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122563A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015203574A (en) * | 2014-04-11 | 2015-11-16 | イメージテック株式会社 | X-ray inspection device and x-ray sensitivity correction method |
-
1991
- 1991-10-29 JP JP3283083A patent/JPH05122563A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015203574A (en) * | 2014-04-11 | 2015-11-16 | イメージテック株式会社 | X-ray inspection device and x-ray sensitivity correction method |
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