JPS63185067A - Semiconductor insulated gate field effect transistor and manufacture of the same - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ｘ　２−ｈ匹皿旦皇Ｉ この発明は半導体トランジスタ、更に具体的に云えば、
金属−酸化物一半導体（ＭＯＳ）トランジスタの様な絶
縁ゲート電界効宋トランジスタに関する。[Detailed Description of the Invention]
It relates to insulated gate field effect transistors, such as metal-oxide-semiconductor (MOS) transistors.

、従来の技術及び問題点 個別部品としてのトランジスタからＶＬＳＩ（ｌｉ１人
規模集積）回路までに及ぶ電子装置は、過去何年かにわ
たって、いろいろの方法でコスト及び性能が改善されて
いる。その１つのやり方は、使われる回路素子の寸法を
小ざくすることである。BACKGROUND OF THE INVENTION Over the past years, electronic devices ranging from transistors as discrete components to VLSI (Li single scale integrated) circuits have improved in cost and performance in a variety of ways. One way to do this is to reduce the size of the circuit elements used.

７１幕本回路素子がトランジスタであり、更に高級で一
層密度の高い回路では、絶縁ゲート電界効果トランジス
タ（ＩＧＦＥＴ＞である。現在の技術はこの様なトラン
ジスタで土にシリコンを′＋導体、ぞして酸化シリコン
を絶縁体として用いている。71 Curtain Main circuit elements are transistors, and in higher-grade, higher-density circuits are insulated gate field-effect transistors (IGFETs).Current technology uses such transistors with silicon as a conductor. Silicon oxide is used as an insulator.

この為、この結果得られるトランジスタが普通金属−酸
化物−半導体電界効果トランジスタ、即ち、ＭＯＳＦＥ
Ｔとげばれる。従って、製造し１ｇるＭＯ８Ｆ［Ｔが小
さくなればなるほど、シリコン・スライス上の所定の表
面積を占めるＭＯ８Ｆ［Ｉ’がそれだ（〕多くなり、こ
れによって一層″？ＱＩでイｊ力なＶＬＳ　（回路をコ
ストを上ばて製造することが出来る。For this reason, the resulting transistor is usually a metal-oxide-semiconductor field effect transistor, or MOSFE.
T is thorned. Therefore, the smaller the MO8F[T produced per gram, the more MO8F[I'] will occupy a given surface area on the silicon slice, which makes the VLS ( Circuits can be manufactured at increased cost.

ＭＯＳＦＥＴの寸法を縮小する際のυ１約が、トランジ
スタのチャンネル長の寸法である場合が多い。チャンネ
ル長 インの間の区域であり、ディジタルの用途では、これを
選択的に非導電にし及び導電させて、所望のディジタル
動作を行なわせる。従って、作用能力のある半導体装置
を製造する為には、明確に限定されたチャンネル長 のチャンネル長が次第に小さくなるにつれて、僅かなｎ
上の誤差又は小さな粒子状汚染物によって、チャンネル
が直ぐに永久的に短絡し、トランジスタ及びＶＬＳ　Ｉ
装置が作用しなくなる様にすることがある。When reducing the size of a MOSFET, υ1 is often the size of the channel length of the transistor. The area between the channel lengths, which in digital applications can be selectively non-conductive and conductive to perform the desired digital operation. Therefore, in order to manufacture functional semiconductor devices, it is necessary to use a small n
Errors above or small particulate contaminants can quickly permanently short the channel, causing the transistor and VLS I
It may cause the device to become inoperable.

更に、周知の様に、チャンネル長は装置の重要な電気特
性を左右する。その１つの特性は、ゲート電圧に対する
ソース・ドレイン電流の依存性の値であり、これは普通
装置のトランスコンダクタンスと呼ばれる。装置のトラ
ンスコンダクタンスが増加するにつれて、トランジスタ
のスイッチング速皮が高くなる。所望の電気的な挙動を
持つ集積回路を製造する為には、集積回路内にある個別
のトランジスタのトランスコンダクタンスを十分に！、
１ｌｔｌｌな番）ればならない。この為には、こういう
装置のＭＯＳトランジスタのチャンネル長を十分にｉ、
ＩＪ　ｍすることが必要である。Additionally, as is well known, channel length dictates important electrical characteristics of the device. One such property is the value of the dependence of the source-drain current on the gate voltage, which is commonly referred to as the transconductance of the device. As the transconductance of the device increases, the switching speed of the transistor increases. In order to produce an integrated circuit with the desired electrical behavior, the transconductance of the individual transistors within the integrated circuit must be sufficient! ,
1ltll's turn). For this purpose, the channel length of the MOS transistor of this type of device must be set to i,
It is necessary to do IJ m.

従って、非常に小さいが制ｍ　’１１能なチャンネル長
を持つＭＯＳ　Ｆ　Ｆ　１−をＶＬＳＩの回路設計に取
入れることが望まし、い。従来、制御可能であった最小
のチャンネル長は１ミク［１ン（マイク１１メータ）程
度であった。現在の方法は、主に写真製版であるが、許
容公差を２０％よりよくして、１ミクロンより小さいパ
ターンを焼付１Ｊるのが現在の装置では困難であるため
、一層小さいトランジスタを実質的に製造することが出
来ない。１つの装置の中で又は装置毎にブヤンネル艮が
２０％変化すると、回路の電気的な性能は希望するもの
に至らない。Therefore, it is desirable to incorporate a MOS F F1- with a very small but controllable channel length into the VLSI circuit design. Conventionally, the minimum channel length that could be controlled was about 1 mic (11 meters). Current methods are primarily photolithographic, but it is difficult with current equipment to print patterns smaller than 1 micron with tolerances better than 20%, making it virtually impossible to print even smaller transistors. cannot be manufactured. A 20% variation in Bouyannelle within a device or from device to device results in less than desired electrical performance of the circuit.

従って、この発明の目的は、ｎ度のチャンネル長の制御
が出来る様な方法によって製造することの出来る、短い
ヂ１１ンネル長を持つＭＯＳトランジスタ構造を提供す
ることである。It is therefore an object of the invention to provide a MOS transistor structure with a short channel length that can be manufactured by a method that allows control of the channel length by n degrees.

この発明の別の目的は、１分に制御されたヂトンネル長
を持つと共にゲート・ドレイン闇静電容醋を最小限に抑
えたＭＯＳトランジスタ構造を提供することである。Another object of the invention is to provide a MOS transistor structure with controlled detunneling length of 1 minute and minimized gate-drain dark capacitance.

この発明の別の目的は、１ミクロン未満のチャンネル長
を持つと共に、占めるシリコン表面積が小さいＭＯＳト
ランジスタ構造を提供することである。Another object of the invention is to provide a MOS transistor structure having a channel length of less than 1 micron and occupying a small silicon surface area.

この発明の別の１的は、この様なＭＯＳトランジスタ構
造を￥Ｊ造する方法を提供することである。Another object of the invention is to provide a method for manufacturing such a MOS transistor structure.

ディジタル論理動作では、チャンネルのどちら側を反対
側に対して正にバイアスするか（即ち、ｎチャンネル拡
散部のドレインとして作用させるか）に関係なく、トラ
ンジスタの動作が同じであることが好ましい。更に、高
圧の用途では、この様なトランジスタを構成する時の高
いドーピング密度を避けるのが役立つ場合が多い。こう
いう高いドーピング密度は、短いチャンネル長とＩｌｌ
連して、ソース・チャンネル間のｐｎ接合のダイオード
降伏電圧を制限すると共に、チャンネル領域が比較的低
い電圧で「パンチスルー」を起し、こうしてトランジス
タに印加することの出来るバイアス１１ζ圧を制限する
。In digital logic operation, the operation of the transistor is preferably the same regardless of which side of the channel is positively biased relative to the opposite side (ie, acting as the drain of the n-channel diffusion). Furthermore, in high voltage applications it is often helpful to avoid high doping densities when constructing such transistors. These high doping densities result in short channel lengths and Ill
This in turn limits the diode breakdown voltage of the source-to-channel pn junction, and the channel region "punchthroughs" at relatively low voltages, thus limiting the bias 11ζ pressure that can be applied to the transistor. .

従って、この発明の目的は、１ミクロンより小さい短い
ブーヤンネル長を持ち、高度のチャンネル長の制御が出
来る様な方法によってＭ造され、トランジスタの動作が
、チャンネル間 レイン領域として作用させるかに無関係である様なＭＯ
Ｓトランジスタ構造を提供することである。It is therefore an object of the present invention to fabricate a transistor with a short Bouyan channel length of less than 1 micron and in such a way that a high degree of channel length control is possible, and the operation of the transistor is independent of whether it acts as an interchannel rain region. A certain MO
The present invention is to provide an S transistor structure.

この発明の別の目的は、チャンネル長が十分に制御され
、ゲート・ドレイン間の静電容縫を最小限に抑え、使う
シリコン表面積が小さいと云う利点を持ち、高圧動作が
出来る縦形Ｍ　ＯＳ　’Ｉ・ランジスタ１Ｍ３２ｔを提
供することである。Another object of the present invention is to provide a vertical MOS 'I with well-controlled channel length, minimal gate-drain capacitance, and low silicon surface area, and capable of high voltage operation. - To provide transistors 1M32t.

この発明の別の目的は、上に述べた利点を持つと共に、
改良されたダイオード降伏電圧及び改良されたバンチス
ルー電圧を持つＭ　ＯＳ　ｌ−ランジスタを提供するこ
とである。Another object of the invention is to have the above-mentioned advantages and to
An object of the present invention is to provide a MOS l-transistor with improved diode breakdown voltage and improved bunch-through voltage.

この発明のその他の目的及び利点は、１ス下図面につい
て説明する所から、当業者に明らかになろう。Other objects and advantages of the invention will become apparent to those skilled in the art from the description of the drawings below.

、１　、を解決する　の手段及び作 この発明は、ゲート酸化物をトレンチ内にデポジットし
、チャンネルがトレンチの側面に沿って垂直方向に作ら
れる様なＭＯ８ｊｆｆ界効果トランジスタに用いること
が出来る。ソース、チャンネル及びドレイン領域が基板
に対する３回の拡散によって形成され、ドレイン領域が
この３者の内で一番深く、チャンネルが次に深く、ｎつ
ソース及びドレインとは反対の８Ｉ電型であり、ソース
領域が・一番浅い拡散である。トレン１内のゲート酸化
物に隣接して同形に配置した電極により、トレンチの側
面に沿った、ソースからドレインまでのＳ電ヂャンネル
の有無をａ、１ＩＩＩｌすることが出来る。一番深い拡
散、即ち、ドレインは、その電極の下にある、トレンチ
から隔たる領域で一層深くなる様に作り、こうしてドレ
イン抵抗及びゲート・ドレイン間静電容量を最小限に抑
える。装置の閾値ＭＬ〔を外部から制御する為に、電極
をチャンネル拡散部に接続することが出来る。SUMMARY OF THE INVENTION The present invention can be used in MO8jff field effect transistors in which the gate oxide is deposited in a trench and the channel is created vertically along the sides of the trench. The source, channel and drain regions are formed by three diffusions into the substrate, with the drain region being the deepest of the three and the channel being the next deepest, with an 8I type opposite to the source and drain. , the source region is the shallowest diffusion. The conformally placed electrodes adjacent to the gate oxide in the trench 1 allow for the presence or absence of an S-channel from source to drain along the sides of the trench. The deepest diffusion, ie, the drain, is made deeper in the region below the electrode and away from the trench, thus minimizing drain resistance and gate-to-drain capacitance. Electrodes can be connected to the channel diffusion in order to externally control the threshold ML of the device.

更にこの発明は、トレンチ内にゲート酸化物がデボジツ
ｉ・されていて、チャンネルがトレンチのＪ１側に沿っ
て垂ｉ方向に作られている様なＭＯ８電界効果トランジ
スタに用いることが出来る。エピタキシャル層にチャン
ネル領域を拡散することにより、トランジスタが作られ
る。この拡散は多数の段階に分けて行なうことが出来る
。第１の打込み及び拡散が、隣合ったトランジスタの間
の隔Ｖ領域を形成する。この拡散はエピタキシャル層よ
り上方の基板に達する。第２の打込み及び拡散はエピタ
キシャル層の表面から拡厚っていてよく、エピタキシャ
ル層の部分を互いに隔離するのに役ｔｒち、こうしてソ
ース及びドレイン領域がｒｉＪＪ格しない様にする。第
３の段階はエピタキシャル層の表面の下にチャンネル領
域を形成するものであり、このチャンネル領域が第２の
打込み及び拡散によって形成された領域に接続される。Furthermore, the invention can be used in MO8 field effect transistors in which the gate oxide is deposited in the trench and the channel is oriented vertically along the J1 side of the trench. A transistor is created by diffusing a channel region into an epitaxial layer. This diffusion can be done in a number of stages. A first implant and diffusion forms a spacing V region between adjacent transistors. This diffusion reaches the substrate above the epitaxial layer. The second implant and diffusion may extend from the surface of the epitaxial layer and serve to isolate portions of the epitaxial layer from each other, thus preventing source and drain regions from becoming RIJJ. The third step is to form a channel region below the surface of the epitaxial layer, which is connected to the region formed by the second implant and diffusion.

エピタキシャル層を通って基板まで入込むトレンチをエ
ッチした後、そしてトレンチ内にゲート酸化物を成長さ
せた後、ゲート酸化物に隣接してゲート１権を同形に配
置する。このゲート電極がトレンチの側面に沿って、ソ
ースからドレインまでのチャンネルの導電を制御する。After etching a trench through the epitaxial layer to the substrate and growing a gate oxide within the trench, a gate 1 right is conformally placed adjacent to the gate oxide. This gate electrode controls conduction of the channel from source to drain along the sides of the trench.

トランジスタの閾値電圧を制御する為に、電極をチャン
ネル拡散部又は基板に接続することが出来る。エピタキ
シャル領域を使ってソース及びドレイン領域を形成する
ことにより、ダイオード降伏電圧及びバンチスルー電圧
が高くなると共に、トランジスタの対称的な動作が出来
る。An electrode can be connected to the channel diffusion or to the substrate to control the threshold voltage of the transistor. The use of epitaxial regions to form the source and drain regions increases diode breakdown voltage and bunch-through voltage, as well as allows for symmetrical operation of the transistor.

友−隻−１ 従来、１ミク［コン未満のチャンネル長を持つ金属−酸
化物−半導体電界効果１〜ランジスタ（ＭＯ８ＦＥ　ｒ
）を製造する種々の方法が提案されている。こういう方
法は、ＶＬＳ　１回路に要求される許容公差に一員性を
もって製造するのが困難であるとか、処理が非常に費用
がかかる又はｌ！ｉ雑であるとか或いはその両りである
と云う欠点があった。Friend ship-1 Conventionally, metal-oxide-semiconductor field effect 1 to transistor (MO8FE r
) have been proposed. These methods are difficult to manufacture to the tolerances required for VLS 1 circuits, are very expensive to process, or are difficult to manufacture to the required tolerances. It had the disadvantage of being either sloppy or both.

こういう方法がトランジスタを反復的に経済的に製造す
ることが出来なかったことが、この出願の発明の取上げ
る所である。The inability of such methods to repeatedly and economically manufacture transistors is the focus of the invention of this application.

第１ａ図には、周知の写真製版方法によって製造された
ＭＯＳトランジスタの断面図が示されている。ゲート酸
化物２は、二酸化シリコン、窒化シリコン又はその他の
誘電体材料の薄膜であるが、シリコン基板３の表面の選
ばれた区域の上に成長ざｔ！’Ｕ、ＭＯ８Ｆ［Ｔの絶縁
誘電体として作用させる。ポリシリコン層４を基板３の
全面の上にデポジットし、ゲート電極として作用させる
が、パターンを定めて所望の幅（今の場合は約０．５ミ
クロン）にエッチ覆る。この様にパターンを定めで１ツ
チングした後、燐又は砒素（ｎ形ドーピングの場合）又
は硼素（ｐ形ドーピングの場合）の様なドーパントをデ
ポジットし、拡散させて、ソース領１ｄ６及びドレイン
領域８を作る。第１ａ図の例では、ソース領域６及びド
レイン領域８の１（Ｉ）ｊの名称は任意である。第１ａ
図は、ソース領域６、ドレイン領域８及びゲート電極４
に対りる夫々のソース、ドレイン及びゲート接続部を略
図で示しである。FIG. 1a shows a cross-sectional view of a MOS transistor manufactured by a known photolithography method. Gate oxide 2, which is a thin film of silicon dioxide, silicon nitride or other dielectric material, is grown on selected areas of the surface of silicon substrate 3! 'U, MO8F[T acts as an insulating dielectric. A polysilicon layer 4 is deposited over the entire surface of the substrate 3, to act as a gate electrode, and is patterned and etched over to the desired width (approximately 0.5 microns in this case). After this patterned doping, a dopant such as phosphorous or arsenic (for n-type doping) or boron (for p-type doping) is deposited and diffused into the source region 1d6 and the drain region 8. make. In the example of FIG. 1a, the names 1(I)j of the source region 6 and drain region 8 are arbitrary. 1st a
The figure shows a source region 6, a drain region 8, and a gate electrode 4.
3 schematically shows the respective source, drain and gate connections for the FIG.

動作について説明すると、第１ａ図のＭＯＳトランジス
タは、ソース領域６とドレイン領域８の間の導電が、ポ
リシリコン・ゲート４の下にある導電チャンネルの存在
及びその範囲に関係する様になっており、この導電チャ
ンネルがソース領域６に対するポリシリコン・ゲート４
の電圧に関係することは周知の通りである。、基板３が
ｐ形であると仮定し、ソース領１４６及びドレイン領域
８がｎ形であると仮定すると、ソース領＋ｆＪ、６に較
べてポリシリコン・ゲート４に正の電圧を印加すると、
ゲート酸化物２にかかる電界の為に、ソース領域６及び
ドレイン領１４８の間のｐ影領域が反転する傾向がある
。この領域の１強い」反転が起る点（その簡のソース領
域６に対するポリシリコン・ゲート４の電圧を閾値電圧
と定義する）で、ソース領域６に較べてドレイン領域８
に正の電位を印加すれば、電流がドレイン領域８からソ
ース領域６にＳ電する。今日の集積回路では、第１ａ図
のトランジスタはエンハンスメント・モード形であり、
これはポリシリコン・ゲート４とソース領域領域６の間
の電圧の差がゼロの状態（ドレイン領域８はソース領域
６に対して正のバイアスを持つている状態）で、ソース
領域６からドレイン領域８までのポリシリコン・ゲート
４の下にＪ［チャンネルが存在しない（即ら、閾ｆＩｉ
電１［がゼロより大きい）ことを意味する。In operation, the MOS transistor of FIG. 1a is such that the conduction between the source region 6 and the drain region 8 is dependent on the presence and extent of a conductive channel beneath the polysilicon gate 4. , this conductive channel connects the polysilicon gate 4 to the source region 6.
It is well known that this is related to the voltage of , assuming that the substrate 3 is p-type and the source region 146 and drain region 8 are n-type, applying a positive voltage to the polysilicon gate 4 compared to the source region +fJ,6 yields:
Due to the electric field across the gate oxide 2, the p shadow region between the source region 6 and drain region 148 tends to invert. At the point where a strong inversion of this region occurs (the voltage of the polysilicon gate 4 with respect to the source region 6 is defined as the threshold voltage), the drain region 8 is compared to the source region 6.
When a positive potential is applied to , a current flows from the drain region 8 to the source region 6 . In today's integrated circuits, the transistor in Figure 1a is of the enhancement mode type;
This is a state in which the voltage difference between the polysilicon gate 4 and the source region 6 is zero (the drain region 8 has a positive bias with respect to the source region 6), and the voltage difference between the source region 6 and the drain region 6 is zero. There is no J[channel under the polysilicon gate 4 up to 8 (i.e., threshold fIi
It means that the electric current is 1 [is greater than zero].

然し、トランジスタのチャンネル長が短くなるにつれて
、第１ａ図のトランジスタの性能の望ましくない変動性
が大きくなる。例えば、現在の写真製版技術は最小のゲ
ート幅と、パターンを定めた時に約０．５ミクロンにｖ
１限している。ポリシリコン・エッチ・ブＯセスの変動
により、ポリシリコン・ゲート４の幅がかなり（０，１
ミクロン程度、又は所期のゲート幅の２０％）変化する
ことがある。更に、第１ａ図から明らかな様に、ソース
領域６及びドレイン領域８はポリシリコン・ゲート４の
下に横方向の拡散部を持つ拡散領域である。従って、拡
散過程の変動により、横方向拡散部に変動が起り、その
結果ソース領１４６とドレイン領域８の間のチャンネル
長に史に変動が起ることがある。第１ａ図で、チャンネ
ル長全体が基板３の表面にあるから、トランジスタが占
める表面積がチャンネル長と直接的な関係があることに
注意されたい。こういう理由で、製造設備が１ミクロン
未満のチャンネル長を持つ第１ａ図のトランジスタ、を
−ｒ３竹をもっＵＩＦＪ造する能力並びに第１ａ図のト
ランジスタを用いた集積回路の表面積を縮小し得る能力
が必然的にｌ＋ＩＪ限される。However, as the channel length of the transistor decreases, the undesirable variability in performance of the transistor of FIG. 1a increases. For example, current photolithography technology has a minimum gate width and a voltage of approximately 0.5 microns when patterned.
Limited to 1. Due to variations in the polysilicon etch process, the width of the polysilicon gate 4 can vary considerably (0,1
may vary (on the order of microns or 20% of the intended gate width). Furthermore, as can be seen in FIG. 1a, the source region 6 and drain region 8 are diffusion regions with lateral diffusions below the polysilicon gate 4. Therefore, variations in the diffusion process may cause variations in the lateral diffusion region, resulting in variations in the channel length between the source region 146 and the drain region 8 over time. Note in FIG. 1a that the entire channel length is at the surface of the substrate 3, so that the surface area occupied by the transistor has a direct relationship to the channel length. For this reason, manufacturing equipment has the ability to fabricate the Figure 1a transistor with channel lengths of less than 1 micron, as well as the ability to reduce the surface area of integrated circuits using the Figure 1a transistor. It is necessarily limited to l+IJ.

次に第１ｂ図には、第１ａ図のトランジスタに固有なこ
ういう問題の幾つかを軒減しようとする従来のＭＯＳト
ランジスタが示されている。第１ｂ図のＭＯＳトランジ
スタは第１ａ図のＭＯＳトランジスタと略同様であるが
、ゲート酸化物２及びポリシリコン・ゲート４の下に強
くドープした領域１０が存在する点が異なる。強くドー
プした領域１０は、ソース領域６及びドレイン領域８に
使われるドーパントとは反対の尋常り（のドーパントの
イオン・ビームを基板３に打込むことにより、ゲート酸
化物２の成長の萌に作られる。例えば、第１ｂ図のトラ
ンジスタをｎチャンネルにする場合、基板３がｐ形であ
り、ソース領域６及びドレイン領域８がｎ形であり、従
って強くドープした領域１０はｐ形であって、Ｎ県イオ
ンのビームによって作られる。ゲート酸化物２を成長さ
せる際の余分の拡散の後、又は別個の内方駆動拡散■稈
により、ｐ十形領域１０が基板の中に所望の深さまで伸
びる。その後、ポリシリコン４をデポジットし、パター
ンを定め、エッチすることは前に述べた通りである。ｐ
−４形領域１０が存在することにより、チャンネル層が
ポリシリコン・ゲート４の幅によらず、その代りにＰ十
形領域１０の幅に関係する為に、ポリシリコン・ゲート
４を実際のチャンネルより幅広くすることが出来る。そ
の後、燐又は砒素をデポジットして拡散し、ソース領域
６及びドレイン領域８を形成するが、１）十形領域１ｏ
がチャンネルを定めているから、横方向拡散はあまり影
響がない。Ｆ）十形領域１０の不純物濃度がソース領域
６及びドレイン領域８の不純物濃瓜の少なくとも１０倍
であり、この為、もしｎ形不細物がＰ十形領域１ｏの中
に拡散しても、このｎ形不細物のｌＩ麿はＰ十形領域１
０にあるｐ彫工細物の濃度に較べて問題にならない。そ
の結果、ポリシリコン・ゲート４のパターンぎめの精度
に左右されないチャンネルの短いＭＯＳトランジスタを
形成することが出来るが、その為には、余分のイオン打
込み工程が必要であり、これは半轡体装置を製造する時
のコストのかかる工程である。Turning now to FIG. 1b, a conventional MOS transistor is shown which attempts to alleviate some of these problems inherent in the transistor of FIG. 1a. The MOS transistor of FIG. 1b is substantially similar to the MOS transistor of FIG. 1a, except that there is a heavily doped region 10 beneath the gate oxide 2 and polysilicon gate 4. The MOS transistor of FIG. The heavily doped region 10 is formed at the beginning of the growth of the gate oxide 2 by implanting into the substrate 3 an ion beam of a dopant opposite to that used for the source region 6 and drain region 8. For example, if the transistor of FIG. After extra diffusion in growing the gate oxide 2, or by a separate inwardly driven diffusion culm, the p-domain region 10 extends to the desired depth into the substrate. Thereafter, polysilicon 4 is deposited, patterned and etched as previously described.p
The presence of the −4-shaped region 10 allows the channel layer to be independent of the width of the polysilicon gate 4, but is instead related to the width of the P-shaped region 10. It can be made wider. Thereafter, phosphorus or arsenic is deposited and diffused to form the source region 6 and drain region 8.
defines the channel, so lateral diffusion has little effect. F) The impurity concentration of the 10-type region 10 is at least 10 times that of the source region 6 and drain region 8, so that even if n-type impurities diffuse into the P-10 region 1o, , this n-type impurity lImaro is P-decade region 1
This is not a problem compared to the concentration of p-carvings at 0. As a result, it is possible to form a short channel MOS transistor that is not affected by the precision of the patterning of the polysilicon gate 4, but this requires an extra ion implantation step, which This is a costly process when manufacturing.

更に、ポリシリコン・ゲート４は、第１ａ図のトランジ
スタと同様に、依然として少なくとも０．５ミクロンの
幅にパターンを定めるから、この装置が占める表面積は
比較的大きい。第１ｂ図の装置の電気特性も、ソース領
域６及びドレイン領域８に対するポリシリコン・ゲート
４の重なりの影響を受ける。これは、その間にゲート酸
化物２を挟んだこの噛なりが、有意のゲート・ソース問
ゲート・ドレイン間静電容ωを設定し、装置のスイッチ
ング特性を劣化させるからである。Furthermore, since the polysilicon gate 4 is still patterned to a width of at least 0.5 microns, similar to the transistor of FIG. 1a, the surface area occupied by the device is relatively large. The electrical characteristics of the device of FIG. 1b are also affected by the overlap of the polysilicon gate 4 with respect to the source region 6 and drain region 8. This is because this interlock, with the gate oxide 2 in between, sets up a significant gate-to-source and gate-to-drain capacitance ω, degrading the switching characteristics of the device.

第１Ｃ図は従来の１ミクロン未満の１ヤンネル長を持つ
別のＭＯＳトランジスタを示す。このトランジスタでは
、基板３の本体の中に、トレンチ１２のパターンを定め
てエッチする。燐でドープされたシリコン（ｎチャンネ
ル・トランジスタに対し。ｆｌＬ、、ｐチャンネル・ト
ランジスタに対しては１索又は別の■族ドーパントを使
う）を化学反応気相成長により、好ましくは低圧化学反
応気相成長（ＬＰＧＶＤ）方法によってトレンチ１２の
底にデポジットする。あるｌＮ１Ｆｌの間、シリコンを
＾ｒ−の環境にざらした後、燐のドーパントが周囲の領
域に拡散し、トレンチの底でシリコンの中に拡散した専
電ＷＪ１４が残る。ソース領域６及びドレイン領域８を
形成するｎチャンネル拡散部も、トレンチの底に導電層
１４を形成するのと同じＩＰ　ＣＶ　Ｄ方法によって作
られるが、或い番よトレンチ１２のパターンを定めてエ
ツチングする前の標準的な拡散によって行なっＣもよい
。ソース領域６及びドレイン領域８が基板３内に存在す
る状態になってから、ゲート酸化物２及びポリシリコン
・ゲート４を夫々成長させ並びにデポジットする。FIG. 1C shows another conventional MOS transistor with a single channel length of less than 1 micron. In this transistor, a pattern of trenches 12 is defined and etched into the body of the substrate 3. Phosphorus-doped silicon (for n-channel transistors, flL, for p-channel transistors use one or another group II dopant) is deposited by chemical vapor deposition, preferably in a low-pressure chemical vapor deposition process. It is deposited on the bottom of the trench 12 by a phase epitaxy (LPGVD) method. After exposing the silicon to the r- environment for some lN1Fl, the phosphorous dopant diffuses into the surrounding region, leaving a dedicated WJ14 diffused into the silicon at the bottom of the trench. The n-channel diffusions forming source region 6 and drain region 8 are also made by the same IP CVD method used to form conductive layer 14 at the bottom of the trench, but with the exception that trench 12 is patterned and etched. C may also be performed by standard diffusion prior to treatment. Once source region 6 and drain region 8 are present in substrate 3, gate oxide 2 and polysilicon gate 4 are grown and deposited, respectively.

このトランジスタは、第ｔａｅＲ１及び第１ｂ図につい
て前に述べたトランジスタと同じく、ポリシリコン・ゲ
ート４に印加された電！（に応じて動作りる。ポリシリ
コン・ゲート４の電位がソース領域６及び導電層１４の
間、並びドレイン領域８及び導電層１４１４の間のＰ影
領域を反転するから、電流がドレイン領域８からソース
領域６に流れることが出来る。第１Ｃ図のトランジスタ
は、チャンネル長の一部分が基板３の面に対しである角
度の向きである為に、そのチャンネル長よりも小さい表
面積を占める様に製造することが出来るが、トランジス
タのチャンネル長は依然として１ミクロンを越え、これ
は１ミクロン未満のチャンネル長を持つトランジスタの
トランスコンダクタンス（並びにそれに伴ってスイッチ
速麿）の利点の幾分かが打消される傾向がある。更に、
第１Ｃ図のトランジスタでは、「）形区域（ソース領域
６、ドレイン領域８及び導電層１４）の上にポリシリコ
ン・ゲート４のかなりの重なりが存在することに注意さ
れたい。この為、トランジスタに対する４荷として作用
する有意の寄生静電容耐が生ずる。This transistor, like the transistors previously described with reference to FIGS. taeR1 and FIG. Since the potential of the polysilicon gate 4 reverses the P shadow region between the source region 6 and the conductive layer 14 and between the drain region 8 and the conductive layer 1414, the current flows through the drain region 8. 1C to the source region 6. The transistor of FIG. However, the channel length of the transistor is still greater than 1 micron, which negates some of the transconductance (and therefore switch speed) advantages of transistors with channel lengths less than 1 micron. There is a tendency.Furthermore,
Note that in the transistor of FIG. A significant parasitic capacitance occurs which acts as a 4-charge.

こういう静電容量は、甲にポリシリコン・ゲート４の幅
を調節することによって減らすことは出来ず、その代り
に、ゲートとソース及びゲートとドレインの小なりを少
なくする為に、ソースに＋　ｌＩｌ！６及びドレイン領
域８の拡散の深さを変えることによって減少しなければ
ならない。然し、それに応じてトレンチ１２の深さも浅
くしないと、チせンネル長が拡散の深さと共に変化する
。ソース領域６及びドレイン領域８の拡散の深さの変化
に関係なり、導電１１１１４に対するポリシリコン・ゲ
ート４の小なりは容易に最小にすることが出来ない。These capacitances cannot be reduced by adjusting the width of the polysilicon gate 4, but instead add +lIl to the source to reduce the gate-to-source and gate-to-drain differences. ! 6 and drain region 8 must be reduced by varying the depth of diffusion. However, unless the depth of trench 12 is reduced accordingly, the channel length will change with the depth of the diffusion. Due to variations in the depth of the diffusions of the source region 6 and drain region 8, the smallness of the polysilicon gate 4 relative to the conductor 11114 cannot be easily minimized.

最後に、導電層１４を正しく作る為に必要な【１〕Ｃｖ
Ｄ方法は、こういう技術を利用しないプロ廿スに較べて
、非常にコストがかかる。Finally, [1] Cv required to properly form the conductive layer 14
Method D is significantly more costly than processes that do not utilize this technology.

第２図にはこの発明のトランジスタの断面図が示されて
おり、このトランジスタの構成部分をム■しく説明する
。例として、第２図の１−ランジスタはｎチャンネル・
トランジスタであるが、以下説明する構造がｐブー１ｒ
ンネル・トランジスタにも同じく適用し＃ｌＩることを
承知されたい。ｊ、（板２０は単結晶シリコンで、＜１
００＞配向を持ち、ｐ形になる様に軽くドープされてい
る。基板２０にトレンチ２２がエッチされるが、これは
略矩形の断面形である。第２図ではゲート酸化物２４と
して示した二酸化シリコン層がトレンチ２２と同形であ
り、ゲート誘電体として作用する。この実施例のゲート
酸化物２４を二酸化シリコンと述べたが、窒化シリコン
の様な外の誘電体材料を使っても同じ役に立つことを承
知されたい。ゲート電極２６がゲート酸化物２４と同形
であり、導電材料、好ましくは多結晶シリコンで作られ
る。ドレイン領！４２８は燐でドープした領域（ｎ形）
であって、す板２０の表面まで及びトレンチ１２の区域
内の予定の深さまで伸びている。チャンネル領域３０は
硼素でドープした領域（ｐ形）であって、同じく基板２
０の表面まで伸びているが、トレンチ２２の区域では、
ドレイン領域２８よりも浅い。ソース領域３２は砒素で
ドープした領域であって、これも基板２０の表面まで伸
びているが、トレンチ２２の区域ではチャンネル領域３
０より浅い。FIG. 2 shows a sectional view of the transistor of the present invention, and the constituent parts of this transistor will be explained in detail. As an example, the 1-transistor in Figure 2 is an n-channel transistor.
Although it is a transistor, the structure explained below is pbo 1r.
Please note that the same applies to channel transistors. j, (plate 20 is single crystal silicon, <1
It has a 00> orientation and is lightly doped to be p-type. A trench 22 is etched into substrate 20, which is generally rectangular in cross-section. A silicon dioxide layer, shown in FIG. 2 as gate oxide 24, is conformal to trench 22 and acts as the gate dielectric. Although gate oxide 24 in this embodiment is described as silicon dioxide, it should be appreciated that other dielectric materials, such as silicon nitride, may be used with equal utility. A gate electrode 26 is conformal to gate oxide 24 and is made of a conductive material, preferably polycrystalline silicon. Drain territory! 428 is a region doped with phosphorus (n type)
and extends to the surface of the plate 20 and to a predetermined depth in the area of the trench 12. The channel region 30 is a region doped with boron (p-type) and is also a region doped with substrate 2.
0, but in the area of trench 22,
It is shallower than the drain region 28. The source region 32 is an arsenic-doped region that also extends to the surface of the substrate 20, but in the area of the trench 22 the channel region 3
Shallower than 0.

ソース領域３２、ドレイン領域２８及びゲート″Ｉｉ極
２６に対する電気接続が第２図に図式的に示されている
。トランジスタのこれらの部分に対する物理的な接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法で行なうことが出来る。動作について説明Ｊると
、ソース領域３２に比して正の電圧をドレイン領域２８
に印加する。Electrical connections to the source region 32, drain region 28 and gate "Ii pole 26 are shown schematically in FIG. 2. The physical connections to these parts of the transistor are, of course, in contact with regions within the semiconductor chip. In operation, a positive voltage is applied to the drain region 28 relative to the source region 32.
to be applied.

ゲート電極２６の電圧を選択的に制御して、トレン１２
２の側面に沿った、ドレイン領ｂｙ、　２　ａ及びソー
ス領１４３２の間のチャンネル領域３０の導電度を制御
する。事実上、第２図は、ゲート電極２６に印加される
電ｆ［が、ドレイン領域２８０電Ｉｔにトランジスタの
閾１直電圧を加えた値よりかなり小さい状態のトランジ
スタ、即らドレイン領域２８及びソース領域３２の間の
７１−せンネルが導電していない状態を示している。基
板２０とゲート酸化物２４の間、並びにゲート電極２６
とゲート酸化物２４の間の界面に捕捉された電荷、及び
ブヤンネル領域３０内のドーパント濃度の様な要因に応
じて、トランジスタの閾値電圧がゼロより小さいことが
あることに注意されたい。勿論、この場合、オフ状態に
する為には、ゲート電極２６の電圧はソース領域３２に
対して負である。この状態では、チャンネル領１ｉ１３
０の内、トレンチ２２の全ての側面でゲート酸化物２４
に隣接している部分は依然としてｐ形である。即ち、チ
ャンネル領域３０のこの部分にある多数電荷担体は、電
子で番よなく正孔である。その結果、ドレイン領域２８
とヂ１１ンネル領域３０の間、及びソース領域３２と１
−１シンネル領域３０の間に逆バイアスされたｐｎ接合
が存在し、ドレイン領１２８がらソース領域３２への電
流の流れを防止する。By selectively controlling the voltage on gate electrode 26, trench 12
The conductivity of the channel region 30 between the drain region by, 2 a and the source region 1432 along the sides of 2 is controlled. In fact, FIG. 2 shows a transistor in which the voltage f applied to the gate electrode 26 is considerably smaller than the sum of the transistor's threshold 1 direct voltage to the drain region 280 voltage It, i.e., the drain region 28 and the source. The 71-channel between regions 32 is shown not conducting. between substrate 20 and gate oxide 24 as well as gate electrode 26
Note that depending on factors such as the charge trapped at the interface between the gate oxide 24 and the dopant concentration within the Boujannel region 30, the threshold voltage of the transistor may be less than zero. Of course, in this case, the voltage on gate electrode 26 is negative with respect to source region 32 in order to be in the off state. In this state, channel area 1i13
0, gate oxide 24 on all sides of trench 22
The part adjacent to is still p-type. That is, the majority charge carriers in this part of the channel region 30 are holes rather than electrons. As a result, drain region 28
between the channel region 30 and the source regions 32 and 1
A reverse biased pn junction exists between the -1 thinner regions 30 to prevent current flow from the drain region 128 to the source region 32.

第３図には、ゲート電極２６に印加される電圧が、トラ
ンジスタの閾値電圧より大きな分だけ、ソース領域３２
の電圧より高い時の第２図のトランジスタの状態が示さ
れている。ドレイン領域２８にはソース領域３２に比し
て正の電圧が印加されている。ソース領域３２に較べて
ゲート電極２６に正の電圧があることは、ｎ形ソース領
域３２からチャンネル領域３０に自由電子を引寄せる効
宋を持つ。ゲート電極２６の電圧が十分高ければ、チャ
ンネル領域３ｏに引寄せられた自由電子が、チャンネル
領域３０内の硼素ドーパントが持つ正孔の数を越え、こ
の為、チャンネル領域３０のこう・いう部分では、正孔
ではなく電子が多数電荷Ｈ１体になる。チャンネル領域
３０の内、ｐ形からｎ形に反転した区域が第３図では反
転領域３４として示されている。勿論、反転領域３４は
ゲート酸化物２４に隣接している、即ち、電界が一番強
いＩ：ユにある。トランジスタの同値電圧は、反転領域
３４がドレイン領域２８からソース領域３２まで完全に
伸びる様な、ゲート電極２６及びソース領ｉＩＩ！３２
０間の差電圧の値と定義される。従って、ゲート・ソー
ス向電圧が第３図に示す様に同値電圧を越える時、ドレ
イン領域２８からソース領域３２への電流の流れを抑１
１１１　Ｌ、たｐｎ接合がもはや存在せず、この時電流
が反転［４３４を通ってドレイン領域２８からソース領
域３２へ流れることが出来る。ゲート電ｌｆ！２６に印
加された電圧がドレイン領域２８及びソース領域３２の
間の電流の導通を制御するから、トランジスタ動作が行
なわれ　　　′る。In FIG. 3, the voltage applied to the gate electrode 26 is greater than the threshold voltage of the transistor, and the voltage applied to the source region 32 is
The state of the transistor of FIG. 2 is shown when the voltage is higher than . A more positive voltage is applied to the drain region 28 than to the source region 32. The presence of a positive voltage on gate electrode 26 compared to source region 32 has the effect of attracting free electrons from n-type source region 32 to channel region 30 . If the voltage of the gate electrode 26 is high enough, the free electrons attracted to the channel region 3o will exceed the number of holes held by the boron dopant in the channel region 30, and therefore, in this part of the channel region 30, , electrons instead of holes become the majority charge H1 body. The region of channel region 30 that is inverted from p-type to n-type is shown in FIG. 3 as inversion region 34. Of course, inversion region 34 is adjacent to gate oxide 24, ie, at I:U, where the electric field is strongest. The equivalent voltage of the transistor is such that the inversion region 34 extends completely from the drain region 28 to the source region 32, such that the gate electrode 26 and the source region iii! 32
It is defined as the value of the difference voltage between 0 and 0. Therefore, when the gate-source voltage exceeds the equivalent voltage as shown in FIG. 3, the flow of current from the drain region 28 to the source region 32 is suppressed.
111L, the pn junction is no longer present and current can now flow from the drain region 28 to the source region 32 through the inversion [434]. Gate electric lf! Transistor operation occurs because the voltage applied to 26 controls the conduction of current between drain region 28 and source region 32.

周知の様に、ＭＯＳトランジスタの内、その中に反転領
域３４を形成しようとする部分に電圧を印加した場合、
閾値電圧を変調することが出来る。As is well known, when a voltage is applied to the portion of the MOS transistor in which the inversion region 34 is to be formed,
The threshold voltage can be modulated.

従って、第２図及び第３図に図式的に示した１ｆｌｉを
介してチャンネル領域３０に印加される電圧が、トラン
ジスタの＠給電Ｉ（の値に影響を与える。チャンネル領
域３０に対する物理的な接触は、第２図及び第３図に示
す様に表面から行なってもよいし、或い番よ基板２０に
対する接触によって行なってもよい。第２図及び第３図
に示すｎチャンネル・トランジスタでは、ソース領域３
２に対して負である電圧がチャンネル領域３０に印加さ
れると、トランジスタの閾値電圧が高くなる。Therefore, the voltage applied to the channel region 30 via 1fli, shown diagrammatically in FIGS. 2 and 3, influences the value of the transistor @feed I(. This may be done from the surface, as shown in Figures 2 and 3, or alternatively by contacting the substrate 20. In the n-channel transistor shown in Figures 2 and 3, source area 3
When a voltage that is negative with respect to 2 is applied to the channel region 30, the threshold voltage of the transistor increases.

この発明に従って構成された第２図のトランジスタは、
従来に較べて＠要な利点を持つ幾つかの特徴をイＪする
。先ず第２図のトランジスタのチャンネル長は、ｐ形チ
ャンネル領域３０の深さによって決定されるが、これは
周知の拡散方法により、０．１５ミクロンと云う様に浅
い深さに１１ｍすることが出来る。ＭＯＳトランジスタ
のチャンネル長を拡散によってυＪｆｌｌすることが出
来る様にすることにより、１ミクロン未満のチャンネル
長を定める為にもはや写貴製版方法に頼る必要はなくな
り、制御作用をよくして一層短いチャンネル長がＫＪら
れる。更に、横方向の拡散がチャンネル長の寸法に影Ｗ
Ｉ！ず、ぞの為トランジスタの電気特性に影響せず、ト
ランジスタのチャンネルから離れた重要でない区域に於
ける装置の配置にのみ影響する。更に、チャンネルが垂
直であるから、第２図のトランジスタに必要なチップの
表面積の大きさがそのチャンネル長に関係せず、ドレイ
ン領域２８、ゲート電極２６及びソース領域３２に電気
接続するのに必要な面積によって定められる。こういう
接続は、従来のプレーナ形トランジスタを含めてＪどん
なトランジスタにも必要なことは勿論ぐある。従って、
第２図・のトランジスタは、従来のトランジスタと同じ
機能を達成する為に必要とする表面積が一層小さいとい
つ同右の性質を持っている。The transistor of FIG. 2 constructed in accordance with the present invention is
It has several features that have important advantages over the conventional one. First, the channel length of the transistor shown in FIG. 2 is determined by the depth of the p-type channel region 30, which can be made as shallow as 11 m by well-known diffusion methods to a depth of 0.15 microns. . By allowing the channel length of a MOS transistor to be reduced by diffusion, it is no longer necessary to rely on photolithography methods to define channel lengths of less than 1 micron, allowing for better control and shorter channel lengths. is KJed. Furthermore, lateral diffusion affects the channel length dimension W
I! Therefore, it does not affect the electrical characteristics of the transistor, but only the placement of the device in non-critical areas away from the transistor channel. Furthermore, because the channel is vertical, the amount of chip surface area required for the transistor of FIG. determined by the area. Such a connection is, of course, necessary for any transistor, including conventional planar transistors. Therefore,
The transistor of FIG. 2 has the same properties as conventional transistors, requiring less surface area to accomplish the same function.

第２図に示したドレイン領域２８の形が別の重要な電気
的な利点をもたらす。ゲート電ＭＩ２６がトレンチの中
でだけドレイン８２８と重なり、しかも、チャンネルＴ
Ｉ４域３０を越えて伸びるドレイン領域２８の深さの間
だけである。これから説明する方法を利用して、この深
さは約０．３０ミクロンに制限することが出来る。ゲー
ト・ドレイン内ｉ５電容醋がこのマドなりに正比例する
から、このゲート・ドレイン間のやなりの面積がトラン
ジスタの電気特性の観点からｆ１妻である。ゲート・ド
レインｌコ静電容間は、トランジスタの実効利得が一定
にとずまる最ｔＳ周波数の値の様なパラメータに影響を
与える。ゲート・ドレイン間静電容かが増加するにつれ
て、スイッチング速痕が下がる。The shape of drain region 28 shown in FIG. 2 provides another important electrical advantage. The gate voltage MI26 overlaps the drain 828 only in the trench, and the channel T
It is only during the depth of drain region 28 that extends beyond I4 region 30. Using the method that will now be described, this depth can be limited to about 0.30 microns. Since the i5 capacitance within the gate and drain is directly proportional to this width, the area between the gate and drain is f1 from the viewpoint of the electrical characteristics of the transistor. The gate-drain capacitance influences parameters such as the value of the maximum tS frequency at which the effective gain of the transistor remains constant. As the gate-drain capacitance increases, the switching speed decreases.

実効的な小１３号静電容ｈ！１（即ら、ミラー静電容１
−）が増加すると、ゲート・ドレイン閤静電を願は何ｒ
ａ　（ＪＲ９加プるから、ゲート・ドレイン間静電容量
は特に掻斂な影響がある。同様に、ソース領域３２に対
するゲ・−トＴ１捗２６の１なりも、こ）で説明するト
ランジスタでは約０．２５ミクロンに縮小することが出
来、従来のプレーナ形及びぞの他のトランジスタに較べ
て、ゲート・ソース問静電＊ｍを減少することが出来る
。周知の様に、ゲート・ソース問静電容敞が増加すると
、スイッチングｖＩ間が近くなる（ゲート電圧がヂトン
ネル領域３０に対して影響を持つ様になり得る前に、ゲ
ート・ソース間静電ＷＭが必然的にゲート電圧によって
充電される）。トランジスタの７す０グ用途では、ゲー
ト・ソース間１ｉｆｆ１電＊　ａ５　Ｇ、ｌ、トランジ
スタの実効利得が一定にとゾまる醗高周波数のｆｎｌ、
：も影響がある。この発明に従って構成されたトランジ
スタは現存の技術によって、ゲート・ソース聞及びゲー
ト・ドレイン間の重なり及び静電′ｆ３−が極く小さい
、１ミクロン未満のチｔｌンネル長を持つトランジスタ
を経済的に作ることが出来る様に４６゜ 第２図はドレイン（ｉｒｉｉ４２８が、トレンチ２２よ
りある距離だけ離れた所で、基板２０の中に−Ｒ４深く
入込んでいることを示している。この特徴がトランジス
タの直列ドレイン抵抗を小さくする。Effective 13th grade capacitance h! 1 (i.e., mirror capacitance 1
−) increases, what is the increase in gate-drain electrostatic charge?
a (Since the JR9 is added, the gate-drain capacitance has a particularly strong influence. Similarly, the gate-to-drain capacitance 26 for the source region 32 is 1, so in the transistor described in this), It can be reduced to about 0.25 microns, and the gate-source electrostatic charge *m can be reduced compared to conventional planar type transistors and other transistors. As is well known, as the gate-source electrostatic capacitance increases, the switching vI becomes closer (the gate-source electrostatic capacitance WM increases before the gate voltage can have an effect on the tunneling region 30). necessarily charged by the gate voltage). In the case of 7S0G applications of transistors, the gate-source voltage 1iff1 current * a5 G, l, the high frequency fnl at which the effective gain of the transistor remains constant,
: also has an influence. Transistors constructed in accordance with the present invention utilize existing technology to economically manufacture transistors with channel lengths of less than 1 micron, with negligible gate-source and gate-drain overlaps and static capacitances. Figure 2 shows that the drain (irii 428) is deep into the substrate 20 at a certain distance from the trench 22. Reduce the series drain resistance of

材料の抵抗値は断面積に反比例するから、ドレイン領域
２８の様な４電領域の断面積を増加４ることにより、イ
れが回路に対して持つ抵抗値が小さくなる。然し、もし
ドレイン領域２８と、トレンブー２２に隣接する点を含
めて、その全長にわたって一層深くすれば、前に述べた
様にゲート・ドレインｖｄｎ′ｌｌ′ｆＪｍが増加づる
。ゲート・ドレイン間静電容量及びドレイン抵抗の両方
を最小限に抑える為に、ドレイン領域２８は、トレンチ
２２では浅いが、その電気接点の下にある、トレンチ２
２からある距離だけ鋪れた所では、−１ｉｌｌ深くなる
様にドレイン領域２８を作る。優で説り１するが、この
特徴はイオン打込み工程を追加することを必要とする。Since the resistance of a material is inversely proportional to its cross-sectional area, increasing the cross-sectional area of a four-conductor region such as the drain region 28 reduces the resistance that the leak has to the circuit. However, if drain region 28 is made deeper along its entire length, including the points adjacent to trench 22, gate-drain vdn'll'fJm will increase as previously discussed. To minimize both gate-drain capacitance and drain resistance, drain region 28 is shallow in trench 22 but below its electrical contact.
A drain region 28 is formed so as to be -1ill deeper at a place recessed by a certain distance from 2. However, this feature requires an additional ion implantation step.

次に第４８−乃至第４ｈ図について、第２図のトランジ
スタをｗ１１造する好ましい方法を説明する。Next, referring to FIGS. 48-4h, a preferred method of fabricating the transistor of FIG. 2 will be described.

第４ａ図は基板２０の断面図で、ドレイン領域２８の区
域を限定するマスク層４０を示している。FIG. 4a is a cross-sectional view of substrate 20 showing mask layer 40 defining the area of drain region 28. FIG.

前に述べた様に、Ｕ板２０はｉｔｔ結晶シリコンで＜１
００＞配内を持も、ｐ形に軽くドープした材料であるこ
とが好ましい。マスクｌ１１４０は、シリ゛コン基板の
選ばれた区域だ番夕にイオン・ビームからのイオンが打
込まれる様に、イオン打込み用マスクを作る分野で「４
知の方法によって作られる。As mentioned before, the U-plate 20 is made of itt crystalline silicon with <1
It is preferable that the material has a 00> structure and is lightly doped to p-type. The mask 1140 is used in the field of making masks for ion implantation so that selected areas of a silicon substrate are implanted with ions from an ion beam at the same time.
Created by the method of knowledge.

例えば、露光しく現像した時にマスク用フィルム、にな
るフォトレジスト層をす板２０に［１１転付省させる。For example, a photoresist layer, which becomes a mask film when exposed and developed, is transferred to the plate 20 ([11]).

打込みをしようとする区域が不透明で、打込みから遮蔽
すべき区域が透明である）Ｊ　ｌ−マスクを基板２０に
ＰＩ３接して配教し、基板２０の表面を強麿の強い光に
露出する。フォトマスクを取入り、フォトレジストを現
像し、露出しなかったフォトレジストを基板２０から除
去し、イオン打込みから遮蔽すべき基板２０の区域のｌ
−１，：環像澗みフォトレジスト層を残１．この代りに
、打込みから遮蔽すべき区域が不透明で、打込みを（べ
き区域で透明な７ｔトマスクと共に、露光はしないが、
現像した場合にマスク用フィルムになるフォトレジスト
を用いてもよい。何れの方式でも、最終的な結果として
、第４ａ図に示１マスク層４０が得られ、これはそれが
田っている区域では、付勢されたイオンが基板２０に達
しない様にする。第４ａＭは＋１ｖ１された燐イオンの
ビーム（矢印で示す）に基板２０が露出されることを示
す。典型的な線量は４［１１イオン／傭３でエネルギは
４０ｋｅＶであり、これは現存の打込み装ｖｉで周知の
方法を用いて容易に得られる。ドープ層４２、即ち燐イ
オンでドープされた基板２０の表面近くの領域が、この
イオン打込みによって得られる。A Jl-mask (the area to be implanted is opaque and the area to be shielded from implantation is transparent) is placed in contact with the substrate 20, and the surface of the substrate 20 is exposed to intense light. Insert the photomask, develop the photoresist, remove the unexposed photoresist from the substrate 20, and remove the area of the substrate 20 that is to be shielded from ion implantation.
-1,: ring image sagging photoresist layer left 1. Alternatively, the areas to be shielded from the implant may be opaque and the implant (with a transparent 7t mask in the areas to be exposed, but not
A photoresist that becomes a masking film when developed may also be used. Either way, the end result is a mask layer 40, shown in FIG. 4a, which prevents the energized ions from reaching the substrate 20 in the areas where it is exposed. 4aM shows the substrate 20 being exposed to a beam of +1v1 phosphorus ions (indicated by the arrow). A typical dose is 4[11 ions/metre] and an energy of 40 keV, which is easily obtained using well-known methods with existing implant equipment. A doped layer 42, a region near the surface of the substrate 20 doped with phosphorous ions, is obtained by this ion implantation.

第４ｂ図には、第２のイオン打込み土程が示されている
。マスクＮ４０を基板２０の表面から取去り、マスク層
４１を基板２０の表面の上に第４ｂ図に示す位置に配置
　ｉする。、８Ｅ１１イオン／１２の線ｌ及び１５０ｋ
ｅＶのエネルｒで燗イオンを用いて、第２のイオン打込
みを実施する。この増加した線ｚＩＩ及び−ｌｉ４＾い
エネルギも、周知の方法を用いて、現存のイオン打込み
装置によって得られる。ドープＦｆＪ４６がこの第２の
イオン打込みによって得られ、打込みエネルギが一層高
い為に、基板２０の中に一層深く入込む。２回の燐イオ
ン打込み工程の侵、内方駆動拡散を行なう。これは、打
込みによって結晶格子構造に住じた損傷を修理する為の
基板２０のアニールをするだけでなく、打込まれた燐イ
オンを所望の深さまで拡散させて、ドレイン領域２８を
形成するのに役立つ。勿論、この内方駆動拡散は、正し
い接合の深さを設定するのに必要な任意の温度で任意の
時間の同行なうことが出来る。典型的な条件は１．００
０℃の温度ぐ８００分間である。こうして第４ｃ図に示
すｎ形ドレイン領域２８が構成される。A second ion implant stage is shown in Figure 4b. Mask N40 is removed from the surface of substrate 20 and mask layer 41 is placed over the surface of substrate 20 in the position shown in FIG. 4b. , 8E11 ions/12 lines l and 150k
A second ion implantation is performed using hot ions at an energy r of eV. This increased line zII and -li4^ energy is also obtained with existing ion implanters using well known methods. A doped FfJ 46 is obtained by this second ion implant, which penetrates deeper into the substrate 20 due to the higher implant energy. Two phosphorus ion implantation steps are performed, including inwardly driven diffusion. This not only anneals the substrate 20 to repair damage caused to the crystal lattice structure by the implant, but also diffuses the implanted phosphorus ions to the desired depth to form the drain region 28. useful for. Of course, this inwardly driven diffusion can be carried out at any temperature and for any amount of time necessary to set the correct junction depth. Typical condition is 1.00
The temperature was 0° C. for 800 minutes. In this way, the n-type drain region 28 shown in FIG. 4c is formed.

次に第４ｄＭについてチャンネル領域３６をｆ、Ｑ定す
る方法を説明する。マスクｗ４４８を前に述べたのと同
じ様にデポジットし、第４ｄ図の矢印で示す様に、基板
２０に硼素イオン（ＩＩＩ素はｐ形ドーパントである）
を１１込む。典型的な線ｍは１Ｆ１３イオン／ｃＩＩ２
であり、エネ／Ｉｚ−ＩＪ５０ｋｃＶ　テある。この打
込み工程は、ドープ層５０で示す様に、基板２０の打込
みをした表面を再びｐ形にするのに十分である。この打
込みの後、９００℃で６０分間、内方駆動拡散を実１＃
でる。この拡散がドレイン領域２８の燐イオンを史に拡
散するのに役立つことに注意されたい。打込まれた硼素
イオンに対する内方駆動拡散の後、第４ｅ図Ｊ示１様に
チャンネル領域３０が形成される。Next, a method for determining f and Q of the channel region 36 for the 4th dM will be explained. Mask W448 is deposited as previously described and boron ions (III is a p-type dopant) are deposited on the substrate 20 as indicated by the arrows in Figure 4d.
Including 11. A typical line m is 1F13 ion/cII2
And the energy/Iz-IJ50kcV is. This implant step is sufficient to make the implanted surface of substrate 20 p-type again, as shown by doped layer 50. After this implantation, inwardly driven diffusion was performed at 900°C for 60 minutes.
Out. Note that this diffusion serves to diffuse the phosphorus ions in the drain region 28 back out. After inwardly driven diffusion of the implanted boron ions, a channel region 30 is formed as shown in FIG. 4e, J.1.

次に第４ｆ図に示す様に、ソース領域３２を形成する。Next, as shown in FIG. 4f, a source region 32 is formed.

イオン打込みの前に、マスク層５２を前に述べた様にＵ
板２００表面の上に配置する。ソース領域３２を形成す
るのに必要な打込みは、砒素又は燐の様なｎ形ドーパン
トを必要とする。この実施例では、砒素が好ましいドー
パントである。Prior to ion implantation, mask layer 52 is coated with U as previously described.
It is placed on the surface of the plate 200. The implant required to form source region 32 requires an n-type dopant such as arsenic or phosphorous. In this example, arsenic is the preferred dopant.

砒本イオンの典型的な線量は８Ｅ１５イオン／１２であ
り、１ネルギは１５０ｋｃＶである。この砒素の打込み
によって第４ｒ図に示すドープ層５４が得られる。第４
ｆ図から明らかな様に、基板２０の打込みをした部分は
再びｎ形になる。砒素の打込みの後、典型的には９００
℃で５００分間、もう１回内方駆動拡散を実施する。こ
の拡散の後、ソース領域３２が第４ｇ図に示す様に形成
される。A typical dose of Komoto ions is 8E15 ions/12 and 1 energy is 150 kcV. This arsenic implantation results in a doped layer 54 shown in FIG. 4r. Fourth
As can be seen from figure f, the implanted portion of the substrate 20 becomes n-type again. After arsenic implantation, typically 900
Another inwardly driven diffusion is performed for 500 minutes at °C. After this diffusion, source regions 32 are formed as shown in Figure 4g.

この場合も、砒素の内方駆動拡散は、前に打込んで拡散
した燐及び硼素イオンを更に拡散さＬるのに役立つ。然
し、全ての拡散工程の時聞と温度及び打込みのＩＩＩ及
びエネルギは、全てこ゛のことを考慮に入れて設計され
る。Again, the inwardly driven diffusion of arsenic serves to further diffuse the previously implanted and diffused phosphorus and boron ions. However, the times and temperatures of all diffusion steps and implant III and energies are all designed with this in mind.

第４ｈ図には、第４ｑ図の構造に対して、トランジスタ
のゲートの構成部分が追加されることが示されている。FIG. 4h shows that a transistor gate component is added to the structure of FIG. 4q.

基板２０の表面には、ソース層３２、チャンネルＨ３０
及びドレイン層２８と交差して、トレンチ２２がエッチ
され、基板２０の表向から測って、ドレイン領域２８を
越える深さまで伸びている。トレンチ２２の区域は、イ
オン打込み工程について前に説明したのと同様な写負製
版技術によって定められ、この為、トレンチ２２を１ツ
ブ−１べき区域を除いて、基板２０の表面を保護マスク
層が覆っている。マスク層を所定位置に配置した後、周
知の１Ｊ沫によって基板２０をエッチして、トレンチ２
２を作る。トレンチ２２の幅及び深さは１ミクロン程瓜
である。第４ｈ図では、トレンチ２２が略垂直の側壁を
持つことが示されている。後で説明するが、この発明に
従って構成されたトランジスタが正しく初年し、この発
明の利森が得られる様にする為には、トレンチ２２は垂
直の側壁を持つ必要はないが、垂直側壁構造は表面積効
率が更によい！Ｉ４造であり、ヂャンネル長が一番短い
トランジスタになる。トレンチ２２をエツチングする為
のマスク層をこの後取除き、基板２０をｎ温の環境にさ
らして、酸化シリコンが成長してゲート酸化物２４を形
成する様にする。A source layer 32 and a channel H30 are formed on the surface of the substrate 20.
and intersecting drain layer 28, a trench 22 is etched and extends to a depth beyond drain region 28, measured from the surface of substrate 20. The area of the trench 22 is defined by photolithography techniques similar to those previously described for the ion implantation process, so that the surface of the substrate 20 is covered with a protective mask layer, except for the area where the trench 22 is 1-1. is covered. After the mask layer is in place, the substrate 20 is etched by well-known 1J etching to form trenches 2.
Make 2. The width and depth of trench 22 are about 1 micron. In Figure 4h, trench 22 is shown to have generally vertical sidewalls. As will be explained later, in order for a transistor constructed in accordance with the present invention to properly mature and achieve the benefit of the present invention, trench 22 need not have vertical sidewalls, but may have a vertical sidewall structure. has even better surface area efficiency! It is of I4 construction and has the shortest channel length. The mask layer for etching trench 22 is then removed and substrate 20 is exposed to an n-temperature environment to allow silicon oxide to grow and form gate oxide 24.

ゲート酸化物２４の成長は周知の任意の方法で実施ツる
ことか出来、これによって厚さ約１００人の品質の高い
酸化物層を形成する。勿論、ゲート酸化物２４は成長で
はなくデボジッションによって作ってもよいが、成長に
よる酸化物は一般的に酸化物の品質の観点から好ましい
。第４ｈ図に示Ｊ様に、酸化物層がＵ板２０の上面の上
、ソース領域３２、ブーセンネル領域３０及びドレイン
領域２８の１に−し形成されることに注意されたい。ゲ
ート酸化物２４の成長の後、基板２０の表面にポリシリ
コン層をデポジットし、周知の方法によってパターンを
定めてエッチし、第４ｈ図に示ず様に、トレンチ２２内
にゲート酸化物２４を覆うゲートＴｉ極２６を残す。Growth of gate oxide 24 may be performed by any known method, thereby forming a high quality oxide layer approximately 100 nm thick. Of course, gate oxide 24 may be formed by deposition rather than growth, but grown oxides are generally preferred from an oxide quality standpoint. Note that as shown in FIG. 4h, an oxide layer is formed over the top surface of U-plate 20, over one of source region 32, Bousennel region 30, and drain region 28. After growth of gate oxide 24, a polysilicon layer is deposited on the surface of substrate 20 and patterned and etched by well-known methods to form gate oxide 24 within trench 22, as shown in FIG. 4h. The covering gate Ti electrode 26 is left.

これまで説明した方法のパラメータを使うことにより、
短いチャンネル長を持つ゛と共に、館に述べた静電容ト
ｄが撞く少ないと云う特徴を持つ第４１１図に示した特
徴を有づ゛るトランジスタが得られる。トレンチ２２に
於けるソース領域３２の深さは、前に述べた方法を使う
と、約０．２５ミクロンである。ヂ１ｊンネル領域３ｏ
はソース領域３２より約０．２５ミクロン下の所を伸び
る。By using the parameters of the method explained so far,
A transistor having the characteristics shown in FIG. 411 can be obtained, which has a short channel length and a small capacitance d as described above. The depth of source region 32 in trench 22 is approximately 0.25 microns using the method previously described. 1j tunnel area 3o
extends approximately 0.25 microns below source region 32.

０．２５ミクロンのチャンネル長は、現在の写真製版技
術及び装置を用いて信頼性をもって製造し得る最小のチ
ャンネル長を十分に下用る。トレンチ２２では、トレイ
ン領域２８が更にチャンネル領域３０より０．３０ミク
ロン下の所を伸び、＋ｙｒに説明した様にゲート・ドレ
イン間静電容量が極く小さくなる。以上説明した方法に
より、０．２．５ミクロンのチャンネル長を持つトラン
ジスタが得られるが、現在の拡散方法は、０．１５ミク
ロンと云う短いチャンネル長を持つトランジスタを作る
ことが出来る。A channel length of 0.25 microns is well below the minimum channel length that can be reliably manufactured using current photolithography techniques and equipment. In the trench 22, the train region 28 extends further 0.30 microns below the channel region 30, and the gate-drain capacitance becomes extremely small as explained in +yr. Although the method described above yields a transistor with a channel length of 0.2.5 microns, current diffusion methods can produce transistors with channel lengths as short as 0.15 microns.

第５図は、第４ｈ図に示したトランジスタの糸了を作っ
た後の基板２０の表面の平面図である。FIG. 5 is a plan view of the surface of the substrate 20 after the fabrication of the transistor shown in FIG. 4h.

見易くする為、第５図では陰影線のっけかたが第４ｈ図
と異なる。第５図に示す区域は、各々の打込み／拡散領
域を形成する時の適当なマスク層によって露出した基板
２０の区域を表わす。例えば、第５図に示リソース領域
３２は、第４ｆ図に示した砒素イオンの打込みに露出す
る基板２０の表面の区域である。第５図のドレインｆｉ
１４２８内の点線は、ドレイン領１４２８の内、第１及
び第２の燐イオンの打込みの両方を受ける部分（点線の
右側）と、ドレイン領域２８の内、第１の燐イオンの打
込みだけを受【ノる部分（点線の左側）との間の境界を
表わす。To make it easier to see, the way the shading lines are drawn in Figure 5 is different from that in Figure 4h. The areas shown in FIG. 5 represent the areas of substrate 20 exposed by the appropriate mask layer when forming each implant/diffusion region. For example, the resource region 32 shown in FIG. 5 is the area of the surface of the substrate 20 exposed to the arsenic ion implant shown in FIG. 4f. Drain fi in Figure 5
The dotted line within 1428 indicates the portion of the drain region 1428 that receives both the first and second phosphorus ion implantations (to the right of the dotted line) and the portion of the drain region 28 that receives only the first phosphorus ion implantation. [Represents the boundary between the two parts (to the left of the dotted line).

第４ｈ図及び第５図に示したトランジスタの基本的へ素
子を構成した後、ドレイン領域２８、ソース領域３２、
ゲート電極２６、及び場合によってはチャンネル領域３
ｏの電気接続を必ずしなければならない。この様な相互
接続部を作る製造方法は、集積回路に於けるトランジス
タの用途と同じ位多様であるが、こ）で説明するトラン
ジスタに関連してこの様ないろいろの構成が役に立つ。After configuring the basic elements of the transistor shown in FIGS. 4h and 5, the drain region 28, the source region 32,
Gate electrode 26 and possibly channel region 3
o electrical connections must be made. Although manufacturing methods for making such interconnects are as diverse as the uses of transistors in integrated circuits, a variety of such configurations are useful in connection with the transistors described in this section.

この様な相互接続装置の簡単な例が第６図に示されてい
る。隔＃酸化物層６０は、ゲート酸化物２４を成長させ
る前に、周知の方法を用いて、鎖板２０の表面の選ばれ
た場所に成長又はデボジッションによって作ることが出
来る。隔［ｊ化物病６０が拡散領域をゲート電極２６及
びその伯の相互接続線に印加された電圧から隔離する。A simple example of such an interconnect device is shown in FIG. Spacing oxide layer 60 can be grown or deposited at selected locations on the surface of chain plate 20 using well-known methods prior to growing gate oxide 24. A gap 60 isolates the diffusion region from the voltage applied to the gate electrode 26 and its neighboring interconnect lines.

これは、ＩＪ板２０の表面にゲート電極２６の延長部が
あった場合、その下に十分／、【酸化物又はその他の誘
電体４４旧がないと、ゲート電極２６に印加された電Ｉ
ｆが、２つの０形領滅の聞に配置されたｐ影領域によっ
て、基板２０の表面に形成された寄生トランジスタをタ
ーンオンすることがあるからで・ある。This means that if there is an extension of the gate electrode 26 on the surface of the IJ plate 20, the electric current applied to the gate electrode 26 will be reduced if there is no oxide or other dielectric material underneath.
This is because f may turn on a parasitic transistor formed on the surface of the substrate 20 due to the p shadow region located between the two 0 type extinctions.

こういう奇生トランジスタは第４ｈ図及び第５図から、
トレンチ２２の右側で、チャンネル領域３０が表面まで
伸びる所に認められる。ゲート電極２６がこの区域を越
えて右へ伸び、ゲート酸化物２４しかゲート電極２６と
基板２０の表面の間にない場合、基Ｆｉ２０の表面にあ
るチャンネル領域３０は、ゲート電Ｉｆ！２６に十分な
電圧が印加された場合、反転する復れがある。第６図に
示す様に、酸化物層６０及びゲート酸化物２４の上にポ
リシリコンをデポジットし、ゲート電極２６とその他の
導電相ｎ接続部を基板２０上に形成する。この後、ポリ
シリコン層のパターンを定めてエッチし、所望の区域に
ゲート電極２６を残す。次に多重レベル酸化物層６２を
デポジットして、ゲート電極２６を後続のメタライズ相
互接続線から絶縁する。From Figure 4h and Figure 5, such a strange transistor can be seen.
On the right side of trench 22, a channel region 30 can be seen extending to the surface. If the gate electrode 26 extends beyond this area to the right and only the gate oxide 24 is between the gate electrode 26 and the surface of the substrate 20, the channel region 30 at the surface of the base Fi 20 will have a gate voltage If! If sufficient voltage is applied to 26, there is a reversal. As shown in FIG. 6, polysilicon is deposited over oxide layer 60 and gate oxide 24 to form gate electrode 26 and other conductive phase n connections on substrate 20. As shown in FIG. Thereafter, the polysilicon layer is patterned and etched to leave gate electrodes 26 in the desired areas. A multilevel oxide layer 62 is then deposited to isolate gate electrode 26 from subsequent metallized interconnect lines.

ドレイン領域２８及びソース領１４３２に対する接点を
つける為、多重レベル酸化物層６２、隔離酸化物層６０
及びゲート酸化物２４の中に接点用バイアをエッヂする
。その後、拡散区域６４で示す様に、別の砒素又は燐の
拡散がソース領域３２又はドレイン領１４２８に対して
行なわれる。ｎ形拡散区域６４がソース領域２８及びド
レイン領域３２を更に強くドープして、後続のメタライ
ズＮＳとｎ影領域の間のオーミック接点を改首する。ソ
ース領域３２及びドレイン領域２８に対する接点をつけ
る為、（アルミニウムの様な金属で構成される）メタラ
イズ層６８をデポジットし、パターンを定めて１ツヂし
て、拡ａ区域６４でソース領域３２及びドレイン領域２
８と接触させる。同様に、多重レベル酸化物６２を通る
メタライズ層６８により、ゲート電極２６に対する接点
をつける。機械的なひつかき、汚染物及びへ気から保護
Ｊる為に、第６図の構造全体の上に保護用の不活性化オ
ーバコート（図に示してない）をデポジットすることが
出来る。チャンネル領域３０も表面にそれ自身の接点を
持っていてもよいし、或いはバイアス電圧を印加する為
に、基板２０の下側に対する接続部を用い℃もよい。第
６図に示したｉ・ランジスタ構造に対し、当業者に容易
に考えられるこの伯の変更を特定の目的の為又は特定の
ＩＦＪ造り法で利用しても、この発明の範囲を逸脱しな
い。こういう変更としでは、これに限らないが、二車レ
ベルのポリシリコン層、：重レベルのメタライズ及び■
ビタキシャル基板を使うことが含まれる。Multi-level oxide layer 62, isolation oxide layer 60 to make contacts to drain region 28 and source region 1432.
and edge contact vias into gate oxide 24. Thereafter, another arsenic or phosphorus diffusion is performed into the source region 32 or drain region 1428, as shown by diffusion area 64. An n-type diffusion area 64 more heavily dopes the source region 28 and drain region 32 to reform the ohmic contact between the subsequent metallization NS and the n shadow region. To make contacts to the source region 32 and drain region 28 , a metallization layer 68 (composed of a metal such as aluminum) is deposited and patterned to provide contact to the source region 32 and drain region 28 in the enlarged area 64 . drain region 2
Contact with 8. Similarly, a metallization layer 68 through multilevel oxide 62 makes contact to gate electrode 26 . A protective passivation overcoat (not shown) can be deposited over the entire structure of FIG. 6 to protect it from mechanical stress, contaminants, and air. Channel region 30 may also have its own contacts on the surface or may use a connection to the underside of substrate 20 to apply a bias voltage. Modifications to the i-transistor structure shown in FIG. 6, which are readily apparent to those skilled in the art, may be utilized for particular purposes or in particular IFJ construction methods without departing from the scope of this invention. Such changes include, but are not limited to, motorcycle level polysilicon layers, heavy level metallization and
This includes using a bitaxial substrate.

第７図はこの発明の別の好ましい実施例に従つで構成さ
れたトランジスタの断面図である。このトランジスタは
ソース及びドレイン電極が対極性を持ち、改良されたダ
イオード降伏特性を持Ｉ）、更に改良されたバンチスル
ー特性を持つ様に設計されていて、トランジスタを高い
バイアス電圧で動作させることが出来る様になっている
。FIG. 7 is a cross-sectional view of a transistor constructed according to another preferred embodiment of the invention. This transistor is designed to have opposite polarity source and drain electrodes, improved diode breakdown characteristics, and improved bunch-through characteristics, allowing the transistor to operate at high bias voltages. It looks like it can be done.

第７図について説明すると、基板２０は＜ｉｏｏ＞配向
の軽くドープされたｐ形シリコンである。ドレイン領域
２８及びソース領域３２は、これから説明する様に、ト
ランジスタをｖ！Ｊ造する最初の■稈として、基板２０
の表面の上に成長させたｎ形エビタｔシャル層２１の部
分である。チャンネル領域３０はｎ形エピタキシャル層
に拡散したｐ影領域であり、ドレイン領域２８及びソー
ス領域３２の間にある。ドレイン領域２８の緑に隔離領
域７０があり、これは同じ半導体チップ上で隣合ったト
ランジスタを互いに隔離するのに役立つ。隔離領域７０
の作用を示す為に、ｎ形エピタキシャル層２１の一部分
が、能動トランジスタ領域と向い合って示されている。Referring to FIG. 7, substrate 20 is lightly doped p-type silicon with an <ioo> orientation. The drain region 28 and the source region 32 are connected to the transistor at v!, as will be explained. As the first culm for J construction, the substrate 20
This is a portion of the n-type epitaxial layer 21 grown on the surface of the . Channel region 30 is a p-shade region diffused into the n-type epitaxial layer and is between drain region 28 and source region 32. In the green of drain region 28 is an isolation region 70, which serves to isolate adjacent transistors from each other on the same semiconductor chip. Isolation area 70
A portion of the n-type epitaxial layer 21 is shown facing the active transistor region to illustrate the effect.

ｎ彫工ごタキシャルｌ１Ｉ１２１のこういう部分は、隣
のトランジスタのソース又はドレイン領域として作用し
てもよいし、或いは単に導電相互接続領域であってもよ
い。These portions of the n-carved axial l1I121 may act as source or drain regions for adjacent transistors, or may simply be conductive interconnect regions.

トレンチ２２がドレイン領域２８を形成するｎ形エピタ
キシｔ！ル層を完全に通抜け、ゲート酸化物２４がトレ
ン１２２の壁と同形に成長させられ、グー］・電８１２
６がゲート酸化物２４の上にデポジットされて、トラン
ジスタを形成する。N-type epitaxy t! in which trench 22 forms drain region 28. The gate oxide 24 is grown conformally to the walls of the trench 122, completely passing through the trench 122 layer.
6 is deposited over gate oxide 24 to form a transistor.

ソース領１４３２、ドレイン領１４２８及びゲート電極
２６に対する電気接触が第７図に図式的に示されている
。トランジスタのこれらの部分に対する物理的む接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法によって行なうことが出来る。動作について説明
すると、ソース領域３２に比して正の電圧がドレイン領
域２８に印加される。ゲート電極２６の電Ｅｆを選択的
にｖ制御して、トレンチ２２の側面に沿ったドレイン領
域２８及びソース領域３２の間のチャンネル領域３０の
導電度をａＪＩ　ｍする。事実上、第７図はゲート電極
２６に印加されるＮｌ［が、ドレイン領域２８の電圧に
トランジスタの閾１ａｍ圧を加えた値よりかなり低い状
態のトランジスタ、即ち、ドレイン領域２８及びソース
領域３２の間のチｔ１ンネルが導電していない状態を示
している。基板２０とゲート酸化物２４０間及びゲート
電極２６とゲート酸化物２４の間の界面に捕捉された電
荷や、チャンネル領域３０内のドーパント濃度の様な要
因に応じて、トランジスタの閾値電圧は０未満であるこ
とがある。勿論、この場合、第７図に示す状態にする為
には、ゲート電＋４２６の電圧はソース領域３２に対し
て負になる。この状態では、トレンチ２２の全ての側面
上にあるゲート酸化物２４に隣接するチャンネル領域３
０の部分は依然としＣｐ形である。即ち、このチャンネ
ル領域３０の部分にある多数電荷担体は、電子ではなく
正孔である。その結果、ドレイン領域２８とチャンネル
領域３０の聞及びソース領域３２とデシンネル領域３０
の間に逆バイアスされたｐｎ接合が存在し、ドレイン領
域２８からソース領域３２へ電流が流れない様にしてい
る。Electrical contacts to source region 1432, drain region 1428 and gate electrode 26 are shown schematically in FIG. Physical connections to these portions of the transistor can, of course, be made by any known method for contacting regions within a semiconductor chip. In operation, a more positive voltage is applied to the drain region 28 than to the source region 32. The electric potential Ef of the gate electrode 26 is selectively controlled by v to cause the conductivity of the channel region 30 between the drain region 28 and the source region 32 along the sides of the trench 22 to be aJI m. In fact, FIG. 7 shows a transistor in which Nl[ applied to the gate electrode 26 is considerably lower than the voltage of the drain region 28 plus the threshold 1 am pressure of the transistor, that is, the drain region 28 and the source region 32. This shows that the channel t1 in between is not conducting. Depending on factors such as the charge trapped at the interfaces between substrate 20 and gate oxide 240 and between gate electrode 26 and gate oxide 24 and the dopant concentration within channel region 30, the threshold voltage of the transistor may be less than zero. Sometimes it is. Of course, in this case, the voltage of gate voltage +426 becomes negative with respect to source region 32 in order to achieve the state shown in FIG. In this state, channel region 3 adjacent to gate oxide 24 on all sides of trench 22
The 0 part is still in the Cp form. That is, the majority charge carriers in this channel region 30 are holes rather than electrons. As a result, between the drain region 28 and the channel region 30 and between the source region 32 and the desinnel region 30,
A reverse biased p-n junction exists between them to prevent current from flowing from drain region 28 to source region 32.

第８図には、ゲート電極２６に印加される電圧が、トラ
ンジスタの閾値電圧よりも大きな値だけ、ソース領域３
２の電圧よりも高ぐ、且つソース領域３２に比してドレ
イン領域２８に正の電圧が印加されている時の第７図の
トランジスタの状態が示されている。ソース領域３２に
対して正の電圧がゲー１−？１ｆＨ１２６にあることは
、ｎ形ソース領域３２からチャンネル領域３０に自由電
子を引寄せる効果がある。ゲート電ＶＭ２６の電圧が十
分高ければ、チャンネル領域３０に引寄せられた自由電
子は、チャンネル領域３０内の硼素ドーパントから供給
される正孔の数を越え、この為、ブ１１ンネル領域３０
のこういう部分では、正孔で（Ｌなく電子が多数電荷担
体になる。第８図では、ｐ形からｐ形に反転したヂ１！
ンネル領域３０内の区域を反転類Ｉ４３４として示しで
ある。反転領域３４は勿論ゲート酸化物２４に隣接して
いる、即ち電界が最も強いＪｊｊにある。トランジスタ
の閾値電圧は、反転領域３４がドレイン領域２８からソ
ース領域３２まで完全に拡がる時の、ゲート電４４２６
とソース領域３２の間の差電圧の偵と定義される。従っ
て、ゲート・ソース聞電圧が第８図に示す様に閾値電圧
を越える時、ドレイン領１４２８からソース領域３２へ
の電流の流れを抑制したｐｎ接合がもはや存在せず、こ
の時電流がドレイン領域２８から反転領域３４を通って
ソース領域３２に流れることが出来る。ゲート電極２６
に印加された電圧が、ドレイン領域２８及びソース領域
３２の間の電流の導通を制御するので、トランジスタ動
作が行なわれる。FIG. 8 shows that the voltage applied to the gate electrode 26 is applied to the source region 3 by a value greater than the threshold voltage of the transistor.
The state of the transistor of FIG. 7 is shown when a voltage higher than voltage 2 and a positive voltage is applied to the drain region 28 compared to the source region 32. A positive voltage with respect to the source region 32 is Ga1-? Being at 1fH126 has the effect of attracting free electrons from the n-type source region 32 to the channel region 30. If the voltage of the gate voltage VM26 is high enough, the free electrons attracted to the channel region 30 will exceed the number of holes supplied from the boron dopant in the channel region 30, thus
In this part of , holes (not L) and electrons become the majority charge carriers. In Figure 8, the p-type is reversed to the p-type.
The area within the tunnel region 30 is shown as inversion class I434. The inversion region 34 is of course adjacent to the gate oxide 24, ie at Jjj, where the electric field is strongest. The threshold voltage of the transistor is the gate voltage 4426 when the inversion region 34 extends completely from the drain region 28 to the source region 32.
and the source region 32. Therefore, when the gate-source voltage exceeds the threshold voltage as shown in FIG. 28 can flow through the inversion region 34 to the source region 32. Gate electrode 26
The voltage applied to controls current conduction between drain region 28 and source region 32, so that transistor operation occurs.

周知の様に、ＭＯＳトランジスタの内、そこに反転類Ｖ
ｔ３４を形成しようとする部分に電圧を印加した場合、
閾植電ｆ（を変調することが出来る。As is well known, in a MOS transistor, there is an inverting type V
When a voltage is applied to the part where t34 is to be formed,
It is possible to modulate the threshold voltage f(.

従って、第７図及び第８図に図式的に示した電極を介し
てチャンネル領域３０に電圧を印加すれば、トランジス
タのｉｍ電圧の埴に影響がある。チャンネル領域３０に
対する物理的な接触は、第７図及び第８図に示す様に表
面から行なってもよいし、或いは基板２０に対する接触
によってもよい。第７図及び第８図に示すｎチャンネル
・トランジスタでは、ソース領域３２に比して負の電圧
をチャンネル領域３０に印加すると、トランジスタの閾
値電圧が高くなる。Therefore, applying a voltage to the channel region 30 via the electrodes shown diagrammatically in FIGS. 7 and 8 will have an effect on the im voltage of the transistor. Physical contact to channel region 30 may be made from the surface, as shown in FIGS. 7 and 8, or by contact to substrate 20. In the n-channel transistor shown in FIGS. 7 and 8, applying a negative voltage to channel region 30 relative to source region 32 increases the threshold voltage of the transistor.

次に第９ａ図乃至第９ｄ図について、第７図のトランジ
スタの構成を詳しく説明する。第９ａ図ｔｉｔ基板２０
の初１１Ｊ状態を示しており、この基板の上には周知の
方法によってｎ形１ビタ（シャル層２１を成長させであ
る。１例として、基板２０は軽くドー１したｐ形の＜　
１００　＞シリコンである。Next, the structure of the transistor shown in FIG. 7 will be explained in detail with reference to FIGS. 9a to 9d. Figure 9a tit substrate 20
On this substrate, an n-type 1-bit (shall layer 21) is grown by a well-known method.As an example, the substrate 20 is a lightly doped p-type <
100>Silicon.

■ビタキシャル層２１も比較的軽くドープされていて、
例えば３Ｅ１５イＡン／ｃＩ１１２の不純物濃度を持も
、ドーパントは砒桑である。エピタキシャル層２１は、
ゲート・ソース間及びゲート・ドレイン聞の奇生静電容
量を最小限に抑える為に、１６２ミクロン又はそれ以Ｆ
の岸ざであることが好ましい。■The bitaxial layer 21 is also relatively lightly doped,
For example, although the impurity concentration is 3E15 IA/cI112, the dopant is arsenic. The epitaxial layer 21 is
162 microns or more F to minimize gate-source and gate-drain parasitic capacitance.
It is preferable that it be on the shore of the river.

第９ｂ図はｐ形区域７３を作る最初のｌｉｔ素（ｐ形）
の打込み及び拡散後のトランジスタの断面を丞ず。ｐ形
区域７３を選択的にドープする為、マスク層７４を基板
２０（及びｎ形１ビク１シＶル層２１）の表面の土に配
置する。マスク層７４は、イオン打込み用のマスクを作
る従来周知の方法によって、シリコン基板の選ばれた区
域だけにイオン・ビームからのイオンが打込まれる様に
作られる。例えば、露光して現像した時にマスク用フィ
ルムとなるフォトレジスト層を基板２０に回転付着する
。打込みをすべき区域が不透明で、打込みから遮蔽すべ
き区域が透明であるフォトマスクをこの後基板２０に隣
接して配置し、基板２０の表面を強度の強い光に露出す
る。フォトマスクを取除き、フォトレジストを現像し、
露出されなかったフォトレジストを基板２０から取除き
、基板２０のイオン打込みから遮蔽すべき区域の上に現
像済みのフォトレジスト囮を残す。この代りに、打　。Figure 9b shows the first lit element (p-type) that forms the p-type area 73.
A cross-section of the transistor after implantation and diffusion. To selectively dope the p-type areas 73, a mask layer 74 is placed on the surface of the substrate 20 (and the n-type layer 21). Mask layer 74 is fabricated so that only selected areas of the silicon substrate are implanted with ions from the ion beam by methods well known in the art for fabricating masks for ion implantation. For example, a photoresist layer that becomes a masking film when exposed and developed is spun onto the substrate 20 . A photomask that is opaque in the areas to be implanted and transparent in the areas to be shielded from the implant is then placed adjacent substrate 20 and the surface of substrate 20 is exposed to high intensity light. Remove the photomask, develop the photoresist,
The unexposed photoresist is removed from the substrate 20, leaving a developed photoresist decoy over the areas of the substrate 20 to be shielded from ion implantation. Instead of this, hit.

込みから遮蔽すべき区域が不透明で、打込みをすべさ区
域が透明であるフォトマスクと共に、露光しないで現像
した場合にマスク用フィルムとなるフォトレジストを用
いてもよい。何れの方法の最終的な結果も、それが覆う
区域で、付勢イオンが基板２０に達しない様にザるマス
ク層７４が第９ｂＦｊ４に示す様に出来る。第１０ａ図
には、参考の為に、その中にトレンチ２２をエッチする
区域と共に、トランジスタの平面図でマスク１７４が示
されている。A photoresist that, when developed without exposure, becomes a masking film may be used with a photomask that is opaque in the areas to be shielded from implantation and transparent in the areas to be implanted. The end result of either method is a mask layer 74 that prevents energized ions from reaching the substrate 20 in the areas it covers, as shown in No. 9bFj4. In FIG. 10a, a mask 174 is shown in a plan view of the transistor, along with the areas in which trenches 22 are to be etched, for reference.

最初の硼素の打込み及びその後の拡散は、隔離領域７０
によるドレイン領域２８の境界、及びソース領域領域を
ドレイン領域２８から隔離する為のソース領域３２の境
界を作るものである。従って、第９ｂ図に示す様に、こ
の最初の打込みのエネルｒは１分高いエネルギ（例えば
２６０ｋｅＶ）で行／ｊ−）’Ｕ、ｐ形領域７３の項部
がｎ形エピタキシャル層２１の表面より下方に来る様に
すると共に、ｐ形鎮城２１がｐ形基板２０の中に拡散す
る様にする。この打込みの典型的な線間は５Ｅ１４イオ
ン／１２である。The initial boron implant and subsequent diffusion occurs in isolation region 70.
A boundary of the drain region 28 and a boundary of the source region 32 for isolating the source region from the drain region 28 are created. Therefore, as shown in FIG. 9b, the energy r of this first implantation is one minute higher (e.g., 260 keV) so that the upper part of the p-type region 73 reaches the surface of the n-type epitaxial layer 21. At the same time, the p-type capacitor 21 is made to diffuse into the p-type substrate 20. The typical line spacing for this implant is 5E14 ions/12.

第９Ｃ図には、２回目のマスク動作及び硼素の打込みを
した後の最終的な１−．５ンジスタの断面が示されてい
る。この２回目の硼素の＋１込み及びその後の拡散は、
ソース領域３２の境界を完成する為、並びにトランジス
タの間の隔離領域７０を完成する為に必要である。第９
Ｃ図について説明すると、前と同じ様な写真製版により
、マスク層７６が１ビタキシヤルＲ４２１の表面の選ば
れた区域にある。第’ｌＯｂ図はンスク層７６とマスク
層７４のＩＩＩ係を示している。マスク１１１７６が、
トランジスタの周りの隔離の為、マスク層７４によって
露出されるのと略同じ区域を残していることに注Ｑされ
たい。マスク層７４の中にあって、マスク層７６が露出
ま１に残す領域は、これから説明する様に、ソース領域
３２をドレイン領域２８から隔離する為に必要である。FIG. 9C shows the final 1-. after the second mask operation and boron implant. A cross section of 5 transistors is shown. This second +1 inclusion of boron and its subsequent diffusion are:
It is necessary to complete the boundaries of source region 32 as well as to complete isolation regions 70 between transistors. 9th
Referring to Figure C, by photolithography as before, a masking layer 76 is placed on selected areas of the surface of the 1-bitaxial R421. FIG. 1Ob shows the third layer of the mask layer 76 and the mask layer 74. Mask 11176 is
Note that approximately the same area is left exposed by mask layer 74 for isolation around the transistor. The regions of mask layer 74 that mask layer 76 leaves exposed are necessary to isolate source region 32 from drain region 28, as will be explained.

ｐ影領域７８が２回目の＋Ｊ込み及びその後の拡散によ
って形成される。A p shadow region 78 is formed by the second +J infusion and subsequent diffusion.

ｐ影領域７８が最初の硼素の打込み及び拡散によるｐ影
領域７３とΦなる。例えば、第９Ｃ図の右側では、ｐ影
領域７８がｐ影領域７３（第６ｂ図に示したもの）と重
なり、隔離領域７０を形成する。この２回目の硼素の打
込みは５０　ｋｅＶと云う様な比較的低いエネルギ・レ
ベル及び８Ｅ１４イオン／ａ１１２前模の線場を用いて
行なうことが出来る。The p shadow region 78 becomes Φ with the p shadow region 73 due to the initial boron implantation and diffusion. For example, on the right side of FIG. 9C, p shadow region 78 overlaps p shadow region 73 (shown in FIG. 6b) to form isolated region 70. This second boron implant can be performed using a relatively low energy level, such as 50 keV, and a line field of 8E14 ion/a112 preform.

第９ｄ図は３回目の硼素のｐ形の打込み及び拡ｒ＆俵の
トランジスタの断面を示す。この３回目の打込み及び拡
ｒ！Ｉは、ソース領域３２を形成するｎ形エピタキシャ
ルｗ４２１の部分の下を伸びるチャンネル領域３０の部
分を形成する為に必要である。Figure 9d shows the third boron p-type implant and expanded r&bale transistor cross-section. This third implant and expansion r! I is necessary to form a portion of channel region 30 that extends below the portion of n-type epitaxial w421 that forms source region 32.

前と同じく、周知の写真製版方法により、エピタ〜ｒシ
１！ル層２１の表面の選ばれた区域の上にマスクｗ４８
０を形成する。第１０ｃ図には、マスク層８０が露出済
み領域８０′によって示されている。As before, by the well-known photoengraving method, the epitaxial film 1! mask w48 on selected areas of the surface of the layer 21.
form 0. In Figure 10c, mask layer 80 is illustrated by exposed areas 80'.

露出済み領域８０′　（シリコンの内、マスクＦ１８０
によって覆われていない部分）を第１０ｃ図で使っＣい
るのは、見易くする為である。第１０ｃ図に露出済み領
域８０′で示した区域に、この３１目の打込み工程で硼
素イオンが打込まれる。３回１．１の硼素の打込みは、
ｎ形エビタ１シャル層２１の表面より下方のある深さに
硼素ドーパントを集中させる為に、２００　ｋｅＶと云
う様な比較的高いエネルギで行なわれる。第９ｄ図に示
を様に、ｐ影領域８２が、マスクＶ！Ｊ８０によってン
スクされていない区域に於ける３回目の硼素の打込みに
よって形成される。１Ｅ１２硼素イオン／　ａｍ　”の
聞を用いた２　００　ｋｅＶの打込みの例により、チャ
ンネル領域３０の平均担体濃度は４Ｅ１６正孔／α３に
なる。第９ｄ図では、３回の硼素の打込みの組合せが、
チャンネル領域３０として示されており、ｐ影領域３０
の上方のｎ形エピタキシャル層２１の部分がソース領域
３２として示されており、ｎ形エピタキシャル層２１の
内、ｐ影領域３０より下方にある部分がドレイン領域２
８として示されている。Exposed area 80' (of silicon, mask F180
The portions not covered by ) are used in Figure 10c for ease of viewing. In this 31st implant step, boron ions are implanted into the area shown as exposed region 80' in FIG. 10c. The boron implantation of 3 times 1.1 is as follows:
In order to concentrate the boron dopant to a certain depth below the surface of the n-type vitretical layer 21, it is performed at a relatively high energy, such as 200 keV. As shown in FIG. 9d, the p shadow region 82 is covered by the mask V! Formed by a third boron implant in the area unscrewed by J80. An example of a 200 keV implant using 1E12 boron ions/am" results in an average carrier concentration in the channel region 30 of 4E16 holes/α3. In FIG. 9d, the combination of three boron implants is ,
is shown as a channel region 30 and a p shadow region 30
The upper part of the n-type epitaxial layer 21 is shown as a source region 32, and the part of the n-type epitaxial layer 21 below the p shadow region 30 is shown as the drain region 2.
8.

トランジスタの構成を完了するには、トレンチ２２のエ
ツチング、ゲート酸化物２２の成長又はデボジッシコン
、ゲート電極２６のデボジッション、及びドレイン領域
２８、ソース領域３０．ゲート電極２６８びに場合によ
ってはチャンネル領域３０の電気接続が必葭である。ト
ランジスタを完成する為のＩＩＩＪ造方法はこの業界で
非常に”多種多様であり、こ１で説明するトランジスタ
に１１１１速してこの様な多くの構成が役立つ。この構
成の円型な１例が第１１図に示されている。To complete the construction of the transistor, etching the trench 22, growing or depositing the gate oxide 22, depositing the gate electrode 26, and drain region 28, source region 30 . Electrical connection of gate electrode 268 and possibly channel region 30 is required. There is a wide variety of construction methods in the industry for completing transistors, and many such configurations are useful for the transistors described here. One circular example of this configuration is It is shown in FIG.

第１１図について説明すると、ソース領域３２、ドレイ
ン領域２８及びチャンネル領域３ｏを形成する土に述べ
た打込み及び拡散工程の後、！！置の中にトレンチ２２
をエッチする。トレンチ２２は、周知の方法を用いて、
所望の場所にエッチして、■ビタキシャルｗＪ２１を通
って（即ちドレイン領ｈＩ！２８を通って）基板２０に
入る様にすることが出来る。第２図乃至第６図のトラン
ジスタについて上に述べたのとｌｌ１１様に、トレンチ
２２がドレイン領域２８を完全に通抜けることにより、
寄生的なゲート・ドレイン間静電容量が最小限に抑えら
れる。トレンチ２２をエツ、ヂングする前又は後、やは
り周知の方法を用いて、基板２０の表面の選ばれたＪＸ
Ｉ所に隔離用酸化物Ｖ４６０を成長さＩ又は−ｉポジッ
トすることが出来る。隔離用酸化物層６０が拡散された
領域をゲート電極２６及びその他の相ｎ接続線に印加さ
れる電位から隔離する。これは、基板２００表面にゲー
ト電極２６の延長部がある場合、その下に＋・分な酸化
物又は又はその他の誘電体材料がないと、ゲート電４４
２６に印加された電位によって、装置の他の区域にある
２つのｎ影領域の間に設けられるｐ影領域により、基板
２０の表面に形成される寄生トランジスタをター、ンオ
ンすることがあるからである。隔離用酸化物６０を配ｔ
した優、トレンチ２２の壁を同形にコートする様に、ゲ
ート酸化物２４を成長させ又はデポジットする。ゲート
酸化物２４の厚さは約１００人である。酸化物としてめ
品質の観点からは、ゲート酸化物２４には成長させた酸
化物が好ましい。ゲート酸化物２４が隔離用酸化物６０
の下のシリコン界ｍ１にも成長することに口息されたい
。ゲート酸化物２４の成長の後、表面の上にポリシリコ
ン層をデポジットし、希望する通りにパターンを定めて
エッチして、ゲート雷神２６及び基板２０上のその他の
導電接続部を形成する。その侵、多重レベル酸化物層６
２をデポジットして、ゲート電極２６をこの後のメタラ
イズ相互接続線から絶縁する。Referring to FIG. 11, after the described implantation and diffusion steps in the soil forming source region 32, drain region 28, and channel region 3o! ! trench 22 inside
have sex with The trench 22 is formed using a well-known method.
By etching at a desired location, it is possible to enter the substrate 20 through the bitaxial wJ21 (that is, through the drain region hI!28). As described above for the transistors of FIGS. 2 to 6, trench 22 passes completely through drain region 28, so that
Parasitic gate-drain capacitance is minimized. Before or after etching trenches 22, the surface of substrate 20 is etched with selected JX
An isolation oxide V460 can be grown at the I or -i deposit. An isolation oxide layer 60 isolates the diffused region from potentials applied to gate electrode 26 and other phase n connections. This means that when there is an extension of the gate electrode 26 on the surface of the substrate 200, if there is no oxide or other dielectric material underneath, the gate electrode 44
The potential applied to 26 may turn on a parasitic transistor formed on the surface of substrate 20 by a p-shaded region provided between two n-shaded regions in other areas of the device. be. Isolation oxide 60 is placed
Once completed, gate oxide 24 is grown or deposited to conformally coat the walls of trench 22. The thickness of gate oxide 24 is approximately 100 nm thick. From the viewpoint of the quality of the oxide, a grown oxide is preferable for the gate oxide 24. Gate oxide 24 is an isolation oxide 60
I would like to take a breather that the silicon world m1 below will also grow. After growth of gate oxide 24, a polysilicon layer is deposited over the surface, patterned and etched as desired to form gate thunderbolts 26 and other conductive connections on substrate 20. Its invasion, multi-level oxide layer 6
2 to isolate gate electrode 26 from subsequent metallization interconnect lines.

この後、業界で現在利用し得る方法に・より、装置のｆ
＃、！ｌＩ領域に対する電気接続をつける。ドレイン領
域２８及びソース領域３２に対する接点をつける為に、
多重レベル酸化物層６２、隔離用酸化物層６０及びゲー
ト酸化物２４に接点用バイアを■ツヂする。ぞのまた拡
散区域６４で示す様に、ソース領域３２又はドレイン領
域２８に対して追加の砒素又は燭の拡散を実施する。ｎ
形拡散区域６４がソース領域２８及びドレイン領域３２
を更に強乏ドープして、この後のメタライズ及びｎ影領
域の聞のオーミック接触□を改善する。ソース領域３２
及びドレイン領域２８に接点をつける為、（アルミニウ
ムの様な金属で構成される）メタライズ層６８をデポジ
ットし、パターンを定めてエッＬシ４て、ソース領域３
２及びドレイン領域２８と接触させる。同様に、多重レ
ベル酸化物６２を通るメタライズ層６８により、ゲート
電極２６に対するｔｇ！（図に示してない）をつける。After this, the f
#,! Make electrical connections to the II area. To make contacts to the drain region 28 and source region 32,
Contact vias are formed in multilevel oxide layer 62, isolation oxide layer 60, and gate oxide 24. Additional arsenic or candle diffusion is also performed on source region 32 or drain region 28, as indicated by diffusion area 64. n
shaped diffusion areas 64 form source regions 28 and drain regions 32
is further heavily doped to improve the subsequent metallization and the ohmic contact □ between the n shadow regions. Source area 32
To make contact to the source region 3 and the drain region 28, a metallization layer 68 (composed of a metal such as aluminum) is deposited and patterned and etched to form the source region 3.
2 and drain region 28 . Similarly, metallization layer 68 through multilevel oxide 62 provides tg! Add (not shown).

第１１図の構造の全体の上に、機械的なひっかき、汚染
物及び湿気から（！護する為に、保護用の不活性化オー
バコート（内面に示してない）を゛デポジットすること
が出来る。チャンネル領域３０も表面にぞれ自身の接点
を持っていてもよいし、或いはバイアス電圧を印加する
為に、語根２０の底側の接続部を用いでもよいことに注
意されたい。第１１図に示したトランジスタ構造に対し
、当業者に容易に考えられるこの他の変更を特定の目的
の為に、又は特定の製造方法の為に利用しても、この発
明のｗ！卯を逸脱しない。この中には、これに限らない
が、二重レベル・ポリシリコン層、二重レベル・メタラ
イズ及びエピタキシャル基板を利用することが含まれる
。A protective passivation overcoat (not shown on the inner surface) can be deposited over the entire structure of Figure 11 to protect it from mechanical scratches, contaminants, and moisture. Note that the channel regions 30 may also have their own contacts on the surface, or the connections on the bottom side of the root 20 may be used to apply the bias voltage. Other modifications to the transistor structure shown in FIG. 1, which will be readily apparent to those skilled in the art, may be utilized for particular purposes or for particular manufacturing methods without departing from the scope of the invention. This includes, but is not limited to, the use of dual level polysilicon layers, dual level metallization, and epitaxial substrates.

上に述べた様にして構成された第１１図のトランジスタ
はチャンネル長が０．４ミクロンであり、チャンネル領
域３０に於ける平均担体濃度が４Ｅ１６正孔／ｃＩＩ　
　であり、ソース領域３２及びドレイン２８の平均ｉＩ
１体濃度が３　Ｅ　１５　電子／７−ＩＩ３である。ソ
ース領域３２及びドレイン２８は何れも約０．４ミクロ
ンの厚さである。The transistor of FIG. 11 constructed as described above has a channel length of 0.4 microns and an average carrier concentration in the channel region 30 of 4E16 holes/cII.
and the average iI of the source region 32 and drain 28
The one-body concentration is 3 E 15 electrons/7-II3. Source region 32 and drain 28 are both approximately 0.4 microns thick.

前に述べた第２図乃至第６図のトランジスタ番よ、三重
拡散方法によって製造される。ＩＩら、ドレイン（ｎ形
）拡散の後、ブレンネル（ｐ形）拡散が続き、その後ソ
ース（ｎ形）拡散が続く。このトランジスタは第７図の
トランジスタと構造が似ているが、このトランジスタの
ある特徴の為、多くの用途に於けるその利用がυ１限さ
れる。先ず、三ｉト拡散トランジスタのブ１１ンネル領
域及びソース領域の両方が強くドープ公れている。これ
は、ｐ形ヂャンネル拡散がｎ形ドレイン拡散に打勝つ必
要があるし、ｎ形ソース拡散がｐ形チ亀？ンネル拡改に
打勝つ必要があるからである。その結果、三重拡散トラ
ンジスタの動作特性は、ソースがドレインに対して正に
バイアスされている時、トレインがソースに対して正に
バイアスされている時の動作特性とは異なる。然し、論
理回路のトランジスタは対称的に動作して、トランジス
タの動作がドレインに対するソースのバイアスに無関係
であることが好ましい。The transistors of FIGS. 2-6 previously described are fabricated by a triple diffusion method. II et al., the drain (n-type) diffusion is followed by the Brennnel (p-type) diffusion, followed by the source (n-type) diffusion. Although this transistor is similar in construction to the transistor of FIG. 7, certain characteristics of this transistor limit its use in many applications. First, both the channel region and the source region of the triplet diffused transistor are heavily doped. This means that the p-type channel diffusion must overcome the n-type drain diffusion, and the n-type source diffusion must overcome the p-type diffusion. This is because it is necessary to overcome channel expansion. As a result, the operating characteristics of a triple diffused transistor are different when the source is positively biased with respect to the drain than when the train is positively biased with respect to the source. However, it is preferred that the transistors of the logic circuit operate symmetrically so that the operation of the transistor is independent of the source to drain bias.

然し、第１１図のトランジスタの構成は、ドレイン領域
２８及びソース領域３２が何れもエピタキシャルｇ１２
１から形成されていて、デセンネル領域３０及びトレン
チ２２を作る前に、基板２０土に成長させたものである
から、ドレイン領域２８及びソース領域３２の担体濃度
がｎいに略等しい為に、第７図のトランジスタの対称的
な動作が出来るようにする。こ）で説明した例では、ソ
ース領域３２及びドレイン領域２８の担体濃度が約３Ｅ
１５Ｍ子／ｃ１１３である。However, in the structure of the transistor shown in FIG. 11, the drain region 28 and the source region 32 are both epitaxial
1 and grown on the substrate 20 before forming the desennell region 30 and the trench 22, the carrier concentration of the drain region 28 and the source region 32 is approximately equal to n. This allows the transistors shown in Figure 7 to operate symmetrically. In the example described above, the carrier concentration in the source region 32 and drain region 28 is approximately 3E.
15M children/c113.

三重拡＠Ｉ・ランジスタのソース及びチャンネル領域に
於ける担体濃度が比較的高いことは、装置のこの他の制
約にも通ずる。ｈｊ４１に、周知の如く、ｏｎ接合のな
だれ降伏電圧は、接合の軽くドープされた側の不純物濃
疫が減少するにつれて高くなる。三重拡散トランジスタ
のソースφチャンネル間ｐｎ接合の軽くドープされた側
（チャンネル側）が割合強くドープされているから、こ
の接合のダイオード降伏電圧が比較的低く、三重拡散ト
ランジスタを電力用又はその他の高圧用途に使う上で＆
＋１限となる。第２に、第７図のトランジスタ（及び三
重拡散の縦形トランジスタ）のチャンネル領域３０が１
ミクロン未満であるから、ソース領域３２及びドレイン
領域２８の両方がチャンネル領域３０より＾い電圧にあ
る場合、チャンネル領域３０のパンチスルーが起り、逆
バイアスさ、れた２つのｐｎ接合の空乏領域が互いに接
触する可能性がある。The relatively high carrier concentration in the source and channel regions of triple expanded @I transistors also leads to other limitations of the device. hj41, as is well known, the on-junction avalanche breakdown voltage increases as the impurity concentration on the lightly doped side of the junction decreases. Because the lightly doped side (channel side) of the source-φ-channel pn junction of the triple diffused transistor is relatively heavily doped, the diode breakdown voltage of this junction is relatively low, making the triple diffused transistor suitable for power or other high voltage applications. When using for purposes &
+1 limit. Second, the channel region 30 of the transistor of FIG. 7 (and the triple-diffused vertical transistor) is 1
If both the source region 32 and the drain region 28 are at a higher voltage than the channel region 30, punch-through of the channel region 30 will occur and the depletion region of the two reverse biased pn junctions will be They may come into contact with each other.

この発明に従って構成された第１１図のトランジスタは
、チャンネル領域３０及びソース領域３２の間の接合の
軽くドープされた側が３Ｆ１５電子／α３であるから、
ダイオード降伏型Ｌ１−が１００ｖを越える。チャンネ
ル領域３０のパンチスルーについて云うと、ソース領域
３２及びドレイン領１４２８がチャンネル領域３０に較
べて軽くドープされているから、逆バイアス状態に於け
る空乏領域の大部分は、チャンネル領［３０ではなく、
「）影領域に入込む。その結果、チャンネル領域３０は
０．４ミクロンの良さしかないが、ソース領域３２及び
ドレイン領域２８がヂャンネルｆｔＪ城３０の電圧より
も２０Ｖ高い電圧にあってら、パンチスルーは起らない
。この動作特性により、第１１図のトランジスタは対称
的なソース・ドレイン動作を必要とする論理回路、及び
相対的な電１．Ｌが２０Ｖの範囲内になり得る様な電力
回路に役立つことが出来る。The transistor of FIG. 11 constructed in accordance with the present invention has 3F15 electrons/α3 on the lightly doped side of the junction between channel region 30 and source region 32;
Diode breakdown type L1- exceeds 100V. Regarding punch-through of the channel region 30, since the source region 32 and drain region 1428 are lightly doped compared to the channel region 30, most of the depletion region under reverse bias conditions is in the channel region [30] and not in the channel region 30. ,
As a result, although the channel region 30 is only 0.4 microns thick, if the source region 32 and drain region 28 are at a voltage 20V higher than the voltage of the channel ftJ castle 30, the punch-through will occur. This operating characteristic makes the transistor of Figure 11 useful in logic circuits that require symmetrical source-drain operation, and in power circuits where the relative voltage 1.L can be in the range of 20V. can be helpful.

この発明の好ましい実施例を訂しく説明したが、以上の
説明は例に過ぎず、この発明を１１１１約するちと解し
てはならない。更に、当業者であれば、この発明の１！
囲を逸脱せずに、この発明の実施例の細部に対する種々
の変更及びこの発明のこの他の実施例が容易に考えられ
よう。Although preferred embodiments of the invention have been specifically described, the foregoing description is by way of example only and should not be construed as limiting the invention. Furthermore, those skilled in the art will appreciate that this invention has a 1!
Various modifications to the details of the embodiments of the invention and other embodiments of the invention may be readily envisaged without departing from the scope thereof.

以上の説明に関連して、史に下記の項を開示する。In connection with the above explanation, the following sections are disclosed in the history.

（１）　　第１の導電型であって面を持つ半導体本体と
、該半導体本体内に設けられていて、該半導体本体の前
記面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の轡Ｍ型を持つ第１のドープ領域と、前記
半導体本体の中に設けられでいて、前記第１のドープ領
域よりも小さい深さを持ち、当該第２のドープ領域の深
い方の縁が＋ｉｒｒ　＆！第１のドープ領域に隣接して
いる前記第１の導電型の第２のドープ領域と、前記半導
体本体の中に設けられていて、前記第２のドープ領域よ
りも小さい深さを持ち、当該第３のドープ領域の深い方
の縁が前記第２のドープ領域に隣接している前記第２の
導電型を持つ第３のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に配置された絶縁層と、該絶縁
層が当該導電層と前記第１、第２及び第３のドープ領域
の聞に配置される様に、前記トレンチの側面に沿って前
記絶縁層に隣接して配置されたＳＷｉ層とを有し、前記
第１のドープ領域は前記半導体本体に設ＧＪられたトレ
ンチの深さよりも小さい深さを持も、前記絶縁層が前記
トレンチの側面に沿って前記第１、第２及び第３のドー
プ領域に接触しており、前記第１のドープ領域が前記ト
レンチから遠ざかる向きに予定の距離だけ伸びると共に
、前記トレンチから離れた点で前記トレンチに於ける深
さよりも一層深い深さまで伸びている半導体絶縁グー１
〜電５９ｇＩ果トランジスタ。(1) a semiconductor body having a surface of a first conductivity type; a first doped region having an opposite second M-type; a second doped region disposed within the semiconductor body and having a depth less than the first doped region; The deeper edge of +irr &! a second doped region of the first conductivity type adjacent to the first doped region; a third doped region having the second conductivity type, the deep edge of the third doped region being adjacent to the second doped region; and a third doped region disposed in a trench provided in the surface of the semiconductor body. an insulating layer disposed adjacent the insulating layer along a side of the trench such that the insulating layer is disposed between the conductive layer and the first, second and third doped regions; the first doped region has a depth less than the depth of a trench formed in the semiconductor body, and the insulating layer extends along the sides of the trench. , in contact with second and third doped regions, the first doped region extending a predetermined distance in a direction away from the trench, and at a point farther from the trench than at a depth in the trench. Semiconductor insulation goo extending to even greater depths 1
~Electric 59gI transistor.

（２）　　第（１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第１のドープ領域に接続
されたドレイン電極と、前記第３のドープ領域に接続さ
れたソース電極と、前記導電層に接続されたゲート電極
とを有する半導体絶縁ゲート電Ｗ効果トランジスタ。(2) In the semiconductor insulated gate field effect transistor according to item (1), a drain electrode connected to the first doped region, a source electrode connected to the third doped region, and A semiconductor insulated gate electric W effect transistor having a gate electrode connected to a conductive layer.

（３）　　第（２）項に記載した半導体絶縁ゲート電界
動床トランジスタに於て、更に前記第２のドープ領域に
接続された閾１ｆｉυ＋Ｗ電極を有する半導体絶縁ゲー
ト電界効果トランジスタ。(3) In the semiconductor insulated gate field effect transistor described in item (2), the semiconductor insulated gate field effect transistor further has a threshold 1fiυ+W electrode connected to the second doped region.

（４）　　第（３）１口に記載した半導体絶縁ゲート電
Ｗ効果トランジスタに於て、前記ドレイン電極が、前記
第１のドープ領域の一層深い部分の上方で、＠２第１の
ドープ領域に接続される半導体絶縁ゲート電界効果トラ
ンジスタ。(4) In the semiconductor insulated gate W-effect transistor described in item (3) 1, the drain electrode is connected to the @2 first doped region above a deeper portion of the first doped region. Connected semiconductor insulated gate field effect transistors.

（５）　　第（１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記半導体本体に接続された
Ｂ値ｆ１１１　ａｌｌ電極を有し、前記半導体本体が前
記第２のドープ領域に電気接続されている半導体絶縁ゲ
ート電界効果トランジスタ。(5) In the semiconductor insulated gate field effect transistor according to item (1), the semiconductor body has a B value f111 all electrode connected to the semiconductor body, and the semiconductor body is electrically connected to the second doped region. A semiconductor insulated gate field effect transistor.

（６）　　半導体基板内に絶縁ゲート電界効果トランジ
スタを製造する方法に於て、前記基板の面に沿って第１
の導電型を持つ第１の領域を第１の深゛　さまでドープ
し、前記基板は前記第１の導電型どは反対の第２の導電
型を持っており、前記第２の導電型を持つ第２の領域を
前記基板内に第２の深さまでドープし、該第２の深さは
Ｉｙｉ記第１の深さより浅く、前記第１の、３４電型を
持つ第３の領域を前記基板内に第３の深さまでドープし
、該第３の深さは前記第２の深さよりも浅く、前記基板
の前記面に対して略垂直な壁を持つトレンチを前記基数
内にエツチングし、該トレンチは前記第１、第２及び第
３の領域を通って、前記第１の深さより１τ７ｊにある
深さまで伸びており、前記トレンチの壁及び底に沿って
誘電体層を配置し、こ′うしてトレンチの壁に沿って前
記第１、第２及び第３の領域に隣接して配置される様に
し、前記誘電体層を覆う電極を配置して、誘電体層をそ
の聞に配置して、前記電極が前記トレンチ内の前記第２
の領域と向い合って配置される様にし、前記第１及び第
３の領域に電気接点をつける工程を含む方法。(6) In a method of manufacturing an insulated gate field effect transistor in a semiconductor substrate, a first
doping a first region having a conductivity type to a first depth, the substrate having a second conductivity type opposite the first conductivity type; doping a second region into the substrate to a second depth, the second depth being less than the first depth; doping a trench in the base to a third depth, the third depth being shallower than the second depth, and having walls substantially perpendicular to the surface of the substrate; a trench extends through the first, second and third regions to a depth 1τ7j below the first depth; a dielectric layer is disposed along the walls and bottom of the trench; an electrode disposed along the wall of the trench adjacent to the first, second and third regions, an electrode covering the dielectric layer, and a dielectric layer disposed therebetween; and the electrode is connected to the second electrode in the trench.
the first and third regions, and providing electrical contacts to the first and third regions.

（１）　　第（６）項に記載した方法に於て、第１の領
域をドープする工程が、前記基板の而の選ばれた区域を
マスクし、前記第１の導電型のイオンに前記基板を露出
し、該基板のマスクされた区域にイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを第１の深さまで拡散させる工程
を含む方法。(1) In the method described in paragraph (6), the step of doping the first region includes masking selected areas of the substrate, and ions of the first conductivity type doping the substrate. exposing a substrate to prevent ions from entering masked areas of the substrate, and heating the substrate to diffuse the ions to a first depth in unmasked areas of the substrate.

（８）　　第（１）槍に記載した方法に於て、前記露出
する工程がイオンを１込むことを含み、該イオンが予定
のエネルギに加速されている方法。(8) In the method described in item (1), the exposing step includes introducing one ion, and the ion is accelerated to a predetermined energy.

（９）　　第（６）項に記載した方法に於て、第１の領
域ををドープする工程が、前記基板の面の選ばれた区域
の１＠［］のマスク作■１、基板のマスクされた区域に
イオンが入射しない様にして、前記第１の導電型を持ち
１１つ第１のエネルギに加速されたイオンを用いた前記
基板の１回目の打込み作用、前記トレンチの場所から離
れた基板の面の選ばれた区域の２回［］のマスク作用、
前記基板のマスクされた区域にイオンが入射しない様に
して、前２第１の導電型を持も、前記第１のエネルギよ
り高い第２のエネルギに加速されたイオンを用いた前記
基板の２回目の打込・み作用、及び前記第１の打込み作
用によって打込まれたイオンと、前記第１のマスク作用
によってマスクされていない基板の部分で第１の深さま
で拡散させると共に、前記２回目の打込み作用によって
打込まれたイオンと、前記２回［１のマスク作用によっ
てマスクされていない九り板の部分で第１の深さより深
い深さまで拡ｒ＆させる様な前記基板の加熱作用を含ん
でいる方法。(9) In the method described in paragraph (6), the step of doping the first region is performed by forming a mask of 1@[] in a selected area of the surface of the substrate. A first implantation of the substrate using ions of the first conductivity type and accelerated to a first energy, such that no ions are incident on the trench area, double masking of selected areas of the surface of the substrate;
A first step is performed on the substrate using ions having a first conductivity type and accelerated to a second energy higher than the first energy, such that ions are not incident on a masked area of the substrate. In the second implantation operation, the ions implanted in the first implantation operation are diffused to a first depth in a portion of the substrate that is not masked by the first mask operation, and in the second implantation The ions implanted by the implantation action described above twice [including the heating action of the substrate that causes them to spread to a deeper depth than the first depth in the portion of the corner plate that is not masked by the mask action of 1. How to be.

（１０）　　第（６）項に記載した方法に於て、第２の
領域をドープする工程が、前記基板の面の選ばれた区域
をマスクし、基板のマスクされた区域にイオンが入射し
ない様にして、前記第２の導電型を持つイオンに前記基
板を露出し、前記基板を加熱して、該基板のマスクされ
ていない区域で前記イオンを前記第２の深さまで拡散さ
せる工程を含む方法。(10) In the method described in paragraph (6), the step of doping the second region masks selected areas of the surface of the substrate so that ions are not incident on the masked areas of the substrate. exposing the substrate to ions having the second conductivity type, heating the substrate to diffuse the ions to the second depth in unmasked areas of the substrate. Method.

（１１）第（１０）項に記載した方法に於て、前記露出
する工程がイオンを打込むことを含み、該イオンが予定
の、エネルギに加速されている方法。(11) The method according to item (10), wherein the exposing step includes implanting ions, and the ions are accelerated to a predetermined energy.

（１２）第（６）項に記載した方法に於て、第３の領域
をドープする工程が、前記基板の面の選ばれた区域をマ
スクし、前記第１の導電型のイオンに萌２基板を露出し
、該基板のマスクされた区域にはイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを前記第３の深さまで拡散させる
工程を含む方法。(12) In the method described in paragraph (6), the step of doping the third region comprises masking a selected area of the surface of the substrate and causing ions of the first conductivity type to exposing a substrate, preventing ions from entering masked areas of the substrate, and heating the substrate to diffuse the ions to the third depth in unmasked areas of the substrate. How to include.

（１３）第（１２）項に記載した方法に於て、＠記露出
する工程がイオンを打込むことを含み、該イオンが予定
のエネルギに加速されている方法。(13) In the method described in item (12), the exposing step includes implanting ions, and the ions are accelerated to a predetermined energy.

（１４）　　面を持つと共に第１の導電型である￥導体
本体と、該半導体本体内に配置されていて、半導体本体
の面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の導電型を持つ第１のドープ領域と、＃ｉ
記半導体本体の中にあって、前記第１のドープ領域より
も浅い深さを持ち、その深い方の縁が前記第１のドープ
領域にＭＦｆｉシている前記第１の導電型を持つ第２の
ドープ領域と、前記半導体本体の中に配置されていて、
前記第２のドープ領域よりも浅い深さを持ち、その深い
方の縁が前記第２のドープ領域に隣接していて、前記第
１のドープ領域と略等しい不純物１１庶を持つ前記第２
の１３電型の第３のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に設けられた絶縁層とをイ１し
、該トレンチは前記第１のドープ領域の予定の深さより
も一層深く半導体本体の面内に入込んでおり、前記絶縁
層が前記トレンチの側面に沿って前記第１、第２及び第
３のドープ領域に接触しており、更に前記トレンチの前
記側面に沿って前記絶縁層に隣接しく配置されて、前記
絶縁層が当、Ａ導電層及び前記第１、第２及び第３のド
ープ領域の間に配置される様になつくいる導電層をイｌ
する？ｒ導体絶縁ゲート電界効効果ランジスタ。(14) A conductor body having a surface and having a first conductivity type, and a conductor body disposed within the semiconductor body, having a predetermined depth measured from the surface of the semiconductor body, and having a conductivity type of the first conductivity type. #i is a first doped region with an opposite second conductivity type;
a second conductivity type in the semiconductor body having a shallower depth than the first doped region and having a deeper edge in contact with the first doped region; a doped region disposed within the semiconductor body;
The second doped region has a shallower depth than the second doped region, a deeper edge thereof is adjacent to the second doped region, and has an impurity concentration approximately equal to that of the first doped region.
a third doped region of type 13 and an insulating layer provided in a trench provided in the surface of the semiconductor body, the trench having a depth greater than the intended depth of the first doped region. deeper into the plane of the semiconductor body, the insulating layer contacting the first, second and third doped regions along the sides of the trench; a conductive layer disposed adjacent to the insulating layer and configured such that the insulating layer is disposed between the A conductive layer and the first, second and third doped regions;
do? r conductor insulated gate field effect transistor.

（１５）第（１４）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第゛ｌのドープ領域及び
前記第３のドープ領域が何れも前記第２のドープ領域よ
りも目立って低い不純物濃度を持っている半導体絶縁ゲ
ート電界効果トランジスタ。(15) In the semiconductor insulated gate field effect transistor according to item (14), both the first doped region and the third doped region have significantly lower impurity content than the second doped region. Semiconductor insulated gate field effect transistor with concentration.

（１６）面を持つと共に第１の導電型である半導体本体
と、該半導体本体内に設けられていて、該゛ｆ導体本体
の面から測って予定の深さを持ち、前記第１の導電型と
は反対の第２の導電型を持つ第１のドープ領域と、前記
半導体本体の第１のドープ領域内に配置された前記第１
の導電型を持つ第２のドープ領域とを有し、該第２のド
ープ領域のに４部はＳｔ記゛ト轡体本体の面より下方に
あり、前記第２のドープ領域の底は前記第１のドープ領
域の予定の深さよりも浅く、ＩｙＩ記第２のドープ領域
はある点で半導体本体の面まで伸びていて、この為前記
第２のドープ領域が前記第１のドープ領域と、Ｉｖｉ配
第２のドープ領域より下方にある第１の部分及び前記第
２のドープ領域より下方にある第２の部分に分離する様
になっており、更に、前記半導体本体の面内に設けられ
たトレンチ内に配置された絶縁層を有し、該トレンチは
前記第１のドープ領域の予定の深さよりも二層深く半導
体本体の面に人込み、前記絶縁層が前記トレンチの側面
に沿って前記第１のドニプ領域の第１及び第２の部分及
び前記第２のドープ領域に接触しており、更に、１１り
記トレンチの前記側面に沿って前記絶縁層に隣接してい
て、該絶縁層が当該導電順及び前記第１のドープ領域の
第１及び第２の部分及び前記第２のドープ領域の聞に配
置される様に配置された導電層をｈりる崖轡体絶縁ゲー
ト電界効果トランジスタ。(16) a semiconductor body having a surface and having a first conductivity type; a first doped region having a second conductivity type opposite to that of the semiconductor body; and a first doped region disposed within the first doped region of the semiconductor body.
a second doped region having a conductivity type, a portion of the second doped region is below the surface of the St-recording body, and a bottom of the second doped region is below the surface of the St-recording body; shallower than the intended depth of the first doped region, the second doped region extends at some point to the plane of the semiconductor body, such that said second doped region is in contact with said first doped region; a first portion below the second doped region and a second portion below the second doped region; an insulating layer disposed in a trench, the trench inclining the surface of the semiconductor body two layers deeper than the predetermined depth of the first doped region, the insulating layer extending along the sides of the trench; contacting the first and second portions of the first doped region and the second doped region; a ridge insulated gate electric field through a conductive layer arranged such that the layer is disposed in said conductive order and between the first and second portions of said first doped region and said second doped region; effect transistor.

（１７）第（１６）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第１のドープ領域が、＠
記李磨体本体の面に沿って配置された１ビタ４−シＶル
層で橘成される半導体絶縁ゲート電界効果トランジスタ
。(17) In the semiconductor insulated gate field effect transistor described in item (16), the first doped region is
A semiconductor insulated gate field effect transistor formed of a 1-bit 4-SiV layer disposed along the surface of a main body.

（１８）第（１１）項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第２のドープ領域が、前
記エピタキシャル層内の１１込み領域である半導体絶縁
ゲート電界効果トランジスタ。(18) The semiconductor insulated gate field effect transistor according to item (11), wherein the second doped region is an 11-inclusive region within the epitaxial layer.

（１９）絶縁ゲート電界効果トランジスタを半導体基板
内に製造する方法に於て、前記基板の表面から第１の深
さまで第１の導電型の第１層をドープし、前記入を板は
前記第１の３導電型とは反対の第２の導電型であり、前
記１ス板の中に前記第２の導電１°１の第２層をドープ
し、該第２層の１０部は前記基数の表面より下方の第２
の深さにあって、該第２層の底は前記第１の深さより浅
い第３の深さにあり、前記基板の表面の選ばれた区域を
７スクし、該基板の表面のマスクされていない区域に前
記第２の導電型の第３ｗ４をドープし、該第３層は前記
基板の表面から、前記第２の深さ及び前記第３深さの中
門の深さまで拡がり、この為前記第２１Ｍより上りにあ
る第１−の部分が前記第２Ｗ４より下方にあるｍ１層の
部分から隔離され、前記基板の面に夕！Ｉ　ｔ、　’Ｃ
略垂直な壁を持つトレンチを前配り板肉に−［ツチング
し、該トレンチは前記第１層及び第２層を適法けて、前
記第１の深さより下方の深ざまで伸び、前記トレンチの
壁及び底に沿って誘電体層を配ｌｆシて、前記トレンチ
の壁に沿って前記第１ｖ及び第２層に隣接して配置され
る様にし、前記トレンチの壁に沿って前記誘電体層を覆
う電極を配置して、該電極がその間に前記誘電体層を配
置して前記第２ｆ１と向い合う様にし、前記第２層より
上方の第１層の部分及び前記第２層より下方の第１層の
部分に電気接点をつける工程を含む方法。(19) A method for manufacturing an insulated gate field effect transistor in a semiconductor substrate, wherein a first layer of a first conductivity type is doped from the surface of the substrate to a first depth, The second conductivity type is a second conductivity type opposite to the three conductivity type of the first conductivity type, and a second layer of the second conductivity 1°1 is doped in the first substrate, and 10 parts of the second layer is of the base number. the second below the surface of
, the bottom of the second layer is at a third depth less than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth; a third layer of the second conductivity type is doped in the unconducted areas, and the third layer extends from the surface of the substrate to the depth of the middle gate of the second depth and the third depth; A first portion above the 21st M is isolated from a portion of the m1 layer below the second W4, and is placed on the surface of the substrate. I t, 'C
A trench having substantially vertical walls is cut into the pre-distributed plate, the trench extending through the first layer and the second layer to a depth below the first depth; disposing a dielectric layer along the walls and bottom of the trench such that it is disposed adjacent to the first and second layers along the walls of the trench; a portion of the first layer above the second layer and a portion of the first layer below the second layer. A method comprising the step of applying electrical contacts to portions of the first layer.

（２０）　　第（１９）項に２械した方法に於て、マス
クする工程及び第３Ｆ４をドープする■稈が、前記第２
層をドープする工程より前に実施される方法。(20) In the method described in item (19), the step of masking and doping the culm with the second
A method performed prior to the step of doping the layer.

（２１）第（１９）項に記載した方法に於て、マスクす
る工程及び第３層をドープする工程が、前記第２１Ｉ４
をドープする１稈の優に実施される方法。(21) In the method described in item (19), the step of masking and the step of doping the third layer are performed in the 21I4
A commonly practiced method of doping one culm.

（２２）第（１９）項に記載した方法に於て、前記第１
層をドープゆる工程が、前記第１の導電型の１ビタギシ
１１ル層を前記基板の上に成長させることを含む方法。(22) In the method described in paragraph (19), the method described in the first
The method wherein the step of doping a layer comprises growing a single layer of the first conductivity type on the substrate.

（２３）　　第（２２）項に記載した方法に於て、前記
第１’ｌをドープする工程が、眞記基根の表面の選ばれ
た区域をマスクし、前記基板の表面゛を前記第２の導電
型を持つイオンのビームに露出することを含み、該ビー
ム中のイオンは前記基板のマスクされていない区域の表
面より下方に集中するのに１−分な１ネルギに加速され
でおり、こうして前記第２層を形成する方法。(23) In the method described in paragraph (22), the step of doping the first layer comprises masking a selected area of the surface of the substrate and doping the first layer with the first layer. exposure to a beam of ions having a conductivity type of 2, the ions in the beam being accelerated to 1/1 energy to concentrate below the surface of the unmasked area of the substrate; , thus forming the second layer.

（２４）　　第（１９）項に記載した方法に於て、前記
第２１ｉ１をドー゛プする工程が、前記基板の表面の選
ばれた区域をマスクし、前記基板の表面を前記第２の導
電苧を持つイオンのビームに露出し、該ビーム中のイオ
ンは前記基板のマスクされていない区域の表面より下方
に集中するの−に十分なＩネルギに加速され、こうして
前記第２層を形成する方法。(24) In the method described in item (19), the step of doping 21i1 comprises masking a selected area of the surface of the substrate and exposing the surface of the substrate to the second conductive layer. exposure to a beam of ions with particles, the ions in the beam being accelerated to sufficient I energy to concentrate below the surface of the unmasked areas of the substrate, thus forming the second layer; Method.

（２５）現在使われている拡散方法によってその［ｑさ
を制御し得ると共に、占めるシリコン表面積が最小であ
る垂ｔ１チャンネルを持つＩ〜ランジスタ構造を説明し
た。このトランジスタは王手レベルの打込み及び拡散方
法を用いて構成される。シリコン２０内に、イＡ°ンの
打込み及びイの後の拡散により、ドレイン領域２８が拡
散される。ドレイン領域２８とは反対の導電型を侍つチ
１？ンネル領域３０がその中に打込まれＵつ拡散され元
。同様に、ソース領域３２がチ１１ンネル領域３０内に
打込まれて拡散される。シリコンにトレンチ２２をエッ
チして、ソース３２、チャンネル長０及びドレイン２８
の各領域を通抜ける。トレンチ２２内にゲート酸化物２
４を成長させ、ポリシリコン・ゲート２６をゲート酸化
物２４と同形にトレンチ２２内にデポジットする。ゲー
ト電極２６に印加された電圧に応じ−Ｃ１トレンチ２２
の壁に沿ったブレンネル領１４．３０内でトランジスタ
動作が行なわれる。ドレイン領域２８をトレンチ２２か
ら離れた所で、そし−τドレイン拡散部２８に対りる電
気接続部のＦ方で、一層深く打込むことにより、１列ド
レイン抵抗及びゲート・ドレイン間静電容ｊ≠を最小限
に抑える。このトランジスタの別の実施例が、基板２０
上の■ピッ１シヤル層２１内に形成され、チャンネル領
域３０がこの１ビタキシャル層２１内にイオンのＩ込み
及び拡散によって形成される。イオンの打込みは、エピ
タ４シ１１ル層２１がチャンネル領域３０より十ＩＪの
部分（ソース領１ｄ３２として作用する）及びチ１？ン
ネル領域３０より下方の部分（ドレイン領域２８として
作用する）に分割される様に行なわれる。丁ビタキシャ
ル層２１はトランジスタのドレイン領域２８及びソース
領域３２が略同じ担体濃痕を持ち、この濃度が比較的低
くなる様にすることが出来、この為、■ビタキシャル層
の上側部分がドレインとして動作するかソースとして動
作するかに１！１係なく、トランジスタが同じ様に動作
する。ソース領域３２及びドレイン領域２８のドーピン
グが比較的軽いことにより、ダイオード降伏電バがｎく
、バンブ・スルー電圧が＾い。(25) described an I~ transistor structure with a vertical t1 channel whose size can be controlled by currently used diffusion methods and which occupies a minimum silicon surface area. This transistor is constructed using advanced implant and diffusion techniques. A drain region 28 is diffused into silicon 20 by implanting ions and subsequent diffusion. 1? Which has a conductivity type opposite to that of the drain region 28? A tunnel region 30 is implanted therein and diffused. Similarly, source region 32 is implanted and diffused into channel region 30. Etch a trench 22 in the silicon to define the source 32, channel length 0 and drain 28.
Go through each area. Gate oxide 2 in trench 22
4 and deposit a polysilicon gate 26 in trench 22 conformally to gate oxide 24. -C1 trench 22 depending on the voltage applied to the gate electrode 26
Transistor operation takes place within the Brennnel region 14.30 along the walls of the transistor. By implanting the drain region 28 more deeply away from the trench 22 and on the F side of the electrical connection to the −τ drain diffusion 28, the single-row drain resistance and gate-to-drain capacitance j Minimize ≠. Another embodiment of this transistor is the substrate 20
A channel region 30 is formed in the upper single bitaxial layer 21 by I incorporation and diffusion of ions. The ion implantation is carried out in a portion where the epitaxial layer 21 is 10 IJ from the channel region 30 (acts as the source region 1d32) and the trench 1? This is done so that it is divided into a portion below the tunnel region 30 (which acts as the drain region 28). In the bitaxial layer 21, the drain region 28 and the source region 32 of the transistor have substantially the same carrier concentration trace, and this concentration can be made relatively low, so that the upper part of the bitaxial layer acts as a drain. The transistor operates in the same way regardless of whether it operates as a source or as a source. The relatively light doping of the source region 32 and drain region 28 results in a low diode breakdown voltage and a high bump through voltage.

【図面の簡単な説明】[Brief explanation of the drawing]

第１ａ図、第１ｂ図及び第１Ｃ図は従来のチャンネル長
の短い１−ランジスタの断面図、第２図はこの発明の好
ましい実施例によるチャンネル長の短いｌ−ランジスタ
の断面図、第３図は第２図のトランジスタの断面図で、
飽和状態にあるトランジスタを示り。第４ａ図乃至第４
ｈ図は第２図のトランジスタの断面図で、このトランジ
スタを製造するのに使われる工程を示す。第５図は第２
図のトランジスタの平面図、第６図はこの発明に従って
構成されたトランジスタの断面図で、電気接続部を示す
。第７図はこの発明に従って構成されたトランジスタの
断面図、第８図は第７図のトランジスタの断面図で、オ
ン状態にあるトランジスタを示す。第９ａ図乃至第９ｄ
図は第７図のトランジスタを製造する時の種々の工程を
示す断面図、第１０ａ図乃至第１０Ｃ図は第９ｂｔｎ乃
至第９（ｊ図に示した工程を示す平面図、第１１図は第
７図のトランジスタの断面図で、種々の領域に対する物
理的な接続部を示している。 １な符号の説明 ２０：基体 ２２：トレンチ ２４：絶縁層 ２６：ゲート電極 ２８ニドレイン ３０ニブヤンネル ３２：ソース1a, 1b, and 1c are cross-sectional views of a conventional short-channel 1-transistor; FIG. 2 is a sectional view of a short-channel 1-transistor according to a preferred embodiment of the present invention; and FIG. is a cross-sectional view of the transistor in Figure 2,
Shows a transistor in saturation. Figures 4a to 4
Figure h is a cross-sectional view of the transistor of Figure 2, showing the steps used to fabricate this transistor. Figure 5 is the second
FIG. 6 is a plan view of the transistor shown in FIG. 6, and FIG. 6 is a cross-sectional view of a transistor constructed in accordance with the present invention, showing electrical connections. FIG. 7 is a cross-sectional view of a transistor constructed in accordance with the present invention, and FIG. 8 is a cross-sectional view of the transistor of FIG. 7, showing the transistor in an on state. Figures 9a to 9d
The figures are sectional views showing various steps in manufacturing the transistor shown in FIG. 7, FIGS. 10a to 10C are plan views showing the steps shown in FIG. A cross-sectional view of the transistor in Figure 7 showing the physical connections to the various regions.

Claims (2)

【特許請求の範囲】[Claims] （１）第１の導電型であって面を持つ半導体本体と、該
半導体本体内に設けられていて、該半導体本体の前記面
から測つて予定の深さを持ち、前記第１の導電型とは反
対の第２の導電型を持つ第１のドープ領域と、前記半導
体本体の中に設けられていて、前記第１のドープ領域よ
りも小さい深さを持ち、当該第２のドープ領域の深い方
の縁が前記第１のドープ領域に隣接している前記第１の
導電型の第２のドープ領域と、前記半導体本体の中に設
けられていて、前記第２のドープ領域よりも小さい深さ
を持ち、当該第３のドープ領域の深い方の縁が前記第２
のドープ領域に隣接している前記第２の導電型を持つ第
３のドープ領域と、前記半導体本体の面に設けられたト
レンチ内に配置された絶縁層と、該絶縁層が当該導電層
と前記第１、第２及び第３のドープ領域の間に配置され
る様に、前記トレンチの側面に沿って前記絶縁層に隣接
して配置された導電層とを有し、前記第１のドープ領域
は前記半導体本体に設けられたトレンチの深さよりも小
さい深さを持ち、前記絶縁層が前記トレンチの側面に沿
つて前記第１、第２及び第３のドープ領域に接触してお
り、前記第１のドープ領域が前記トレンチから遠ざかる
向きに予定の距離だけ伸びると共に、前記トレンチから
離れた点で前記トレンチに於ける深さよりも一層深い深
さまで伸びている半導体絶縁ゲート電界効果トランジス
タ。(1) a semiconductor body having a surface of a first conductivity type; a first doped region having a second conductivity type opposite to that of the second doped region; a second doped region of the first conductivity type, the deep edge of which is adjacent to the first doped region; and a second doped region disposed within the semiconductor body and smaller than the second doped region. depth, such that the deeper edge of the third doped region is connected to the second doped region.
a third doped region of the second conductivity type adjacent to the doped region; an insulating layer disposed in a trench in the surface of the semiconductor body; a conductive layer disposed adjacent to the insulating layer along a side surface of the trench, such that the conductive layer is disposed between the first, second and third doped regions; a region having a depth less than the depth of a trench in the semiconductor body, the insulating layer contacting the first, second and third doped regions along sides of the trench; A semiconductor insulated gate field effect transistor in which a first doped region extends a predetermined distance away from the trench and to a depth greater than the depth in the trench at a point away from the trench. （２）半導体基板内に絶縁ゲート電界効果トランジスタ
を製造する方法に於て、前記基板の面に沿つて第１の導
電型を持つ第１の領域を第１の深さまでドープし、前記
基板は前記第１の導電型とは反対の第２の導電型を持っ
ており、前記第２の導電型を持つ第２の領域を前記基板
内に第２の深さまでドープし、該第２の深さは前記第１
の深さより浅く、前記第１の導電型を持つ第３の領域を
前記基板内に第３の深さまでドープし、該第３の深さは
前記第２の深さよりも浅く、前記基板の前記面に対して
略垂直な壁を持つトレンチを前記基板内にエッチングし
、該トレンチは前記第１、第２及び第３の領域を通つて
、前記第１の深さより下方にある深さまで伸びており、
前記トレンチの壁及び底に沿って誘電体層を配置し、こ
うしてトレンチの壁に沿つて前記第１、第２及び第３の
領域に隣接して配置される様にし、前記誘電体層を覆う
電極を配置して、誘電体層をその間に配置して、前記電
極が前記トレンチ内の前記第２の領域と向い合つて配置
される様にし、前記第１及び第３の領域に電気接点をつ
ける工程を含む方法。(2) In a method of manufacturing an insulated gate field effect transistor in a semiconductor substrate, a first region having a first conductivity type is doped along a surface of the substrate to a first depth, and the substrate is doped to a first depth. having a second conductivity type opposite to the first conductivity type, doping a second region having the second conductivity type into the substrate to a second depth; That's the first
doping a third region of the first conductivity type into the substrate to a third depth, the third depth being shallower than the second depth; etching into the substrate a trench having walls substantially perpendicular to the plane, the trench extending through the first, second and third regions to a depth below the first depth; Ori,
a dielectric layer is disposed along the walls and bottom of the trench such that it is disposed adjacent the first, second and third regions along the trench wall and covers the dielectric layer; disposing an electrode with a dielectric layer disposed therebetween such that the electrode is disposed opposite the second region within the trench and providing electrical contact to the first and third regions; A method including the step of attaching.