JPS63185067A - Semiconductor insulated gate field effect transistor and manufacture of the same - Google Patents
Semiconductor insulated gate field effect transistor and manufacture of the sameInfo
- Publication number
- JPS63185067A JPS63185067A JP26518887A JP26518887A JPS63185067A JP S63185067 A JPS63185067 A JP S63185067A JP 26518887 A JP26518887 A JP 26518887A JP 26518887 A JP26518887 A JP 26518887A JP S63185067 A JPS63185067 A JP S63185067A
- Authority
- JP
- Japan
- Prior art keywords
- region
- trench
- depth
- transistor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 230000005669 field effect Effects 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 116
- 238000000034 method Methods 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 130
- 108091006146 Channels Proteins 0.000 description 117
- 238000009792 diffusion process Methods 0.000 description 63
- 150000002500 ions Chemical class 0.000 description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 239000007943 implant Substances 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 27
- 229910052796 boron Inorganic materials 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000002513 implantation Methods 0.000 description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 13
- 238000002955 isolation Methods 0.000 description 11
- 230000000873 masking effect Effects 0.000 description 11
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 9
- -1 phosphorus ions Chemical class 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000010276 construction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000003574 free electron Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
x 2−h匹皿旦皇I
この発明は半導体トランジスタ、更に具体的に云えば、
金属−酸化物一半導体(MOS)トランジスタの様な絶
縁ゲート電界効宋トランジスタに関する。[Detailed Description of the Invention]
It relates to insulated gate field effect transistors, such as metal-oxide-semiconductor (MOS) transistors.
、従来の技術及び問題点
個別部品としてのトランジスタからVLSI(li1人
規模集積)回路までに及ぶ電子装置は、過去何年かにわ
たって、いろいろの方法でコスト及び性能が改善されて
いる。その1つのやり方は、使われる回路素子の寸法を
小ざくすることである。BACKGROUND OF THE INVENTION Over the past years, electronic devices ranging from transistors as discrete components to VLSI (Li single scale integrated) circuits have improved in cost and performance in a variety of ways. One way to do this is to reduce the size of the circuit elements used.
71幕本回路素子がトランジスタであり、更に高級で一
層密度の高い回路では、絶縁ゲート電界効果トランジス
タ(IGFET>である。現在の技術はこの様なトラン
ジスタで土にシリコンを′+導体、ぞして酸化シリコン
を絶縁体として用いている。71 Curtain Main circuit elements are transistors, and in higher-grade, higher-density circuits are insulated gate field-effect transistors (IGFETs).Current technology uses such transistors with silicon as a conductor. Silicon oxide is used as an insulator.
この為、この結果得られるトランジスタが普通金属−酸
化物−半導体電界効果トランジスタ、即ち、MOSFE
Tとげばれる。従って、製造し1gるMO8F[Tが小
さくなればなるほど、シリコン・スライス上の所定の表
面積を占めるMO8F[I’がそれだ(〕多くなり、こ
れによって一層″?QIでイj力なVLS (回路をコ
ストを上ばて製造することが出来る。For this reason, the resulting transistor is usually a metal-oxide-semiconductor field effect transistor, or MOSFE.
T is thorned. Therefore, the smaller the MO8F[T produced per gram, the more MO8F[I'] will occupy a given surface area on the silicon slice, which makes the VLS ( Circuits can be manufactured at increased cost.
MOSFETの寸法を縮小する際のυ1約が、トランジ
スタのチャンネル長の寸法である場合が多い。チャンネ
ル長
インの間の区域であり、ディジタルの用途では、これを
選択的に非導電にし及び導電させて、所望のディジタル
動作を行なわせる。従って、作用能力のある半導体装置
を製造する為には、明確に限定されたチャンネル長
のチャンネル長が次第に小さくなるにつれて、僅かなn
上の誤差又は小さな粒子状汚染物によって、チャンネル
が直ぐに永久的に短絡し、トランジスタ及びVLS I
装置が作用しなくなる様にすることがある。When reducing the size of a MOSFET, υ1 is often the size of the channel length of the transistor. The area between the channel lengths, which in digital applications can be selectively non-conductive and conductive to perform the desired digital operation. Therefore, in order to manufacture functional semiconductor devices, it is necessary to use a small n
Errors above or small particulate contaminants can quickly permanently short the channel, causing the transistor and VLS I
It may cause the device to become inoperable.
更に、周知の様に、チャンネル長は装置の重要な電気特
性を左右する。その1つの特性は、ゲート電圧に対する
ソース・ドレイン電流の依存性の値であり、これは普通
装置のトランスコンダクタンスと呼ばれる。装置のトラ
ンスコンダクタンスが増加するにつれて、トランジスタ
のスイッチング速皮が高くなる。所望の電気的な挙動を
持つ集積回路を製造する為には、集積回路内にある個別
のトランジスタのトランスコンダクタンスを十分に!、
1ltllな番)ればならない。この為には、こういう
装置のMOSトランジスタのチャンネル長を十分にi、
IJ mすることが必要である。Additionally, as is well known, channel length dictates important electrical characteristics of the device. One such property is the value of the dependence of the source-drain current on the gate voltage, which is commonly referred to as the transconductance of the device. As the transconductance of the device increases, the switching speed of the transistor increases. In order to produce an integrated circuit with the desired electrical behavior, the transconductance of the individual transistors within the integrated circuit must be sufficient! ,
1ltll's turn). For this purpose, the channel length of the MOS transistor of this type of device must be set to i,
It is necessary to do IJ m.
従って、非常に小さいが制m ’11能なチャンネル長
を持つMOS F F 1−をVLSIの回路設計に取
入れることが望まし、い。従来、制御可能であった最小
のチャンネル長は1ミク[1ン(マイク11メータ)程
度であった。現在の方法は、主に写真製版であるが、許
容公差を20%よりよくして、1ミクロンより小さいパ
ターンを焼付1Jるのが現在の装置では困難であるため
、一層小さいトランジスタを実質的に製造することが出
来ない。1つの装置の中で又は装置毎にブヤンネル艮が
20%変化すると、回路の電気的な性能は希望するもの
に至らない。Therefore, it is desirable to incorporate a MOS F F1- with a very small but controllable channel length into the VLSI circuit design. Conventionally, the minimum channel length that could be controlled was about 1 mic (11 meters). Current methods are primarily photolithographic, but it is difficult with current equipment to print patterns smaller than 1 micron with tolerances better than 20%, making it virtually impossible to print even smaller transistors. cannot be manufactured. A 20% variation in Bouyannelle within a device or from device to device results in less than desired electrical performance of the circuit.
従って、この発明の目的は、n度のチャンネル長の制御
が出来る様な方法によって製造することの出来る、短い
ヂ11ンネル長を持つMOSトランジスタ構造を提供す
ることである。It is therefore an object of the invention to provide a MOS transistor structure with a short channel length that can be manufactured by a method that allows control of the channel length by n degrees.
この発明の別の目的は、1分に制御されたヂトンネル長
を持つと共にゲート・ドレイン闇静電容醋を最小限に抑
えたMOSトランジスタ構造を提供することである。Another object of the invention is to provide a MOS transistor structure with controlled detunneling length of 1 minute and minimized gate-drain dark capacitance.
この発明の別の目的は、1ミクロン未満のチャンネル長
を持つと共に、占めるシリコン表面積が小さいMOSト
ランジスタ構造を提供することである。Another object of the invention is to provide a MOS transistor structure having a channel length of less than 1 micron and occupying a small silicon surface area.
この発明の別の1的は、この様なMOSトランジスタ構
造を¥J造する方法を提供することである。Another object of the invention is to provide a method for manufacturing such a MOS transistor structure.
ディジタル論理動作では、チャンネルのどちら側を反対
側に対して正にバイアスするか(即ち、nチャンネル拡
散部のドレインとして作用させるか)に関係なく、トラ
ンジスタの動作が同じであることが好ましい。更に、高
圧の用途では、この様なトランジスタを構成する時の高
いドーピング密度を避けるのが役立つ場合が多い。こう
いう高いドーピング密度は、短いチャンネル長とIll
連して、ソース・チャンネル間のpn接合のダイオード
降伏電圧を制限すると共に、チャンネル領域が比較的低
い電圧で「パンチスルー」を起し、こうしてトランジス
タに印加することの出来るバイアス11ζ圧を制限する
。In digital logic operation, the operation of the transistor is preferably the same regardless of which side of the channel is positively biased relative to the opposite side (ie, acting as the drain of the n-channel diffusion). Furthermore, in high voltage applications it is often helpful to avoid high doping densities when constructing such transistors. These high doping densities result in short channel lengths and Ill
This in turn limits the diode breakdown voltage of the source-to-channel pn junction, and the channel region "punchthroughs" at relatively low voltages, thus limiting the bias 11ζ pressure that can be applied to the transistor. .
従って、この発明の目的は、1ミクロンより小さい短い
ブーヤンネル長を持ち、高度のチャンネル長の制御が出
来る様な方法によってM造され、トランジスタの動作が
、チャンネル間
レイン領域として作用させるかに無関係である様なMO
Sトランジスタ構造を提供することである。It is therefore an object of the present invention to fabricate a transistor with a short Bouyan channel length of less than 1 micron and in such a way that a high degree of channel length control is possible, and the operation of the transistor is independent of whether it acts as an interchannel rain region. A certain MO
The present invention is to provide an S transistor structure.
この発明の別の目的は、チャンネル長が十分に制御され
、ゲート・ドレイン間の静電容縫を最小限に抑え、使う
シリコン表面積が小さいと云う利点を持ち、高圧動作が
出来る縦形M OS ’I・ランジスタ1M32tを提
供することである。Another object of the present invention is to provide a vertical MOS 'I with well-controlled channel length, minimal gate-drain capacitance, and low silicon surface area, and capable of high voltage operation. - To provide transistors 1M32t.
この発明の別の目的は、上に述べた利点を持つと共に、
改良されたダイオード降伏電圧及び改良されたバンチス
ルー電圧を持つM OS l−ランジスタを提供するこ
とである。Another object of the invention is to have the above-mentioned advantages and to
An object of the present invention is to provide a MOS l-transistor with improved diode breakdown voltage and improved bunch-through voltage.
この発明のその他の目的及び利点は、1ス下図面につい
て説明する所から、当業者に明らかになろう。Other objects and advantages of the invention will become apparent to those skilled in the art from the description of the drawings below.
、1 、を解決する の手段及び作
この発明は、ゲート酸化物をトレンチ内にデポジットし
、チャンネルがトレンチの側面に沿って垂直方向に作ら
れる様なMO8jff界効果トランジスタに用いること
が出来る。ソース、チャンネル及びドレイン領域が基板
に対する3回の拡散によって形成され、ドレイン領域が
この3者の内で一番深く、チャンネルが次に深く、nつ
ソース及びドレインとは反対の8I電型であり、ソース
領域が・一番浅い拡散である。トレン1内のゲート酸化
物に隣接して同形に配置した電極により、トレンチの側
面に沿った、ソースからドレインまでのS電ヂャンネル
の有無をa、1IIIlすることが出来る。一番深い拡
散、即ち、ドレインは、その電極の下にある、トレンチ
から隔たる領域で一層深くなる様に作り、こうしてドレ
イン抵抗及びゲート・ドレイン間静電容量を最小限に抑
える。装置の閾値ML〔を外部から制御する為に、電極
をチャンネル拡散部に接続することが出来る。SUMMARY OF THE INVENTION The present invention can be used in MO8jff field effect transistors in which the gate oxide is deposited in a trench and the channel is created vertically along the sides of the trench. The source, channel and drain regions are formed by three diffusions into the substrate, with the drain region being the deepest of the three and the channel being the next deepest, with an 8I type opposite to the source and drain. , the source region is the shallowest diffusion. The conformally placed electrodes adjacent to the gate oxide in the trench 1 allow for the presence or absence of an S-channel from source to drain along the sides of the trench. The deepest diffusion, ie, the drain, is made deeper in the region below the electrode and away from the trench, thus minimizing drain resistance and gate-to-drain capacitance. Electrodes can be connected to the channel diffusion in order to externally control the threshold ML of the device.
更にこの発明は、トレンチ内にゲート酸化物がデボジツ
i・されていて、チャンネルがトレンチのJ1側に沿っ
て垂i方向に作られている様なMO8電界効果トランジ
スタに用いることが出来る。エピタキシャル層にチャン
ネル領域を拡散することにより、トランジスタが作られ
る。この拡散は多数の段階に分けて行なうことが出来る
。第1の打込み及び拡散が、隣合ったトランジスタの間
の隔V領域を形成する。この拡散はエピタキシャル層よ
り上方の基板に達する。第2の打込み及び拡散はエピタ
キシャル層の表面から拡厚っていてよく、エピタキシャ
ル層の部分を互いに隔離するのに役trち、こうしてソ
ース及びドレイン領域がriJJ格しない様にする。第
3の段階はエピタキシャル層の表面の下にチャンネル領
域を形成するものであり、このチャンネル領域が第2の
打込み及び拡散によって形成された領域に接続される。Furthermore, the invention can be used in MO8 field effect transistors in which the gate oxide is deposited in the trench and the channel is oriented vertically along the J1 side of the trench. A transistor is created by diffusing a channel region into an epitaxial layer. This diffusion can be done in a number of stages. A first implant and diffusion forms a spacing V region between adjacent transistors. This diffusion reaches the substrate above the epitaxial layer. The second implant and diffusion may extend from the surface of the epitaxial layer and serve to isolate portions of the epitaxial layer from each other, thus preventing source and drain regions from becoming RIJJ. The third step is to form a channel region below the surface of the epitaxial layer, which is connected to the region formed by the second implant and diffusion.
エピタキシャル層を通って基板まで入込むトレンチをエ
ッチした後、そしてトレンチ内にゲート酸化物を成長さ
せた後、ゲート酸化物に隣接してゲート1権を同形に配
置する。このゲート電極がトレンチの側面に沿って、ソ
ースからドレインまでのチャンネルの導電を制御する。After etching a trench through the epitaxial layer to the substrate and growing a gate oxide within the trench, a gate 1 right is conformally placed adjacent to the gate oxide. This gate electrode controls conduction of the channel from source to drain along the sides of the trench.
トランジスタの閾値電圧を制御する為に、電極をチャン
ネル拡散部又は基板に接続することが出来る。エピタキ
シャル領域を使ってソース及びドレイン領域を形成する
ことにより、ダイオード降伏電圧及びバンチスルー電圧
が高くなると共に、トランジスタの対称的な動作が出来
る。An electrode can be connected to the channel diffusion or to the substrate to control the threshold voltage of the transistor. The use of epitaxial regions to form the source and drain regions increases diode breakdown voltage and bunch-through voltage, as well as allows for symmetrical operation of the transistor.
友−隻−1
従来、1ミク[コン未満のチャンネル長を持つ金属−酸
化物−半導体電界効果1〜ランジスタ(MO8FE r
)を製造する種々の方法が提案されている。こういう方
法は、VLS 1回路に要求される許容公差に一員性を
もって製造するのが困難であるとか、処理が非常に費用
がかかる又はl!i雑であるとか或いはその両りである
と云う欠点があった。Friend ship-1 Conventionally, metal-oxide-semiconductor field effect 1 to transistor (MO8FE r
) have been proposed. These methods are difficult to manufacture to the tolerances required for VLS 1 circuits, are very expensive to process, or are difficult to manufacture to the required tolerances. It had the disadvantage of being either sloppy or both.
こういう方法がトランジスタを反復的に経済的に製造す
ることが出来なかったことが、この出願の発明の取上げ
る所である。The inability of such methods to repeatedly and economically manufacture transistors is the focus of the invention of this application.
第1a図には、周知の写真製版方法によって製造された
MOSトランジスタの断面図が示されている。ゲート酸
化物2は、二酸化シリコン、窒化シリコン又はその他の
誘電体材料の薄膜であるが、シリコン基板3の表面の選
ばれた区域の上に成長ざt!’U、MO8F[Tの絶縁
誘電体として作用させる。ポリシリコン層4を基板3の
全面の上にデポジットし、ゲート電極として作用させる
が、パターンを定めて所望の幅(今の場合は約0.5ミ
クロン)にエッチ覆る。この様にパターンを定めで1ツ
チングした後、燐又は砒素(n形ドーピングの場合)又
は硼素(p形ドーピングの場合)の様なドーパントをデ
ポジットし、拡散させて、ソース領1d6及びドレイン
領域8を作る。第1a図の例では、ソース領域6及びド
レイン領域8の1(I)jの名称は任意である。第1a
図は、ソース領域6、ドレイン領域8及びゲート電極4
に対りる夫々のソース、ドレイン及びゲート接続部を略
図で示しである。FIG. 1a shows a cross-sectional view of a MOS transistor manufactured by a known photolithography method. Gate oxide 2, which is a thin film of silicon dioxide, silicon nitride or other dielectric material, is grown on selected areas of the surface of silicon substrate 3! 'U, MO8F[T acts as an insulating dielectric. A polysilicon layer 4 is deposited over the entire surface of the substrate 3, to act as a gate electrode, and is patterned and etched over to the desired width (approximately 0.5 microns in this case). After this patterned doping, a dopant such as phosphorous or arsenic (for n-type doping) or boron (for p-type doping) is deposited and diffused into the source region 1d6 and the drain region 8. make. In the example of FIG. 1a, the names 1(I)j of the source region 6 and drain region 8 are arbitrary. 1st a
The figure shows a source region 6, a drain region 8, and a gate electrode 4.
3 schematically shows the respective source, drain and gate connections for the FIG.
動作について説明すると、第1a図のMOSトランジス
タは、ソース領域6とドレイン領域8の間の導電が、ポ
リシリコン・ゲート4の下にある導電チャンネルの存在
及びその範囲に関係する様になっており、この導電チャ
ンネルがソース領域6に対するポリシリコン・ゲート4
の電圧に関係することは周知の通りである。、基板3が
p形であると仮定し、ソース領146及びドレイン領域
8がn形であると仮定すると、ソース領+fJ、6に較
べてポリシリコン・ゲート4に正の電圧を印加すると、
ゲート酸化物2にかかる電界の為に、ソース領域6及び
ドレイン領148の間のp影領域が反転する傾向がある
。この領域の1強い」反転が起る点(その簡のソース領
域6に対するポリシリコン・ゲート4の電圧を閾値電圧
と定義する)で、ソース領域6に較べてドレイン領域8
に正の電位を印加すれば、電流がドレイン領域8からソ
ース領域6にS電する。今日の集積回路では、第1a図
のトランジスタはエンハンスメント・モード形であり、
これはポリシリコン・ゲート4とソース領域領域6の間
の電圧の差がゼロの状態(ドレイン領域8はソース領域
6に対して正のバイアスを持つている状態)で、ソース
領域6からドレイン領域8までのポリシリコン・ゲート
4の下にJ[チャンネルが存在しない(即ら、閾fIi
電1[がゼロより大きい)ことを意味する。In operation, the MOS transistor of FIG. 1a is such that the conduction between the source region 6 and the drain region 8 is dependent on the presence and extent of a conductive channel beneath the polysilicon gate 4. , this conductive channel connects the polysilicon gate 4 to the source region 6.
It is well known that this is related to the voltage of , assuming that the substrate 3 is p-type and the source region 146 and drain region 8 are n-type, applying a positive voltage to the polysilicon gate 4 compared to the source region +fJ,6 yields:
Due to the electric field across the gate oxide 2, the p shadow region between the source region 6 and drain region 148 tends to invert. At the point where a strong inversion of this region occurs (the voltage of the polysilicon gate 4 with respect to the source region 6 is defined as the threshold voltage), the drain region 8 is compared to the source region 6.
When a positive potential is applied to , a current flows from the drain region 8 to the source region 6 . In today's integrated circuits, the transistor in Figure 1a is of the enhancement mode type;
This is a state in which the voltage difference between the polysilicon gate 4 and the source region 6 is zero (the drain region 8 has a positive bias with respect to the source region 6), and the voltage difference between the source region 6 and the drain region 6 is zero. There is no J[channel under the polysilicon gate 4 up to 8 (i.e., threshold fIi
It means that the electric current is 1 [is greater than zero].
然し、トランジスタのチャンネル長が短くなるにつれて
、第1a図のトランジスタの性能の望ましくない変動性
が大きくなる。例えば、現在の写真製版技術は最小のゲ
ート幅と、パターンを定めた時に約0.5ミクロンにv
1限している。ポリシリコン・エッチ・ブOセスの変動
により、ポリシリコン・ゲート4の幅がかなり(0,1
ミクロン程度、又は所期のゲート幅の20%)変化する
ことがある。更に、第1a図から明らかな様に、ソース
領域6及びドレイン領域8はポリシリコン・ゲート4の
下に横方向の拡散部を持つ拡散領域である。従って、拡
散過程の変動により、横方向拡散部に変動が起り、その
結果ソース領146とドレイン領域8の間のチャンネル
長に史に変動が起ることがある。第1a図で、チャンネ
ル長全体が基板3の表面にあるから、トランジスタが占
める表面積がチャンネル長と直接的な関係があることに
注意されたい。こういう理由で、製造設備が1ミクロン
未満のチャンネル長を持つ第1a図のトランジスタ、を
−r3竹をもっUIFJ造する能力並びに第1a図のト
ランジスタを用いた集積回路の表面積を縮小し得る能力
が必然的にl+IJ限される。However, as the channel length of the transistor decreases, the undesirable variability in performance of the transistor of FIG. 1a increases. For example, current photolithography technology has a minimum gate width and a voltage of approximately 0.5 microns when patterned.
Limited to 1. Due to variations in the polysilicon etch process, the width of the polysilicon gate 4 can vary considerably (0,1
may vary (on the order of microns or 20% of the intended gate width). Furthermore, as can be seen in FIG. 1a, the source region 6 and drain region 8 are diffusion regions with lateral diffusions below the polysilicon gate 4. Therefore, variations in the diffusion process may cause variations in the lateral diffusion region, resulting in variations in the channel length between the source region 146 and the drain region 8 over time. Note in FIG. 1a that the entire channel length is at the surface of the substrate 3, so that the surface area occupied by the transistor has a direct relationship to the channel length. For this reason, manufacturing equipment has the ability to fabricate the Figure 1a transistor with channel lengths of less than 1 micron, as well as the ability to reduce the surface area of integrated circuits using the Figure 1a transistor. It is necessarily limited to l+IJ.
次に第1b図には、第1a図のトランジスタに固有なこ
ういう問題の幾つかを軒減しようとする従来のMOSト
ランジスタが示されている。第1b図のMOSトランジ
スタは第1a図のMOSトランジスタと略同様であるが
、ゲート酸化物2及びポリシリコン・ゲート4の下に強
くドープした領域10が存在する点が異なる。強くドー
プした領域10は、ソース領域6及びドレイン領域8に
使われるドーパントとは反対の尋常り(のドーパントの
イオン・ビームを基板3に打込むことにより、ゲート酸
化物2の成長の萌に作られる。例えば、第1b図のトラ
ンジスタをnチャンネルにする場合、基板3がp形であ
り、ソース領域6及びドレイン領域8がn形であり、従
って強くドープした領域10はp形であって、N県イオ
ンのビームによって作られる。ゲート酸化物2を成長さ
せる際の余分の拡散の後、又は別個の内方駆動拡散■稈
により、p十形領域10が基板の中に所望の深さまで伸
びる。その後、ポリシリコン4をデポジットし、パター
ンを定め、エッチすることは前に述べた通りである。p
−4形領域10が存在することにより、チャンネル層が
ポリシリコン・ゲート4の幅によらず、その代りにP十
形領域10の幅に関係する為に、ポリシリコン・ゲート
4を実際のチャンネルより幅広くすることが出来る。そ
の後、燐又は砒素をデポジットして拡散し、ソース領域
6及びドレイン領域8を形成するが、1)十形領域1o
がチャンネルを定めているから、横方向拡散はあまり影
響がない。F)十形領域10の不純物濃度がソース領域
6及びドレイン領域8の不純物濃瓜の少なくとも10倍
であり、この為、もしn形不細物がP十形領域1oの中
に拡散しても、このn形不細物のlI麿はP十形領域1
0にあるp彫工細物の濃度に較べて問題にならない。そ
の結果、ポリシリコン・ゲート4のパターンぎめの精度
に左右されないチャンネルの短いMOSトランジスタを
形成することが出来るが、その為には、余分のイオン打
込み工程が必要であり、これは半轡体装置を製造する時
のコストのかかる工程である。Turning now to FIG. 1b, a conventional MOS transistor is shown which attempts to alleviate some of these problems inherent in the transistor of FIG. 1a. The MOS transistor of FIG. 1b is substantially similar to the MOS transistor of FIG. 1a, except that there is a heavily doped region 10 beneath the gate oxide 2 and polysilicon gate 4. The MOS transistor of FIG. The heavily doped region 10 is formed at the beginning of the growth of the gate oxide 2 by implanting into the substrate 3 an ion beam of a dopant opposite to that used for the source region 6 and drain region 8. For example, if the transistor of FIG. After extra diffusion in growing the gate oxide 2, or by a separate inwardly driven diffusion culm, the p-domain region 10 extends to the desired depth into the substrate. Thereafter, polysilicon 4 is deposited, patterned and etched as previously described.p
The presence of the −4-shaped region 10 allows the channel layer to be independent of the width of the polysilicon gate 4, but is instead related to the width of the P-shaped region 10. It can be made wider. Thereafter, phosphorus or arsenic is deposited and diffused to form the source region 6 and drain region 8.
defines the channel, so lateral diffusion has little effect. F) The impurity concentration of the 10-type region 10 is at least 10 times that of the source region 6 and drain region 8, so that even if n-type impurities diffuse into the P-10 region 1o, , this n-type impurity lImaro is P-decade region 1
This is not a problem compared to the concentration of p-carvings at 0. As a result, it is possible to form a short channel MOS transistor that is not affected by the precision of the patterning of the polysilicon gate 4, but this requires an extra ion implantation step, which This is a costly process when manufacturing.
更に、ポリシリコン・ゲート4は、第1a図のトランジ
スタと同様に、依然として少なくとも0.5ミクロンの
幅にパターンを定めるから、この装置が占める表面積は
比較的大きい。第1b図の装置の電気特性も、ソース領
域6及びドレイン領域8に対するポリシリコン・ゲート
4の重なりの影響を受ける。これは、その間にゲート酸
化物2を挟んだこの噛なりが、有意のゲート・ソース問
ゲート・ドレイン間静電容ωを設定し、装置のスイッチ
ング特性を劣化させるからである。Furthermore, since the polysilicon gate 4 is still patterned to a width of at least 0.5 microns, similar to the transistor of FIG. 1a, the surface area occupied by the device is relatively large. The electrical characteristics of the device of FIG. 1b are also affected by the overlap of the polysilicon gate 4 with respect to the source region 6 and drain region 8. This is because this interlock, with the gate oxide 2 in between, sets up a significant gate-to-source and gate-to-drain capacitance ω, degrading the switching characteristics of the device.
第1C図は従来の1ミクロン未満の1ヤンネル長を持つ
別のMOSトランジスタを示す。このトランジスタでは
、基板3の本体の中に、トレンチ12のパターンを定め
てエッチする。燐でドープされたシリコン(nチャンネ
ル・トランジスタに対し。flL、、pチャンネル・ト
ランジスタに対しては1索又は別の■族ドーパントを使
う)を化学反応気相成長により、好ましくは低圧化学反
応気相成長(LPGVD)方法によってトレンチ12の
底にデポジットする。あるlN1Flの間、シリコンを
^r−の環境にざらした後、燐のドーパントが周囲の領
域に拡散し、トレンチの底でシリコンの中に拡散した専
電WJ14が残る。ソース領域6及びドレイン領域8を
形成するnチャンネル拡散部も、トレンチの底に導電層
14を形成するのと同じIP CV D方法によって作
られるが、或い番よトレンチ12のパターンを定めてエ
ツチングする前の標準的な拡散によって行なっCもよい
。ソース領域6及びドレイン領域8が基板3内に存在す
る状態になってから、ゲート酸化物2及びポリシリコン
・ゲート4を夫々成長させ並びにデポジットする。FIG. 1C shows another conventional MOS transistor with a single channel length of less than 1 micron. In this transistor, a pattern of trenches 12 is defined and etched into the body of the substrate 3. Phosphorus-doped silicon (for n-channel transistors, flL, for p-channel transistors use one or another group II dopant) is deposited by chemical vapor deposition, preferably in a low-pressure chemical vapor deposition process. It is deposited on the bottom of the trench 12 by a phase epitaxy (LPGVD) method. After exposing the silicon to the r- environment for some lN1Fl, the phosphorous dopant diffuses into the surrounding region, leaving a dedicated WJ14 diffused into the silicon at the bottom of the trench. The n-channel diffusions forming source region 6 and drain region 8 are also made by the same IP CVD method used to form conductive layer 14 at the bottom of the trench, but with the exception that trench 12 is patterned and etched. C may also be performed by standard diffusion prior to treatment. Once source region 6 and drain region 8 are present in substrate 3, gate oxide 2 and polysilicon gate 4 are grown and deposited, respectively.
このトランジスタは、第taeR1及び第1b図につい
て前に述べたトランジスタと同じく、ポリシリコン・ゲ
ート4に印加された電!(に応じて動作りる。ポリシリ
コン・ゲート4の電位がソース領域6及び導電層14の
間、並びドレイン領域8及び導電層1414の間のP影
領域を反転するから、電流がドレイン領域8からソース
領域6に流れることが出来る。第1C図のトランジスタ
は、チャンネル長の一部分が基板3の面に対しである角
度の向きである為に、そのチャンネル長よりも小さい表
面積を占める様に製造することが出来るが、トランジス
タのチャンネル長は依然として1ミクロンを越え、これ
は1ミクロン未満のチャンネル長を持つトランジスタの
トランスコンダクタンス(並びにそれに伴ってスイッチ
速麿)の利点の幾分かが打消される傾向がある。更に、
第1C図のトランジスタでは、「)形区域(ソース領域
6、ドレイン領域8及び導電層14)の上にポリシリコ
ン・ゲート4のかなりの重なりが存在することに注意さ
れたい。この為、トランジスタに対する4荷として作用
する有意の寄生静電容耐が生ずる。This transistor, like the transistors previously described with reference to FIGS. taeR1 and FIG. Since the potential of the polysilicon gate 4 reverses the P shadow region between the source region 6 and the conductive layer 14 and between the drain region 8 and the conductive layer 1414, the current flows through the drain region 8. 1C to the source region 6. The transistor of FIG. However, the channel length of the transistor is still greater than 1 micron, which negates some of the transconductance (and therefore switch speed) advantages of transistors with channel lengths less than 1 micron. There is a tendency.Furthermore,
Note that in the transistor of FIG. A significant parasitic capacitance occurs which acts as a 4-charge.
こういう静電容量は、甲にポリシリコン・ゲート4の幅
を調節することによって減らすことは出来ず、その代り
に、ゲートとソース及びゲートとドレインの小なりを少
なくする為に、ソースに+ lIl!6及びドレイン領
域8の拡散の深さを変えることによって減少しなければ
ならない。然し、それに応じてトレンチ12の深さも浅
くしないと、チせンネル長が拡散の深さと共に変化する
。ソース領域6及びドレイン領域8の拡散の深さの変化
に関係なり、導電11114に対するポリシリコン・ゲ
ート4の小なりは容易に最小にすることが出来ない。These capacitances cannot be reduced by adjusting the width of the polysilicon gate 4, but instead add +lIl to the source to reduce the gate-to-source and gate-to-drain differences. ! 6 and drain region 8 must be reduced by varying the depth of diffusion. However, unless the depth of trench 12 is reduced accordingly, the channel length will change with the depth of the diffusion. Due to variations in the depth of the diffusions of the source region 6 and drain region 8, the smallness of the polysilicon gate 4 relative to the conductor 11114 cannot be easily minimized.
最後に、導電層14を正しく作る為に必要な【1〕Cv
D方法は、こういう技術を利用しないプロ廿スに較べて
、非常にコストがかかる。Finally, [1] Cv required to properly form the conductive layer 14
Method D is significantly more costly than processes that do not utilize this technology.
第2図にはこの発明のトランジスタの断面図が示されて
おり、このトランジスタの構成部分をム■しく説明する
。例として、第2図の1−ランジスタはnチャンネル・
トランジスタであるが、以下説明する構造がpブー1r
ンネル・トランジスタにも同じく適用し#lIることを
承知されたい。j、(板20は単結晶シリコンで、<1
00>配向を持ち、p形になる様に軽くドープされてい
る。基板20にトレンチ22がエッチされるが、これは
略矩形の断面形である。第2図ではゲート酸化物24と
して示した二酸化シリコン層がトレンチ22と同形であ
り、ゲート誘電体として作用する。この実施例のゲート
酸化物24を二酸化シリコンと述べたが、窒化シリコン
の様な外の誘電体材料を使っても同じ役に立つことを承
知されたい。ゲート電極26がゲート酸化物24と同形
であり、導電材料、好ましくは多結晶シリコンで作られ
る。ドレイン領!428は燐でドープした領域(n形)
であって、す板20の表面まで及びトレンチ12の区域
内の予定の深さまで伸びている。チャンネル領域30は
硼素でドープした領域(p形)であって、同じく基板2
0の表面まで伸びているが、トレンチ22の区域では、
ドレイン領域28よりも浅い。ソース領域32は砒素で
ドープした領域であって、これも基板20の表面まで伸
びているが、トレンチ22の区域ではチャンネル領域3
0より浅い。FIG. 2 shows a sectional view of the transistor of the present invention, and the constituent parts of this transistor will be explained in detail. As an example, the 1-transistor in Figure 2 is an n-channel transistor.
Although it is a transistor, the structure explained below is pbo 1r.
Please note that the same applies to channel transistors. j, (plate 20 is single crystal silicon, <1
It has a 00> orientation and is lightly doped to be p-type. A trench 22 is etched into substrate 20, which is generally rectangular in cross-section. A silicon dioxide layer, shown in FIG. 2 as gate oxide 24, is conformal to trench 22 and acts as the gate dielectric. Although gate oxide 24 in this embodiment is described as silicon dioxide, it should be appreciated that other dielectric materials, such as silicon nitride, may be used with equal utility. A gate electrode 26 is conformal to gate oxide 24 and is made of a conductive material, preferably polycrystalline silicon. Drain territory! 428 is a region doped with phosphorus (n type)
and extends to the surface of the plate 20 and to a predetermined depth in the area of the trench 12. The channel region 30 is a region doped with boron (p-type) and is also a region doped with substrate 2.
0, but in the area of trench 22,
It is shallower than the drain region 28. The source region 32 is an arsenic-doped region that also extends to the surface of the substrate 20, but in the area of the trench 22 the channel region 3
Shallower than 0.
ソース領域32、ドレイン領域28及びゲート″Ii極
26に対する電気接続が第2図に図式的に示されている
。トランジスタのこれらの部分に対する物理的な接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法で行なうことが出来る。動作について説明Jると
、ソース領域32に比して正の電圧をドレイン領域28
に印加する。Electrical connections to the source region 32, drain region 28 and gate "Ii pole 26 are shown schematically in FIG. 2. The physical connections to these parts of the transistor are, of course, in contact with regions within the semiconductor chip. In operation, a positive voltage is applied to the drain region 28 relative to the source region 32.
to be applied.
ゲート電極26の電圧を選択的に制御して、トレン12
2の側面に沿った、ドレイン領by、 2 a及びソー
ス領1432の間のチャンネル領域30の導電度を制御
する。事実上、第2図は、ゲート電極26に印加される
電f[が、ドレイン領域280電Itにトランジスタの
閾1直電圧を加えた値よりかなり小さい状態のトランジ
スタ、即らドレイン領域28及びソース領域32の間の
71−せンネルが導電していない状態を示している。基
板20とゲート酸化物24の間、並びにゲート電極26
とゲート酸化物24の間の界面に捕捉された電荷、及び
ブヤンネル領域30内のドーパント濃度の様な要因に応
じて、トランジスタの閾値電圧がゼロより小さいことが
あることに注意されたい。勿論、この場合、オフ状態に
する為には、ゲート電極26の電圧はソース領域32に
対して負である。この状態では、チャンネル領1i13
0の内、トレンチ22の全ての側面でゲート酸化物24
に隣接している部分は依然としてp形である。即ち、チ
ャンネル領域30のこの部分にある多数電荷担体は、電
子で番よなく正孔である。その結果、ドレイン領域28
とヂ11ンネル領域30の間、及びソース領域32と1
−1シンネル領域30の間に逆バイアスされたpn接合
が存在し、ドレイン領128がらソース領域32への電
流の流れを防止する。By selectively controlling the voltage on gate electrode 26, trench 12
The conductivity of the channel region 30 between the drain region by, 2 a and the source region 1432 along the sides of 2 is controlled. In fact, FIG. 2 shows a transistor in which the voltage f applied to the gate electrode 26 is considerably smaller than the sum of the transistor's threshold 1 direct voltage to the drain region 280 voltage It, i.e., the drain region 28 and the source. The 71-channel between regions 32 is shown not conducting. between substrate 20 and gate oxide 24 as well as gate electrode 26
Note that depending on factors such as the charge trapped at the interface between the gate oxide 24 and the dopant concentration within the Boujannel region 30, the threshold voltage of the transistor may be less than zero. Of course, in this case, the voltage on gate electrode 26 is negative with respect to source region 32 in order to be in the off state. In this state, channel area 1i13
0, gate oxide 24 on all sides of trench 22
The part adjacent to is still p-type. That is, the majority charge carriers in this part of the channel region 30 are holes rather than electrons. As a result, drain region 28
between the channel region 30 and the source regions 32 and 1
A reverse biased pn junction exists between the -1 thinner regions 30 to prevent current flow from the drain region 128 to the source region 32.
第3図には、ゲート電極26に印加される電圧が、トラ
ンジスタの閾値電圧より大きな分だけ、ソース領域32
の電圧より高い時の第2図のトランジスタの状態が示さ
れている。ドレイン領域28にはソース領域32に比し
て正の電圧が印加されている。ソース領域32に較べて
ゲート電極26に正の電圧があることは、n形ソース領
域32からチャンネル領域30に自由電子を引寄せる効
宋を持つ。ゲート電極26の電圧が十分高ければ、チャ
ンネル領域3oに引寄せられた自由電子が、チャンネル
領域30内の硼素ドーパントが持つ正孔の数を越え、こ
の為、チャンネル領域30のこう・いう部分では、正孔
ではなく電子が多数電荷H1体になる。チャンネル領域
30の内、p形からn形に反転した区域が第3図では反
転領域34として示されている。勿論、反転領域34は
ゲート酸化物24に隣接している、即ち、電界が一番強
いI:ユにある。トランジスタの同値電圧は、反転領域
34がドレイン領域28からソース領域32まで完全に
伸びる様な、ゲート電極26及びソース領iII!32
0間の差電圧の値と定義される。従って、ゲート・ソー
ス向電圧が第3図に示す様に同値電圧を越える時、ドレ
イン領域28からソース領域32への電流の流れを抑1
111 L、たpn接合がもはや存在せず、この時電流
が反転[434を通ってドレイン領域28からソース領
域32へ流れることが出来る。ゲート電lf!26に印
加された電圧がドレイン領域28及びソース領域32の
間の電流の導通を制御するから、トランジスタ動作が行
なわれ ′る。In FIG. 3, the voltage applied to the gate electrode 26 is greater than the threshold voltage of the transistor, and the voltage applied to the source region 32 is
The state of the transistor of FIG. 2 is shown when the voltage is higher than . A more positive voltage is applied to the drain region 28 than to the source region 32. The presence of a positive voltage on gate electrode 26 compared to source region 32 has the effect of attracting free electrons from n-type source region 32 to channel region 30 . If the voltage of the gate electrode 26 is high enough, the free electrons attracted to the channel region 3o will exceed the number of holes held by the boron dopant in the channel region 30, and therefore, in this part of the channel region 30, , electrons instead of holes become the majority charge H1 body. The region of channel region 30 that is inverted from p-type to n-type is shown in FIG. 3 as inversion region 34. Of course, inversion region 34 is adjacent to gate oxide 24, ie, at I:U, where the electric field is strongest. The equivalent voltage of the transistor is such that the inversion region 34 extends completely from the drain region 28 to the source region 32, such that the gate electrode 26 and the source region iii! 32
It is defined as the value of the difference voltage between 0 and 0. Therefore, when the gate-source voltage exceeds the equivalent voltage as shown in FIG. 3, the flow of current from the drain region 28 to the source region 32 is suppressed.
111L, the pn junction is no longer present and current can now flow from the drain region 28 to the source region 32 through the inversion [434]. Gate electric lf! Transistor operation occurs because the voltage applied to 26 controls the conduction of current between drain region 28 and source region 32.
周知の様に、MOSトランジスタの内、その中に反転領
域34を形成しようとする部分に電圧を印加した場合、
閾値電圧を変調することが出来る。As is well known, when a voltage is applied to the portion of the MOS transistor in which the inversion region 34 is to be formed,
The threshold voltage can be modulated.
従って、第2図及び第3図に図式的に示した1fliを
介してチャンネル領域30に印加される電圧が、トラン
ジスタの@給電I(の値に影響を与える。チャンネル領
域30に対する物理的な接触は、第2図及び第3図に示
す様に表面から行なってもよいし、或い番よ基板20に
対する接触によって行なってもよい。第2図及び第3図
に示すnチャンネル・トランジスタでは、ソース領域3
2に対して負である電圧がチャンネル領域30に印加さ
れると、トランジスタの閾値電圧が高くなる。Therefore, the voltage applied to the channel region 30 via 1fli, shown diagrammatically in FIGS. 2 and 3, influences the value of the transistor @feed I(. This may be done from the surface, as shown in Figures 2 and 3, or alternatively by contacting the substrate 20. In the n-channel transistor shown in Figures 2 and 3, source area 3
When a voltage that is negative with respect to 2 is applied to the channel region 30, the threshold voltage of the transistor increases.
この発明に従って構成された第2図のトランジスタは、
従来に較べて@要な利点を持つ幾つかの特徴をイJする
。先ず第2図のトランジスタのチャンネル長は、p形チ
ャンネル領域30の深さによって決定されるが、これは
周知の拡散方法により、0.15ミクロンと云う様に浅
い深さに11mすることが出来る。MOSトランジスタ
のチャンネル長を拡散によってυJfllすることが出
来る様にすることにより、1ミクロン未満のチャンネル
長を定める為にもはや写貴製版方法に頼る必要はなくな
り、制御作用をよくして一層短いチャンネル長がKJら
れる。更に、横方向の拡散がチャンネル長の寸法に影W
I!ず、ぞの為トランジスタの電気特性に影響せず、ト
ランジスタのチャンネルから離れた重要でない区域に於
ける装置の配置にのみ影響する。更に、チャンネルが垂
直であるから、第2図のトランジスタに必要なチップの
表面積の大きさがそのチャンネル長に関係せず、ドレイ
ン領域28、ゲート電極26及びソース領域32に電気
接続するのに必要な面積によって定められる。こういう
接続は、従来のプレーナ形トランジスタを含めてJどん
なトランジスタにも必要なことは勿論ぐある。従って、
第2図・のトランジスタは、従来のトランジスタと同じ
機能を達成する為に必要とする表面積が一層小さいとい
つ同右の性質を持っている。The transistor of FIG. 2 constructed in accordance with the present invention is
It has several features that have important advantages over the conventional one. First, the channel length of the transistor shown in FIG. 2 is determined by the depth of the p-type channel region 30, which can be made as shallow as 11 m by well-known diffusion methods to a depth of 0.15 microns. . By allowing the channel length of a MOS transistor to be reduced by diffusion, it is no longer necessary to rely on photolithography methods to define channel lengths of less than 1 micron, allowing for better control and shorter channel lengths. is KJed. Furthermore, lateral diffusion affects the channel length dimension W
I! Therefore, it does not affect the electrical characteristics of the transistor, but only the placement of the device in non-critical areas away from the transistor channel. Furthermore, because the channel is vertical, the amount of chip surface area required for the transistor of FIG. determined by the area. Such a connection is, of course, necessary for any transistor, including conventional planar transistors. Therefore,
The transistor of FIG. 2 has the same properties as conventional transistors, requiring less surface area to accomplish the same function.
第2図に示したドレイン領域28の形が別の重要な電気
的な利点をもたらす。ゲート電MI26がトレンチの中
でだけドレイン828と重なり、しかも、チャンネルT
I4域30を越えて伸びるドレイン領域28の深さの間
だけである。これから説明する方法を利用して、この深
さは約0.30ミクロンに制限することが出来る。ゲー
ト・ドレイン内i5電容醋がこのマドなりに正比例する
から、このゲート・ドレイン間のやなりの面積がトラン
ジスタの電気特性の観点からf1妻である。ゲート・ド
レインlコ静電容間は、トランジスタの実効利得が一定
にとずまる最tS周波数の値の様なパラメータに影響を
与える。ゲート・ドレイン間静電容かが増加するにつれ
て、スイッチング速痕が下がる。The shape of drain region 28 shown in FIG. 2 provides another important electrical advantage. The gate voltage MI26 overlaps the drain 828 only in the trench, and the channel T
It is only during the depth of drain region 28 that extends beyond I4 region 30. Using the method that will now be described, this depth can be limited to about 0.30 microns. Since the i5 capacitance within the gate and drain is directly proportional to this width, the area between the gate and drain is f1 from the viewpoint of the electrical characteristics of the transistor. The gate-drain capacitance influences parameters such as the value of the maximum tS frequency at which the effective gain of the transistor remains constant. As the gate-drain capacitance increases, the switching speed decreases.
実効的な小13号静電容h!1(即ら、ミラー静電容1
−)が増加すると、ゲート・ドレイン閤静電を願は何r
a (JR9加プるから、ゲート・ドレイン間静電容量
は特に掻斂な影響がある。同様に、ソース領域32に対
するゲ・−トT1捗26の1なりも、こ)で説明するト
ランジスタでは約0.25ミクロンに縮小することが出
来、従来のプレーナ形及びぞの他のトランジスタに較べ
て、ゲート・ソース問静電*mを減少することが出来る
。周知の様に、ゲート・ソース問静電容敞が増加すると
、スイッチングvI間が近くなる(ゲート電圧がヂトン
ネル領域30に対して影響を持つ様になり得る前に、ゲ
ート・ソース間静電WMが必然的にゲート電圧によって
充電される)。トランジスタの7す0グ用途では、ゲー
ト・ソース間1iff1電* a5 G、l、トランジ
スタの実効利得が一定にとゾまる醗高周波数のfnl、
:も影響がある。この発明に従って構成されたトランジ
スタは現存の技術によって、ゲート・ソース聞及びゲー
ト・ドレイン間の重なり及び静電′f3−が極く小さい
、1ミクロン未満のチtlンネル長を持つトランジスタ
を経済的に作ることが出来る様に46゜
第2図はドレイン(irii428が、トレンチ22よ
りある距離だけ離れた所で、基板20の中に−R4深く
入込んでいることを示している。この特徴がトランジス
タの直列ドレイン抵抗を小さくする。Effective 13th grade capacitance h! 1 (i.e., mirror capacitance 1
−) increases, what is the increase in gate-drain electrostatic charge?
a (Since the JR9 is added, the gate-drain capacitance has a particularly strong influence. Similarly, the gate-to-drain capacitance 26 for the source region 32 is 1, so in the transistor described in this), It can be reduced to about 0.25 microns, and the gate-source electrostatic charge *m can be reduced compared to conventional planar type transistors and other transistors. As is well known, as the gate-source electrostatic capacitance increases, the switching vI becomes closer (the gate-source electrostatic capacitance WM increases before the gate voltage can have an effect on the tunneling region 30). necessarily charged by the gate voltage). In the case of 7S0G applications of transistors, the gate-source voltage 1iff1 current * a5 G, l, the high frequency fnl at which the effective gain of the transistor remains constant,
: also has an influence. Transistors constructed in accordance with the present invention utilize existing technology to economically manufacture transistors with channel lengths of less than 1 micron, with negligible gate-source and gate-drain overlaps and static capacitances. Figure 2 shows that the drain (irii 428) is deep into the substrate 20 at a certain distance from the trench 22. Reduce the series drain resistance of
材料の抵抗値は断面積に反比例するから、ドレイン領域
28の様な4電領域の断面積を増加4ることにより、イ
れが回路に対して持つ抵抗値が小さくなる。然し、もし
ドレイン領域28と、トレンブー22に隣接する点を含
めて、その全長にわたって一層深くすれば、前に述べた
様にゲート・ドレインvdn′ll′fJmが増加づる
。ゲート・ドレイン間静電容量及びドレイン抵抗の両方
を最小限に抑える為に、ドレイン領域28は、トレンチ
22では浅いが、その電気接点の下にある、トレンチ2
2からある距離だけ鋪れた所では、−1ill深くなる
様にドレイン領域28を作る。優で説り1するが、この
特徴はイオン打込み工程を追加することを必要とする。Since the resistance of a material is inversely proportional to its cross-sectional area, increasing the cross-sectional area of a four-conductor region such as the drain region 28 reduces the resistance that the leak has to the circuit. However, if drain region 28 is made deeper along its entire length, including the points adjacent to trench 22, gate-drain vdn'll'fJm will increase as previously discussed. To minimize both gate-drain capacitance and drain resistance, drain region 28 is shallow in trench 22 but below its electrical contact.
A drain region 28 is formed so as to be -1ill deeper at a place recessed by a certain distance from 2. However, this feature requires an additional ion implantation step.
次に第48−乃至第4h図について、第2図のトランジ
スタをw11造する好ましい方法を説明する。Next, referring to FIGS. 48-4h, a preferred method of fabricating the transistor of FIG. 2 will be described.
第4a図は基板20の断面図で、ドレイン領域28の区
域を限定するマスク層40を示している。FIG. 4a is a cross-sectional view of substrate 20 showing mask layer 40 defining the area of drain region 28. FIG.
前に述べた様に、U板20はitt結晶シリコンで<1
00>配内を持も、p形に軽くドープした材料であるこ
とが好ましい。マスクl1140は、シリ゛コン基板の
選ばれた区域だ番夕にイオン・ビームからのイオンが打
込まれる様に、イオン打込み用マスクを作る分野で「4
知の方法によって作られる。As mentioned before, the U-plate 20 is made of itt crystalline silicon with <1
It is preferable that the material has a 00> structure and is lightly doped to p-type. The mask 1140 is used in the field of making masks for ion implantation so that selected areas of a silicon substrate are implanted with ions from an ion beam at the same time.
Created by the method of knowledge.
例えば、露光しく現像した時にマスク用フィルム、にな
るフォトレジスト層をす板20に[11転付省させる。For example, a photoresist layer, which becomes a mask film when exposed and developed, is transferred to the plate 20 ([11]).
打込みをしようとする区域が不透明で、打込みから遮蔽
すべき区域が透明である)J l−マスクを基板20に
PI3接して配教し、基板20の表面を強麿の強い光に
露出する。フォトマスクを取入り、フォトレジストを現
像し、露出しなかったフォトレジストを基板20から除
去し、イオン打込みから遮蔽すべき基板20の区域のl
−1,:環像澗みフォトレジスト層を残1.この代りに
、打込みから遮蔽すべき区域が不透明で、打込みを(べ
き区域で透明な7tトマスクと共に、露光はしないが、
現像した場合にマスク用フィルムになるフォトレジスト
を用いてもよい。何れの方式でも、最終的な結果として
、第4a図に示1マスク層40が得られ、これはそれが
田っている区域では、付勢されたイオンが基板20に達
しない様にする。第4aMは+1v1された燐イオンの
ビーム(矢印で示す)に基板20が露出されることを示
す。典型的な線量は4[11イオン/傭3でエネルギは
40keVであり、これは現存の打込み装viで周知の
方法を用いて容易に得られる。ドープ層42、即ち燐イ
オンでドープされた基板20の表面近くの領域が、この
イオン打込みによって得られる。A Jl-mask (the area to be implanted is opaque and the area to be shielded from implantation is transparent) is placed in contact with the substrate 20, and the surface of the substrate 20 is exposed to intense light. Insert the photomask, develop the photoresist, remove the unexposed photoresist from the substrate 20, and remove the area of the substrate 20 that is to be shielded from ion implantation.
-1,: ring image sagging photoresist layer left 1. Alternatively, the areas to be shielded from the implant may be opaque and the implant (with a transparent 7t mask in the areas to be exposed, but not
A photoresist that becomes a masking film when developed may also be used. Either way, the end result is a mask layer 40, shown in FIG. 4a, which prevents the energized ions from reaching the substrate 20 in the areas where it is exposed. 4aM shows the substrate 20 being exposed to a beam of +1v1 phosphorus ions (indicated by the arrow). A typical dose is 4[11 ions/metre] and an energy of 40 keV, which is easily obtained using well-known methods with existing implant equipment. A doped layer 42, a region near the surface of the substrate 20 doped with phosphorous ions, is obtained by this ion implantation.
第4b図には、第2のイオン打込み土程が示されている
。マスクN40を基板20の表面から取去り、マスク層
41を基板20の表面の上に第4b図に示す位置に配置
iする。、8E11イオン/12の線l及び150k
eVのエネルrで燗イオンを用いて、第2のイオン打込
みを実施する。この増加した線zII及び−li4^い
エネルギも、周知の方法を用いて、現存のイオン打込み
装置によって得られる。ドープFfJ46がこの第2の
イオン打込みによって得られ、打込みエネルギが一層高
い為に、基板20の中に一層深く入込む。2回の燐イオ
ン打込み工程の侵、内方駆動拡散を行なう。これは、打
込みによって結晶格子構造に住じた損傷を修理する為の
基板20のアニールをするだけでなく、打込まれた燐イ
オンを所望の深さまで拡散させて、ドレイン領域28を
形成するのに役立つ。勿論、この内方駆動拡散は、正し
い接合の深さを設定するのに必要な任意の温度で任意の
時間の同行なうことが出来る。典型的な条件は1.00
0℃の温度ぐ800分間である。こうして第4c図に示
すn形ドレイン領域28が構成される。A second ion implant stage is shown in Figure 4b. Mask N40 is removed from the surface of substrate 20 and mask layer 41 is placed over the surface of substrate 20 in the position shown in FIG. 4b. , 8E11 ions/12 lines l and 150k
A second ion implantation is performed using hot ions at an energy r of eV. This increased line zII and -li4^ energy is also obtained with existing ion implanters using well known methods. A doped FfJ 46 is obtained by this second ion implant, which penetrates deeper into the substrate 20 due to the higher implant energy. Two phosphorus ion implantation steps are performed, including inwardly driven diffusion. This not only anneals the substrate 20 to repair damage caused to the crystal lattice structure by the implant, but also diffuses the implanted phosphorus ions to the desired depth to form the drain region 28. useful for. Of course, this inwardly driven diffusion can be carried out at any temperature and for any amount of time necessary to set the correct junction depth. Typical condition is 1.00
The temperature was 0° C. for 800 minutes. In this way, the n-type drain region 28 shown in FIG. 4c is formed.
次に第4dMについてチャンネル領域36をf、Q定す
る方法を説明する。マスクw448を前に述べたのと同
じ様にデポジットし、第4d図の矢印で示す様に、基板
20に硼素イオン(III素はp形ドーパントである)
を11込む。典型的な線mは1F13イオン/cII2
であり、エネ/Iz−IJ50kcV テある。この打
込み工程は、ドープ層50で示す様に、基板20の打込
みをした表面を再びp形にするのに十分である。この打
込みの後、900℃で60分間、内方駆動拡散を実1#
でる。この拡散がドレイン領域28の燐イオンを史に拡
散するのに役立つことに注意されたい。打込まれた硼素
イオンに対する内方駆動拡散の後、第4e図J示1様に
チャンネル領域30が形成される。Next, a method for determining f and Q of the channel region 36 for the 4th dM will be explained. Mask W448 is deposited as previously described and boron ions (III is a p-type dopant) are deposited on the substrate 20 as indicated by the arrows in Figure 4d.
Including 11. A typical line m is 1F13 ion/cII2
And the energy/Iz-IJ50kcV is. This implant step is sufficient to make the implanted surface of substrate 20 p-type again, as shown by doped layer 50. After this implantation, inwardly driven diffusion was performed at 900°C for 60 minutes.
Out. Note that this diffusion serves to diffuse the phosphorus ions in the drain region 28 back out. After inwardly driven diffusion of the implanted boron ions, a channel region 30 is formed as shown in FIG. 4e, J.1.
次に第4f図に示す様に、ソース領域32を形成する。Next, as shown in FIG. 4f, a source region 32 is formed.
イオン打込みの前に、マスク層52を前に述べた様にU
板200表面の上に配置する。ソース領域32を形成す
るのに必要な打込みは、砒素又は燐の様なn形ドーパン
トを必要とする。この実施例では、砒素が好ましいドー
パントである。Prior to ion implantation, mask layer 52 is coated with U as previously described.
It is placed on the surface of the plate 200. The implant required to form source region 32 requires an n-type dopant such as arsenic or phosphorous. In this example, arsenic is the preferred dopant.
砒本イオンの典型的な線量は8E15イオン/12であ
り、1ネルギは150kcVである。この砒素の打込み
によって第4r図に示すドープ層54が得られる。第4
f図から明らかな様に、基板20の打込みをした部分は
再びn形になる。砒素の打込みの後、典型的には900
℃で500分間、もう1回内方駆動拡散を実施する。こ
の拡散の後、ソース領域32が第4g図に示す様に形成
される。A typical dose of Komoto ions is 8E15 ions/12 and 1 energy is 150 kcV. This arsenic implantation results in a doped layer 54 shown in FIG. 4r. Fourth
As can be seen from figure f, the implanted portion of the substrate 20 becomes n-type again. After arsenic implantation, typically 900
Another inwardly driven diffusion is performed for 500 minutes at °C. After this diffusion, source regions 32 are formed as shown in Figure 4g.
この場合も、砒素の内方駆動拡散は、前に打込んで拡散
した燐及び硼素イオンを更に拡散さLるのに役立つ。然
し、全ての拡散工程の時聞と温度及び打込みのIII及
びエネルギは、全てこ゛のことを考慮に入れて設計され
る。Again, the inwardly driven diffusion of arsenic serves to further diffuse the previously implanted and diffused phosphorus and boron ions. However, the times and temperatures of all diffusion steps and implant III and energies are all designed with this in mind.
第4h図には、第4q図の構造に対して、トランジスタ
のゲートの構成部分が追加されることが示されている。FIG. 4h shows that a transistor gate component is added to the structure of FIG. 4q.
基板20の表面には、ソース層32、チャンネルH30
及びドレイン層28と交差して、トレンチ22がエッチ
され、基板20の表向から測って、ドレイン領域28を
越える深さまで伸びている。トレンチ22の区域は、イ
オン打込み工程について前に説明したのと同様な写負製
版技術によって定められ、この為、トレンチ22を1ツ
ブ−1べき区域を除いて、基板20の表面を保護マスク
層が覆っている。マスク層を所定位置に配置した後、周
知の1J沫によって基板20をエッチして、トレンチ2
2を作る。トレンチ22の幅及び深さは1ミクロン程瓜
である。第4h図では、トレンチ22が略垂直の側壁を
持つことが示されている。後で説明するが、この発明に
従って構成されたトランジスタが正しく初年し、この発
明の利森が得られる様にする為には、トレンチ22は垂
直の側壁を持つ必要はないが、垂直側壁構造は表面積効
率が更によい!I4造であり、ヂャンネル長が一番短い
トランジスタになる。トレンチ22をエツチングする為
のマスク層をこの後取除き、基板20をn温の環境にさ
らして、酸化シリコンが成長してゲート酸化物24を形
成する様にする。A source layer 32 and a channel H30 are formed on the surface of the substrate 20.
and intersecting drain layer 28, a trench 22 is etched and extends to a depth beyond drain region 28, measured from the surface of substrate 20. The area of the trench 22 is defined by photolithography techniques similar to those previously described for the ion implantation process, so that the surface of the substrate 20 is covered with a protective mask layer, except for the area where the trench 22 is 1-1. is covered. After the mask layer is in place, the substrate 20 is etched by well-known 1J etching to form trenches 2.
Make 2. The width and depth of trench 22 are about 1 micron. In Figure 4h, trench 22 is shown to have generally vertical sidewalls. As will be explained later, in order for a transistor constructed in accordance with the present invention to properly mature and achieve the benefit of the present invention, trench 22 need not have vertical sidewalls, but may have a vertical sidewall structure. has even better surface area efficiency! It is of I4 construction and has the shortest channel length. The mask layer for etching trench 22 is then removed and substrate 20 is exposed to an n-temperature environment to allow silicon oxide to grow and form gate oxide 24.
ゲート酸化物24の成長は周知の任意の方法で実施ツる
ことか出来、これによって厚さ約100人の品質の高い
酸化物層を形成する。勿論、ゲート酸化物24は成長で
はなくデボジッションによって作ってもよいが、成長に
よる酸化物は一般的に酸化物の品質の観点から好ましい
。第4h図に示J様に、酸化物層がU板20の上面の上
、ソース領域32、ブーセンネル領域30及びドレイン
領域28の1に−し形成されることに注意されたい。ゲ
ート酸化物24の成長の後、基板20の表面にポリシリ
コン層をデポジットし、周知の方法によってパターンを
定めてエッチし、第4h図に示ず様に、トレンチ22内
にゲート酸化物24を覆うゲートTi極26を残す。Growth of gate oxide 24 may be performed by any known method, thereby forming a high quality oxide layer approximately 100 nm thick. Of course, gate oxide 24 may be formed by deposition rather than growth, but grown oxides are generally preferred from an oxide quality standpoint. Note that as shown in FIG. 4h, an oxide layer is formed over the top surface of U-plate 20, over one of source region 32, Bousennel region 30, and drain region 28. After growth of gate oxide 24, a polysilicon layer is deposited on the surface of substrate 20 and patterned and etched by well-known methods to form gate oxide 24 within trench 22, as shown in FIG. 4h. The covering gate Ti electrode 26 is left.
これまで説明した方法のパラメータを使うことにより、
短いチャンネル長を持つ゛と共に、館に述べた静電容ト
dが撞く少ないと云う特徴を持つ第411図に示した特
徴を有づ゛るトランジスタが得られる。トレンチ22に
於けるソース領域32の深さは、前に述べた方法を使う
と、約0.25ミクロンである。ヂ1jンネル領域3o
はソース領域32より約0.25ミクロン下の所を伸び
る。By using the parameters of the method explained so far,
A transistor having the characteristics shown in FIG. 411 can be obtained, which has a short channel length and a small capacitance d as described above. The depth of source region 32 in trench 22 is approximately 0.25 microns using the method previously described. 1j tunnel area 3o
extends approximately 0.25 microns below source region 32.
0.25ミクロンのチャンネル長は、現在の写真製版技
術及び装置を用いて信頼性をもって製造し得る最小のチ
ャンネル長を十分に下用る。トレンチ22では、トレイ
ン領域28が更にチャンネル領域30より0.30ミク
ロン下の所を伸び、+yrに説明した様にゲート・ドレ
イン間静電容量が極く小さくなる。以上説明した方法に
より、0.2.5ミクロンのチャンネル長を持つトラン
ジスタが得られるが、現在の拡散方法は、0.15ミク
ロンと云う短いチャンネル長を持つトランジスタを作る
ことが出来る。A channel length of 0.25 microns is well below the minimum channel length that can be reliably manufactured using current photolithography techniques and equipment. In the trench 22, the train region 28 extends further 0.30 microns below the channel region 30, and the gate-drain capacitance becomes extremely small as explained in +yr. Although the method described above yields a transistor with a channel length of 0.2.5 microns, current diffusion methods can produce transistors with channel lengths as short as 0.15 microns.
第5図は、第4h図に示したトランジスタの糸了を作っ
た後の基板20の表面の平面図である。FIG. 5 is a plan view of the surface of the substrate 20 after the fabrication of the transistor shown in FIG. 4h.
見易くする為、第5図では陰影線のっけかたが第4h図
と異なる。第5図に示す区域は、各々の打込み/拡散領
域を形成する時の適当なマスク層によって露出した基板
20の区域を表わす。例えば、第5図に示リソース領域
32は、第4f図に示した砒素イオンの打込みに露出す
る基板20の表面の区域である。第5図のドレインfi
1428内の点線は、ドレイン領1428の内、第1及
び第2の燐イオンの打込みの両方を受ける部分(点線の
右側)と、ドレイン領域28の内、第1の燐イオンの打
込みだけを受【ノる部分(点線の左側)との間の境界を
表わす。To make it easier to see, the way the shading lines are drawn in Figure 5 is different from that in Figure 4h. The areas shown in FIG. 5 represent the areas of substrate 20 exposed by the appropriate mask layer when forming each implant/diffusion region. For example, the resource region 32 shown in FIG. 5 is the area of the surface of the substrate 20 exposed to the arsenic ion implant shown in FIG. 4f. Drain fi in Figure 5
The dotted line within 1428 indicates the portion of the drain region 1428 that receives both the first and second phosphorus ion implantations (to the right of the dotted line) and the portion of the drain region 28 that receives only the first phosphorus ion implantation. [Represents the boundary between the two parts (to the left of the dotted line).
第4h図及び第5図に示したトランジスタの基本的へ素
子を構成した後、ドレイン領域28、ソース領域32、
ゲート電極26、及び場合によってはチャンネル領域3
oの電気接続を必ずしなければならない。この様な相互
接続部を作る製造方法は、集積回路に於けるトランジス
タの用途と同じ位多様であるが、こ)で説明するトラン
ジスタに関連してこの様ないろいろの構成が役に立つ。After configuring the basic elements of the transistor shown in FIGS. 4h and 5, the drain region 28, the source region 32,
Gate electrode 26 and possibly channel region 3
o electrical connections must be made. Although manufacturing methods for making such interconnects are as diverse as the uses of transistors in integrated circuits, a variety of such configurations are useful in connection with the transistors described in this section.
この様な相互接続装置の簡単な例が第6図に示されてい
る。隔#酸化物層60は、ゲート酸化物24を成長させ
る前に、周知の方法を用いて、鎖板20の表面の選ばれ
た場所に成長又はデボジッションによって作ることが出
来る。隔[j化物病60が拡散領域をゲート電極26及
びその伯の相互接続線に印加された電圧から隔離する。A simple example of such an interconnect device is shown in FIG. Spacing oxide layer 60 can be grown or deposited at selected locations on the surface of chain plate 20 using well-known methods prior to growing gate oxide 24. A gap 60 isolates the diffusion region from the voltage applied to the gate electrode 26 and its neighboring interconnect lines.
これは、IJ板20の表面にゲート電極26の延長部が
あった場合、その下に十分/、【酸化物又はその他の誘
電体44旧がないと、ゲート電極26に印加された電I
fが、2つの0形領滅の聞に配置されたp影領域によっ
て、基板20の表面に形成された寄生トランジスタをタ
ーンオンすることがあるからで・ある。This means that if there is an extension of the gate electrode 26 on the surface of the IJ plate 20, the electric current applied to the gate electrode 26 will be reduced if there is no oxide or other dielectric material underneath.
This is because f may turn on a parasitic transistor formed on the surface of the substrate 20 due to the p shadow region located between the two 0 type extinctions.
こういう奇生トランジスタは第4h図及び第5図から、
トレンチ22の右側で、チャンネル領域30が表面まで
伸びる所に認められる。ゲート電極26がこの区域を越
えて右へ伸び、ゲート酸化物24しかゲート電極26と
基板20の表面の間にない場合、基Fi20の表面にあ
るチャンネル領域30は、ゲート電If!26に十分な
電圧が印加された場合、反転する復れがある。第6図に
示す様に、酸化物層60及びゲート酸化物24の上にポ
リシリコンをデポジットし、ゲート電極26とその他の
導電相n接続部を基板20上に形成する。この後、ポリ
シリコン層のパターンを定めてエッチし、所望の区域に
ゲート電極26を残す。次に多重レベル酸化物層62を
デポジットして、ゲート電極26を後続のメタライズ相
互接続線から絶縁する。From Figure 4h and Figure 5, such a strange transistor can be seen.
On the right side of trench 22, a channel region 30 can be seen extending to the surface. If the gate electrode 26 extends beyond this area to the right and only the gate oxide 24 is between the gate electrode 26 and the surface of the substrate 20, the channel region 30 at the surface of the base Fi 20 will have a gate voltage If! If sufficient voltage is applied to 26, there is a reversal. As shown in FIG. 6, polysilicon is deposited over oxide layer 60 and gate oxide 24 to form gate electrode 26 and other conductive phase n connections on substrate 20. As shown in FIG. Thereafter, the polysilicon layer is patterned and etched to leave gate electrodes 26 in the desired areas. A multilevel oxide layer 62 is then deposited to isolate gate electrode 26 from subsequent metallized interconnect lines.
ドレイン領域28及びソース領1432に対する接点を
つける為、多重レベル酸化物層62、隔離酸化物層60
及びゲート酸化物24の中に接点用バイアをエッヂする
。その後、拡散区域64で示す様に、別の砒素又は燐の
拡散がソース領域32又はドレイン領1428に対して
行なわれる。n形拡散区域64がソース領域28及びド
レイン領域32を更に強くドープして、後続のメタライ
ズNSとn影領域の間のオーミック接点を改首する。ソ
ース領域32及びドレイン領域28に対する接点をつけ
る為、(アルミニウムの様な金属で構成される)メタラ
イズ層68をデポジットし、パターンを定めて1ツヂし
て、拡a区域64でソース領域32及びドレイン領域2
8と接触させる。同様に、多重レベル酸化物62を通る
メタライズ層68により、ゲート電極26に対する接点
をつける。機械的なひつかき、汚染物及びへ気から保護
Jる為に、第6図の構造全体の上に保護用の不活性化オ
ーバコート(図に示してない)をデポジットすることが
出来る。チャンネル領域30も表面にそれ自身の接点を
持っていてもよいし、或いはバイアス電圧を印加する為
に、基板20の下側に対する接続部を用い℃もよい。第
6図に示したi・ランジスタ構造に対し、当業者に容易
に考えられるこの伯の変更を特定の目的の為又は特定の
IFJ造り法で利用しても、この発明の範囲を逸脱しな
い。こういう変更としでは、これに限らないが、二車レ
ベルのポリシリコン層、:重レベルのメタライズ及び■
ビタキシャル基板を使うことが含まれる。Multi-level oxide layer 62, isolation oxide layer 60 to make contacts to drain region 28 and source region 1432.
and edge contact vias into gate oxide 24. Thereafter, another arsenic or phosphorus diffusion is performed into the source region 32 or drain region 1428, as shown by diffusion area 64. An n-type diffusion area 64 more heavily dopes the source region 28 and drain region 32 to reform the ohmic contact between the subsequent metallization NS and the n shadow region. To make contacts to the source region 32 and drain region 28 , a metallization layer 68 (composed of a metal such as aluminum) is deposited and patterned to provide contact to the source region 32 and drain region 28 in the enlarged area 64 . drain region 2
Contact with 8. Similarly, a metallization layer 68 through multilevel oxide 62 makes contact to gate electrode 26 . A protective passivation overcoat (not shown) can be deposited over the entire structure of FIG. 6 to protect it from mechanical stress, contaminants, and air. Channel region 30 may also have its own contacts on the surface or may use a connection to the underside of substrate 20 to apply a bias voltage. Modifications to the i-transistor structure shown in FIG. 6, which are readily apparent to those skilled in the art, may be utilized for particular purposes or in particular IFJ construction methods without departing from the scope of this invention. Such changes include, but are not limited to, motorcycle level polysilicon layers, heavy level metallization and
This includes using a bitaxial substrate.
第7図はこの発明の別の好ましい実施例に従つで構成さ
れたトランジスタの断面図である。このトランジスタは
ソース及びドレイン電極が対極性を持ち、改良されたダ
イオード降伏特性を持I)、更に改良されたバンチスル
ー特性を持つ様に設計されていて、トランジスタを高い
バイアス電圧で動作させることが出来る様になっている
。FIG. 7 is a cross-sectional view of a transistor constructed according to another preferred embodiment of the invention. This transistor is designed to have opposite polarity source and drain electrodes, improved diode breakdown characteristics, and improved bunch-through characteristics, allowing the transistor to operate at high bias voltages. It looks like it can be done.
第7図について説明すると、基板20は<ioo>配向
の軽くドープされたp形シリコンである。ドレイン領域
28及びソース領域32は、これから説明する様に、ト
ランジスタをv!J造する最初の■稈として、基板20
の表面の上に成長させたn形エビタtシャル層21の部
分である。チャンネル領域30はn形エピタキシャル層
に拡散したp影領域であり、ドレイン領域28及びソー
ス領域32の間にある。ドレイン領域28の緑に隔離領
域70があり、これは同じ半導体チップ上で隣合ったト
ランジスタを互いに隔離するのに役立つ。隔離領域70
の作用を示す為に、n形エピタキシャル層21の一部分
が、能動トランジスタ領域と向い合って示されている。Referring to FIG. 7, substrate 20 is lightly doped p-type silicon with an <ioo> orientation. The drain region 28 and the source region 32 are connected to the transistor at v!, as will be explained. As the first culm for J construction, the substrate 20
This is a portion of the n-type epitaxial layer 21 grown on the surface of the . Channel region 30 is a p-shade region diffused into the n-type epitaxial layer and is between drain region 28 and source region 32. In the green of drain region 28 is an isolation region 70, which serves to isolate adjacent transistors from each other on the same semiconductor chip. Isolation area 70
A portion of the n-type epitaxial layer 21 is shown facing the active transistor region to illustrate the effect.
n彫工ごタキシャルl1I121のこういう部分は、隣
のトランジスタのソース又はドレイン領域として作用し
てもよいし、或いは単に導電相互接続領域であってもよ
い。These portions of the n-carved axial l1I121 may act as source or drain regions for adjacent transistors, or may simply be conductive interconnect regions.
トレンチ22がドレイン領域28を形成するn形エピタ
キシt!ル層を完全に通抜け、ゲート酸化物24がトレ
ン122の壁と同形に成長させられ、グー]・電812
6がゲート酸化物24の上にデポジットされて、トラン
ジスタを形成する。N-type epitaxy t! in which trench 22 forms drain region 28. The gate oxide 24 is grown conformally to the walls of the trench 122, completely passing through the trench 122 layer.
6 is deposited over gate oxide 24 to form a transistor.
ソース領1432、ドレイン領1428及びゲート電極
26に対する電気接触が第7図に図式的に示されている
。トランジスタのこれらの部分に対する物理的む接続は
、勿論半導体チップ内の領域と接触する為の周知の任意
の方法によって行なうことが出来る。動作について説明
すると、ソース領域32に比して正の電圧がドレイン領
域28に印加される。ゲート電極26の電Efを選択的
にv制御して、トレンチ22の側面に沿ったドレイン領
域28及びソース領域32の間のチャンネル領域30の
導電度をaJI mする。事実上、第7図はゲート電極
26に印加されるNl[が、ドレイン領域28の電圧に
トランジスタの閾1am圧を加えた値よりかなり低い状
態のトランジスタ、即ち、ドレイン領域28及びソース
領域32の間のチt1ンネルが導電していない状態を示
している。基板20とゲート酸化物240間及びゲート
電極26とゲート酸化物24の間の界面に捕捉された電
荷や、チャンネル領域30内のドーパント濃度の様な要
因に応じて、トランジスタの閾値電圧は0未満であるこ
とがある。勿論、この場合、第7図に示す状態にする為
には、ゲート電+426の電圧はソース領域32に対し
て負になる。この状態では、トレンチ22の全ての側面
上にあるゲート酸化物24に隣接するチャンネル領域3
0の部分は依然としCp形である。即ち、このチャンネ
ル領域30の部分にある多数電荷担体は、電子ではなく
正孔である。その結果、ドレイン領域28とチャンネル
領域30の聞及びソース領域32とデシンネル領域30
の間に逆バイアスされたpn接合が存在し、ドレイン領
域28からソース領域32へ電流が流れない様にしてい
る。Electrical contacts to source region 1432, drain region 1428 and gate electrode 26 are shown schematically in FIG. Physical connections to these portions of the transistor can, of course, be made by any known method for contacting regions within a semiconductor chip. In operation, a more positive voltage is applied to the drain region 28 than to the source region 32. The electric potential Ef of the gate electrode 26 is selectively controlled by v to cause the conductivity of the channel region 30 between the drain region 28 and the source region 32 along the sides of the trench 22 to be aJI m. In fact, FIG. 7 shows a transistor in which Nl[ applied to the gate electrode 26 is considerably lower than the voltage of the drain region 28 plus the threshold 1 am pressure of the transistor, that is, the drain region 28 and the source region 32. This shows that the channel t1 in between is not conducting. Depending on factors such as the charge trapped at the interfaces between substrate 20 and gate oxide 240 and between gate electrode 26 and gate oxide 24 and the dopant concentration within channel region 30, the threshold voltage of the transistor may be less than zero. Sometimes it is. Of course, in this case, the voltage of gate voltage +426 becomes negative with respect to source region 32 in order to achieve the state shown in FIG. In this state, channel region 3 adjacent to gate oxide 24 on all sides of trench 22
The 0 part is still in the Cp form. That is, the majority charge carriers in this channel region 30 are holes rather than electrons. As a result, between the drain region 28 and the channel region 30 and between the source region 32 and the desinnel region 30,
A reverse biased p-n junction exists between them to prevent current from flowing from drain region 28 to source region 32.
第8図には、ゲート電極26に印加される電圧が、トラ
ンジスタの閾値電圧よりも大きな値だけ、ソース領域3
2の電圧よりも高ぐ、且つソース領域32に比してドレ
イン領域28に正の電圧が印加されている時の第7図の
トランジスタの状態が示されている。ソース領域32に
対して正の電圧がゲー1−?1fH126にあることは
、n形ソース領域32からチャンネル領域30に自由電
子を引寄せる効果がある。ゲート電VM26の電圧が十
分高ければ、チャンネル領域30に引寄せられた自由電
子は、チャンネル領域30内の硼素ドーパントから供給
される正孔の数を越え、この為、ブ11ンネル領域30
のこういう部分では、正孔で(Lなく電子が多数電荷担
体になる。第8図では、p形からp形に反転したヂ1!
ンネル領域30内の区域を反転類I434として示しで
ある。反転領域34は勿論ゲート酸化物24に隣接して
いる、即ち電界が最も強いJjjにある。トランジスタ
の閾値電圧は、反転領域34がドレイン領域28からソ
ース領域32まで完全に拡がる時の、ゲート電4426
とソース領域32の間の差電圧の偵と定義される。従っ
て、ゲート・ソース聞電圧が第8図に示す様に閾値電圧
を越える時、ドレイン領1428からソース領域32へ
の電流の流れを抑制したpn接合がもはや存在せず、こ
の時電流がドレイン領域28から反転領域34を通って
ソース領域32に流れることが出来る。ゲート電極26
に印加された電圧が、ドレイン領域28及びソース領域
32の間の電流の導通を制御するので、トランジスタ動
作が行なわれる。FIG. 8 shows that the voltage applied to the gate electrode 26 is applied to the source region 3 by a value greater than the threshold voltage of the transistor.
The state of the transistor of FIG. 7 is shown when a voltage higher than voltage 2 and a positive voltage is applied to the drain region 28 compared to the source region 32. A positive voltage with respect to the source region 32 is Ga1-? Being at 1fH126 has the effect of attracting free electrons from the n-type source region 32 to the channel region 30. If the voltage of the gate voltage VM26 is high enough, the free electrons attracted to the channel region 30 will exceed the number of holes supplied from the boron dopant in the channel region 30, thus
In this part of , holes (not L) and electrons become the majority charge carriers. In Figure 8, the p-type is reversed to the p-type.
The area within the tunnel region 30 is shown as inversion class I434. The inversion region 34 is of course adjacent to the gate oxide 24, ie at Jjj, where the electric field is strongest. The threshold voltage of the transistor is the gate voltage 4426 when the inversion region 34 extends completely from the drain region 28 to the source region 32.
and the source region 32. Therefore, when the gate-source voltage exceeds the threshold voltage as shown in FIG. 28 can flow through the inversion region 34 to the source region 32. Gate electrode 26
The voltage applied to controls current conduction between drain region 28 and source region 32, so that transistor operation occurs.
周知の様に、MOSトランジスタの内、そこに反転類V
t34を形成しようとする部分に電圧を印加した場合、
閾植電f(を変調することが出来る。As is well known, in a MOS transistor, there is an inverting type V
When a voltage is applied to the part where t34 is to be formed,
It is possible to modulate the threshold voltage f(.
従って、第7図及び第8図に図式的に示した電極を介し
てチャンネル領域30に電圧を印加すれば、トランジス
タのim電圧の埴に影響がある。チャンネル領域30に
対する物理的な接触は、第7図及び第8図に示す様に表
面から行なってもよいし、或いは基板20に対する接触
によってもよい。第7図及び第8図に示すnチャンネル
・トランジスタでは、ソース領域32に比して負の電圧
をチャンネル領域30に印加すると、トランジスタの閾
値電圧が高くなる。Therefore, applying a voltage to the channel region 30 via the electrodes shown diagrammatically in FIGS. 7 and 8 will have an effect on the im voltage of the transistor. Physical contact to channel region 30 may be made from the surface, as shown in FIGS. 7 and 8, or by contact to substrate 20. In the n-channel transistor shown in FIGS. 7 and 8, applying a negative voltage to channel region 30 relative to source region 32 increases the threshold voltage of the transistor.
次に第9a図乃至第9d図について、第7図のトランジ
スタの構成を詳しく説明する。第9a図tit基板20
の初11J状態を示しており、この基板の上には周知の
方法によってn形1ビタ(シャル層21を成長させであ
る。1例として、基板20は軽くドー1したp形の<
100 >シリコンである。Next, the structure of the transistor shown in FIG. 7 will be explained in detail with reference to FIGS. 9a to 9d. Figure 9a tit substrate 20
On this substrate, an n-type 1-bit (shall layer 21) is grown by a well-known method.As an example, the substrate 20 is a lightly doped p-type <
100>Silicon.
■ビタキシャル層21も比較的軽くドープされていて、
例えば3E15イAン/cI112の不純物濃度を持も
、ドーパントは砒桑である。エピタキシャル層21は、
ゲート・ソース間及びゲート・ドレイン聞の奇生静電容
量を最小限に抑える為に、162ミクロン又はそれ以F
の岸ざであることが好ましい。■The bitaxial layer 21 is also relatively lightly doped,
For example, although the impurity concentration is 3E15 IA/cI112, the dopant is arsenic. The epitaxial layer 21 is
162 microns or more F to minimize gate-source and gate-drain parasitic capacitance.
It is preferable that it be on the shore of the river.
第9b図はp形区域73を作る最初のlit素(p形)
の打込み及び拡散後のトランジスタの断面を丞ず。p形
区域73を選択的にドープする為、マスク層74を基板
20(及びn形1ビク1シVル層21)の表面の土に配
置する。マスク層74は、イオン打込み用のマスクを作
る従来周知の方法によって、シリコン基板の選ばれた区
域だけにイオン・ビームからのイオンが打込まれる様に
作られる。例えば、露光して現像した時にマスク用フィ
ルムとなるフォトレジスト層を基板20に回転付着する
。打込みをすべき区域が不透明で、打込みから遮蔽すべ
き区域が透明であるフォトマスクをこの後基板20に隣
接して配置し、基板20の表面を強度の強い光に露出す
る。フォトマスクを取除き、フォトレジストを現像し、
露出されなかったフォトレジストを基板20から取除き
、基板20のイオン打込みから遮蔽すべき区域の上に現
像済みのフォトレジスト囮を残す。この代りに、打 。Figure 9b shows the first lit element (p-type) that forms the p-type area 73.
A cross-section of the transistor after implantation and diffusion. To selectively dope the p-type areas 73, a mask layer 74 is placed on the surface of the substrate 20 (and the n-type layer 21). Mask layer 74 is fabricated so that only selected areas of the silicon substrate are implanted with ions from the ion beam by methods well known in the art for fabricating masks for ion implantation. For example, a photoresist layer that becomes a masking film when exposed and developed is spun onto the substrate 20 . A photomask that is opaque in the areas to be implanted and transparent in the areas to be shielded from the implant is then placed adjacent substrate 20 and the surface of substrate 20 is exposed to high intensity light. Remove the photomask, develop the photoresist,
The unexposed photoresist is removed from the substrate 20, leaving a developed photoresist decoy over the areas of the substrate 20 to be shielded from ion implantation. Instead of this, hit.
込みから遮蔽すべき区域が不透明で、打込みをすべさ区
域が透明であるフォトマスクと共に、露光しないで現像
した場合にマスク用フィルムとなるフォトレジストを用
いてもよい。何れの方法の最終的な結果も、それが覆う
区域で、付勢イオンが基板20に達しない様にザるマス
ク層74が第9bFj4に示す様に出来る。第10a図
には、参考の為に、その中にトレンチ22をエッチする
区域と共に、トランジスタの平面図でマスク174が示
されている。A photoresist that, when developed without exposure, becomes a masking film may be used with a photomask that is opaque in the areas to be shielded from implantation and transparent in the areas to be implanted. The end result of either method is a mask layer 74 that prevents energized ions from reaching the substrate 20 in the areas it covers, as shown in No. 9bFj4. In FIG. 10a, a mask 174 is shown in a plan view of the transistor, along with the areas in which trenches 22 are to be etched, for reference.
最初の硼素の打込み及びその後の拡散は、隔離領域70
によるドレイン領域28の境界、及びソース領域領域を
ドレイン領域28から隔離する為のソース領域32の境
界を作るものである。従って、第9b図に示す様に、こ
の最初の打込みのエネルrは1分高いエネルギ(例えば
260keV)で行/j−)’U、p形領域73の項部
がn形エピタキシャル層21の表面より下方に来る様に
すると共に、p形鎮城21がp形基板20の中に拡散す
る様にする。この打込みの典型的な線間は5E14イオ
ン/12である。The initial boron implant and subsequent diffusion occurs in isolation region 70.
A boundary of the drain region 28 and a boundary of the source region 32 for isolating the source region from the drain region 28 are created. Therefore, as shown in FIG. 9b, the energy r of this first implantation is one minute higher (e.g., 260 keV) so that the upper part of the p-type region 73 reaches the surface of the n-type epitaxial layer 21. At the same time, the p-type capacitor 21 is made to diffuse into the p-type substrate 20. The typical line spacing for this implant is 5E14 ions/12.
第9C図には、2回目のマスク動作及び硼素の打込みを
した後の最終的な1−.5ンジスタの断面が示されてい
る。この2回目の硼素の+1込み及びその後の拡散は、
ソース領域32の境界を完成する為、並びにトランジス
タの間の隔離領域70を完成する為に必要である。第9
C図について説明すると、前と同じ様な写真製版により
、マスク層76が1ビタキシヤルR421の表面の選ば
れた区域にある。第’lOb図はンスク層76とマスク
層74のIII係を示している。マスク11176が、
トランジスタの周りの隔離の為、マスク層74によって
露出されるのと略同じ区域を残していることに注Qされ
たい。マスク層74の中にあって、マスク層76が露出
ま1に残す領域は、これから説明する様に、ソース領域
32をドレイン領域28から隔離する為に必要である。FIG. 9C shows the final 1-. after the second mask operation and boron implant. A cross section of 5 transistors is shown. This second +1 inclusion of boron and its subsequent diffusion are:
It is necessary to complete the boundaries of source region 32 as well as to complete isolation regions 70 between transistors. 9th
Referring to Figure C, by photolithography as before, a masking layer 76 is placed on selected areas of the surface of the 1-bitaxial R421. FIG. 1Ob shows the third layer of the mask layer 76 and the mask layer 74. Mask 11176 is
Note that approximately the same area is left exposed by mask layer 74 for isolation around the transistor. The regions of mask layer 74 that mask layer 76 leaves exposed are necessary to isolate source region 32 from drain region 28, as will be explained.
p影領域78が2回目の+J込み及びその後の拡散によ
って形成される。A p shadow region 78 is formed by the second +J infusion and subsequent diffusion.
p影領域78が最初の硼素の打込み及び拡散によるp影
領域73とΦなる。例えば、第9C図の右側では、p影
領域78がp影領域73(第6b図に示したもの)と重
なり、隔離領域70を形成する。この2回目の硼素の打
込みは50 keVと云う様な比較的低いエネルギ・レ
ベル及び8E14イオン/a112前模の線場を用いて
行なうことが出来る。The p shadow region 78 becomes Φ with the p shadow region 73 due to the initial boron implantation and diffusion. For example, on the right side of FIG. 9C, p shadow region 78 overlaps p shadow region 73 (shown in FIG. 6b) to form isolated region 70. This second boron implant can be performed using a relatively low energy level, such as 50 keV, and a line field of 8E14 ion/a112 preform.
第9d図は3回目の硼素のp形の打込み及び拡r&俵の
トランジスタの断面を示す。この3回目の打込み及び拡
r!Iは、ソース領域32を形成するn形エピタキシャ
ルw421の部分の下を伸びるチャンネル領域30の部
分を形成する為に必要である。Figure 9d shows the third boron p-type implant and expanded r&bale transistor cross-section. This third implant and expansion r! I is necessary to form a portion of channel region 30 that extends below the portion of n-type epitaxial w421 that forms source region 32.
前と同じく、周知の写真製版方法により、エピタ〜rシ
1!ル層21の表面の選ばれた区域の上にマスクw48
0を形成する。第10c図には、マスク層80が露出済
み領域80′によって示されている。As before, by the well-known photoengraving method, the epitaxial film 1! mask w48 on selected areas of the surface of the layer 21.
form 0. In Figure 10c, mask layer 80 is illustrated by exposed areas 80'.
露出済み領域80′ (シリコンの内、マスクF180
によって覆われていない部分)を第10c図で使っCい
るのは、見易くする為である。第10c図に露出済み領
域80′で示した区域に、この31目の打込み工程で硼
素イオンが打込まれる。3回1.1の硼素の打込みは、
n形エビタ1シャル層21の表面より下方のある深さに
硼素ドーパントを集中させる為に、200 keVと云
う様な比較的高いエネルギで行なわれる。第9d図に示
を様に、p影領域82が、マスクV!J80によってン
スクされていない区域に於ける3回目の硼素の打込みに
よって形成される。1E12硼素イオン/ am ”の
聞を用いた2 00 keVの打込みの例により、チャ
ンネル領域30の平均担体濃度は4E16正孔/α3に
なる。第9d図では、3回の硼素の打込みの組合せが、
チャンネル領域30として示されており、p影領域30
の上方のn形エピタキシャル層21の部分がソース領域
32として示されており、n形エピタキシャル層21の
内、p影領域30より下方にある部分がドレイン領域2
8として示されている。Exposed area 80' (of silicon, mask F180
The portions not covered by ) are used in Figure 10c for ease of viewing. In this 31st implant step, boron ions are implanted into the area shown as exposed region 80' in FIG. 10c. The boron implantation of 3 times 1.1 is as follows:
In order to concentrate the boron dopant to a certain depth below the surface of the n-type vitretical layer 21, it is performed at a relatively high energy, such as 200 keV. As shown in FIG. 9d, the p shadow region 82 is covered by the mask V! Formed by a third boron implant in the area unscrewed by J80. An example of a 200 keV implant using 1E12 boron ions/am" results in an average carrier concentration in the channel region 30 of 4E16 holes/α3. In FIG. 9d, the combination of three boron implants is ,
is shown as a channel region 30 and a p shadow region 30
The upper part of the n-type epitaxial layer 21 is shown as a source region 32, and the part of the n-type epitaxial layer 21 below the p shadow region 30 is shown as the drain region 2.
8.
トランジスタの構成を完了するには、トレンチ22のエ
ツチング、ゲート酸化物22の成長又はデボジッシコン
、ゲート電極26のデボジッション、及びドレイン領域
28、ソース領域30.ゲート電極268びに場合によ
ってはチャンネル領域30の電気接続が必葭である。ト
ランジスタを完成する為のIIIJ造方法はこの業界で
非常に”多種多様であり、こ1で説明するトランジスタ
に1111速してこの様な多くの構成が役立つ。この構
成の円型な1例が第11図に示されている。To complete the construction of the transistor, etching the trench 22, growing or depositing the gate oxide 22, depositing the gate electrode 26, and drain region 28, source region 30 . Electrical connection of gate electrode 268 and possibly channel region 30 is required. There is a wide variety of construction methods in the industry for completing transistors, and many such configurations are useful for the transistors described here. One circular example of this configuration is It is shown in FIG.
第11図について説明すると、ソース領域32、ドレイ
ン領域28及びチャンネル領域3oを形成する土に述べ
た打込み及び拡散工程の後、!!置の中にトレンチ22
をエッチする。トレンチ22は、周知の方法を用いて、
所望の場所にエッチして、■ビタキシャルwJ21を通
って(即ちドレイン領hI!28を通って)基板20に
入る様にすることが出来る。第2図乃至第6図のトラン
ジスタについて上に述べたのとll11様に、トレンチ
22がドレイン領域28を完全に通抜けることにより、
寄生的なゲート・ドレイン間静電容量が最小限に抑えら
れる。トレンチ22をエツ、ヂングする前又は後、やは
り周知の方法を用いて、基板20の表面の選ばれたJX
I所に隔離用酸化物V460を成長さI又は−iポジッ
トすることが出来る。隔離用酸化物層60が拡散された
領域をゲート電極26及びその他の相n接続線に印加さ
れる電位から隔離する。これは、基板200表面にゲー
ト電極26の延長部がある場合、その下に+・分な酸化
物又は又はその他の誘電体材料がないと、ゲート電44
26に印加された電位によって、装置の他の区域にある
2つのn影領域の間に設けられるp影領域により、基板
20の表面に形成される寄生トランジスタをター、ンオ
ンすることがあるからである。隔離用酸化物60を配t
した優、トレンチ22の壁を同形にコートする様に、ゲ
ート酸化物24を成長させ又はデポジットする。ゲート
酸化物24の厚さは約100人である。酸化物としてめ
品質の観点からは、ゲート酸化物24には成長させた酸
化物が好ましい。ゲート酸化物24が隔離用酸化物60
の下のシリコン界m1にも成長することに口息されたい
。ゲート酸化物24の成長の後、表面の上にポリシリコ
ン層をデポジットし、希望する通りにパターンを定めて
エッチして、ゲート雷神26及び基板20上のその他の
導電接続部を形成する。その侵、多重レベル酸化物層6
2をデポジットして、ゲート電極26をこの後のメタラ
イズ相互接続線から絶縁する。Referring to FIG. 11, after the described implantation and diffusion steps in the soil forming source region 32, drain region 28, and channel region 3o! ! trench 22 inside
have sex with The trench 22 is formed using a well-known method.
By etching at a desired location, it is possible to enter the substrate 20 through the bitaxial wJ21 (that is, through the drain region hI!28). As described above for the transistors of FIGS. 2 to 6, trench 22 passes completely through drain region 28, so that
Parasitic gate-drain capacitance is minimized. Before or after etching trenches 22, the surface of substrate 20 is etched with selected JX
An isolation oxide V460 can be grown at the I or -i deposit. An isolation oxide layer 60 isolates the diffused region from potentials applied to gate electrode 26 and other phase n connections. This means that when there is an extension of the gate electrode 26 on the surface of the substrate 200, if there is no oxide or other dielectric material underneath, the gate electrode 44
The potential applied to 26 may turn on a parasitic transistor formed on the surface of substrate 20 by a p-shaded region provided between two n-shaded regions in other areas of the device. be. Isolation oxide 60 is placed
Once completed, gate oxide 24 is grown or deposited to conformally coat the walls of trench 22. The thickness of gate oxide 24 is approximately 100 nm thick. From the viewpoint of the quality of the oxide, a grown oxide is preferable for the gate oxide 24. Gate oxide 24 is an isolation oxide 60
I would like to take a breather that the silicon world m1 below will also grow. After growth of gate oxide 24, a polysilicon layer is deposited over the surface, patterned and etched as desired to form gate thunderbolts 26 and other conductive connections on substrate 20. Its invasion, multi-level oxide layer 6
2 to isolate gate electrode 26 from subsequent metallization interconnect lines.
この後、業界で現在利用し得る方法に・より、装置のf
#、!lI領域に対する電気接続をつける。ドレイン領
域28及びソース領域32に対する接点をつける為に、
多重レベル酸化物層62、隔離用酸化物層60及びゲー
ト酸化物24に接点用バイアを■ツヂする。ぞのまた拡
散区域64で示す様に、ソース領域32又はドレイン領
域28に対して追加の砒素又は燭の拡散を実施する。n
形拡散区域64がソース領域28及びドレイン領域32
を更に強乏ドープして、この後のメタライズ及びn影領
域の聞のオーミック接触□を改善する。ソース領域32
及びドレイン領域28に接点をつける為、(アルミニウ
ムの様な金属で構成される)メタライズ層68をデポジ
ットし、パターンを定めてエッLシ4て、ソース領域3
2及びドレイン領域28と接触させる。同様に、多重レ
ベル酸化物62を通るメタライズ層68により、ゲート
電極26に対するtg!(図に示してない)をつける。After this, the f
#,! Make electrical connections to the II area. To make contacts to the drain region 28 and source region 32,
Contact vias are formed in multilevel oxide layer 62, isolation oxide layer 60, and gate oxide 24. Additional arsenic or candle diffusion is also performed on source region 32 or drain region 28, as indicated by diffusion area 64. n
shaped diffusion areas 64 form source regions 28 and drain regions 32
is further heavily doped to improve the subsequent metallization and the ohmic contact □ between the n shadow regions. Source area 32
To make contact to the source region 3 and the drain region 28, a metallization layer 68 (composed of a metal such as aluminum) is deposited and patterned and etched to form the source region 3.
2 and drain region 28 . Similarly, metallization layer 68 through multilevel oxide 62 provides tg! Add (not shown).
第11図の構造の全体の上に、機械的なひっかき、汚染
物及び湿気から(!護する為に、保護用の不活性化オー
バコート(内面に示してない)を゛デポジットすること
が出来る。チャンネル領域30も表面にぞれ自身の接点
を持っていてもよいし、或いはバイアス電圧を印加する
為に、語根20の底側の接続部を用いでもよいことに注
意されたい。第11図に示したトランジスタ構造に対し
、当業者に容易に考えられるこの他の変更を特定の目的
の為に、又は特定の製造方法の為に利用しても、この発
明のw!卯を逸脱しない。この中には、これに限らない
が、二重レベル・ポリシリコン層、二重レベル・メタラ
イズ及びエピタキシャル基板を利用することが含まれる
。A protective passivation overcoat (not shown on the inner surface) can be deposited over the entire structure of Figure 11 to protect it from mechanical scratches, contaminants, and moisture. Note that the channel regions 30 may also have their own contacts on the surface, or the connections on the bottom side of the root 20 may be used to apply the bias voltage. Other modifications to the transistor structure shown in FIG. 1, which will be readily apparent to those skilled in the art, may be utilized for particular purposes or for particular manufacturing methods without departing from the scope of the invention. This includes, but is not limited to, the use of dual level polysilicon layers, dual level metallization, and epitaxial substrates.
上に述べた様にして構成された第11図のトランジスタ
はチャンネル長が0.4ミクロンであり、チャンネル領
域30に於ける平均担体濃度が4E16正孔/cII
であり、ソース領域32及びドレイン28の平均iI
1体濃度が3 E 15 電子/7−II3である。ソ
ース領域32及びドレイン28は何れも約0.4ミクロ
ンの厚さである。The transistor of FIG. 11 constructed as described above has a channel length of 0.4 microns and an average carrier concentration in the channel region 30 of 4E16 holes/cII.
and the average iI of the source region 32 and drain 28
The one-body concentration is 3 E 15 electrons/7-II3. Source region 32 and drain 28 are both approximately 0.4 microns thick.
前に述べた第2図乃至第6図のトランジスタ番よ、三重
拡散方法によって製造される。IIら、ドレイン(n形
)拡散の後、ブレンネル(p形)拡散が続き、その後ソ
ース(n形)拡散が続く。このトランジスタは第7図の
トランジスタと構造が似ているが、このトランジスタの
ある特徴の為、多くの用途に於けるその利用がυ1限さ
れる。先ず、三iト拡散トランジスタのブ11ンネル領
域及びソース領域の両方が強くドープ公れている。これ
は、p形ヂャンネル拡散がn形ドレイン拡散に打勝つ必
要があるし、n形ソース拡散がp形チ亀?ンネル拡改に
打勝つ必要があるからである。その結果、三重拡散トラ
ンジスタの動作特性は、ソースがドレインに対して正に
バイアスされている時、トレインがソースに対して正に
バイアスされている時の動作特性とは異なる。然し、論
理回路のトランジスタは対称的に動作して、トランジス
タの動作がドレインに対するソースのバイアスに無関係
であることが好ましい。The transistors of FIGS. 2-6 previously described are fabricated by a triple diffusion method. II et al., the drain (n-type) diffusion is followed by the Brennnel (p-type) diffusion, followed by the source (n-type) diffusion. Although this transistor is similar in construction to the transistor of FIG. 7, certain characteristics of this transistor limit its use in many applications. First, both the channel region and the source region of the triplet diffused transistor are heavily doped. This means that the p-type channel diffusion must overcome the n-type drain diffusion, and the n-type source diffusion must overcome the p-type diffusion. This is because it is necessary to overcome channel expansion. As a result, the operating characteristics of a triple diffused transistor are different when the source is positively biased with respect to the drain than when the train is positively biased with respect to the source. However, it is preferred that the transistors of the logic circuit operate symmetrically so that the operation of the transistor is independent of the source to drain bias.
然し、第11図のトランジスタの構成は、ドレイン領域
28及びソース領域32が何れもエピタキシャルg12
1から形成されていて、デセンネル領域30及びトレン
チ22を作る前に、基板20土に成長させたものである
から、ドレイン領域28及びソース領域32の担体濃度
がnいに略等しい為に、第7図のトランジスタの対称的
な動作が出来るようにする。こ)で説明した例では、ソ
ース領域32及びドレイン領域28の担体濃度が約3E
15M子/c113である。However, in the structure of the transistor shown in FIG. 11, the drain region 28 and the source region 32 are both epitaxial
1 and grown on the substrate 20 before forming the desennell region 30 and the trench 22, the carrier concentration of the drain region 28 and the source region 32 is approximately equal to n. This allows the transistors shown in Figure 7 to operate symmetrically. In the example described above, the carrier concentration in the source region 32 and drain region 28 is approximately 3E.
15M children/c113.
三重拡@I・ランジスタのソース及びチャンネル領域に
於ける担体濃度が比較的高いことは、装置のこの他の制
約にも通ずる。hj41に、周知の如く、on接合のな
だれ降伏電圧は、接合の軽くドープされた側の不純物濃
疫が減少するにつれて高くなる。三重拡散トランジスタ
のソースφチャンネル間pn接合の軽くドープされた側
(チャンネル側)が割合強くドープされているから、こ
の接合のダイオード降伏電圧が比較的低く、三重拡散ト
ランジスタを電力用又はその他の高圧用途に使う上で&
+1限となる。第2に、第7図のトランジスタ(及び三
重拡散の縦形トランジスタ)のチャンネル領域30が1
ミクロン未満であるから、ソース領域32及びドレイン
領域28の両方がチャンネル領域30より^い電圧にあ
る場合、チャンネル領域30のパンチスルーが起り、逆
バイアスさ、れた2つのpn接合の空乏領域が互いに接
触する可能性がある。The relatively high carrier concentration in the source and channel regions of triple expanded @I transistors also leads to other limitations of the device. hj41, as is well known, the on-junction avalanche breakdown voltage increases as the impurity concentration on the lightly doped side of the junction decreases. Because the lightly doped side (channel side) of the source-φ-channel pn junction of the triple diffused transistor is relatively heavily doped, the diode breakdown voltage of this junction is relatively low, making the triple diffused transistor suitable for power or other high voltage applications. When using for purposes &
+1 limit. Second, the channel region 30 of the transistor of FIG. 7 (and the triple-diffused vertical transistor) is 1
If both the source region 32 and the drain region 28 are at a higher voltage than the channel region 30, punch-through of the channel region 30 will occur and the depletion region of the two reverse biased pn junctions will be They may come into contact with each other.
この発明に従って構成された第11図のトランジスタは
、チャンネル領域30及びソース領域32の間の接合の
軽くドープされた側が3F15電子/α3であるから、
ダイオード降伏型L1−が100vを越える。チャンネ
ル領域30のパンチスルーについて云うと、ソース領域
32及びドレイン領1428がチャンネル領域30に較
べて軽くドープされているから、逆バイアス状態に於け
る空乏領域の大部分は、チャンネル領[30ではなく、
「)影領域に入込む。その結果、チャンネル領域30は
0.4ミクロンの良さしかないが、ソース領域32及び
ドレイン領域28がヂャンネルftJ城30の電圧より
も20V高い電圧にあってら、パンチスルーは起らない
。この動作特性により、第11図のトランジスタは対称
的なソース・ドレイン動作を必要とする論理回路、及び
相対的な電1.Lが20Vの範囲内になり得る様な電力
回路に役立つことが出来る。The transistor of FIG. 11 constructed in accordance with the present invention has 3F15 electrons/α3 on the lightly doped side of the junction between channel region 30 and source region 32;
Diode breakdown type L1- exceeds 100V. Regarding punch-through of the channel region 30, since the source region 32 and drain region 1428 are lightly doped compared to the channel region 30, most of the depletion region under reverse bias conditions is in the channel region [30] and not in the channel region 30. ,
As a result, although the channel region 30 is only 0.4 microns thick, if the source region 32 and drain region 28 are at a voltage 20V higher than the voltage of the channel ftJ castle 30, the punch-through will occur. This operating characteristic makes the transistor of Figure 11 useful in logic circuits that require symmetrical source-drain operation, and in power circuits where the relative voltage 1.L can be in the range of 20V. can be helpful.
この発明の好ましい実施例を訂しく説明したが、以上の
説明は例に過ぎず、この発明を1111約するちと解し
てはならない。更に、当業者であれば、この発明の1!
囲を逸脱せずに、この発明の実施例の細部に対する種々
の変更及びこの発明のこの他の実施例が容易に考えられ
よう。Although preferred embodiments of the invention have been specifically described, the foregoing description is by way of example only and should not be construed as limiting the invention. Furthermore, those skilled in the art will appreciate that this invention has a 1!
Various modifications to the details of the embodiments of the invention and other embodiments of the invention may be readily envisaged without departing from the scope thereof.
以上の説明に関連して、史に下記の項を開示する。In connection with the above explanation, the following sections are disclosed in the history.
(1) 第1の導電型であって面を持つ半導体本体と
、該半導体本体内に設けられていて、該半導体本体の前
記面から測って予定の深さを持ち、前記第1の導電型と
は反対の第2の轡M型を持つ第1のドープ領域と、前記
半導体本体の中に設けられでいて、前記第1のドープ領
域よりも小さい深さを持ち、当該第2のドープ領域の深
い方の縁が+irr &!第1のドープ領域に隣接して
いる前記第1の導電型の第2のドープ領域と、前記半導
体本体の中に設けられていて、前記第2のドープ領域よ
りも小さい深さを持ち、当該第3のドープ領域の深い方
の縁が前記第2のドープ領域に隣接している前記第2の
導電型を持つ第3のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に配置された絶縁層と、該絶縁
層が当該導電層と前記第1、第2及び第3のドープ領域
の聞に配置される様に、前記トレンチの側面に沿って前
記絶縁層に隣接して配置されたSWi層とを有し、前記
第1のドープ領域は前記半導体本体に設GJられたトレ
ンチの深さよりも小さい深さを持も、前記絶縁層が前記
トレンチの側面に沿って前記第1、第2及び第3のドー
プ領域に接触しており、前記第1のドープ領域が前記ト
レンチから遠ざかる向きに予定の距離だけ伸びると共に
、前記トレンチから離れた点で前記トレンチに於ける深
さよりも一層深い深さまで伸びている半導体絶縁グー1
〜電59gI果トランジスタ。(1) a semiconductor body having a surface of a first conductivity type; a first doped region having an opposite second M-type; a second doped region disposed within the semiconductor body and having a depth less than the first doped region; The deeper edge of +irr &! a second doped region of the first conductivity type adjacent to the first doped region; a third doped region having the second conductivity type, the deep edge of the third doped region being adjacent to the second doped region; and a third doped region disposed in a trench provided in the surface of the semiconductor body. an insulating layer disposed adjacent the insulating layer along a side of the trench such that the insulating layer is disposed between the conductive layer and the first, second and third doped regions; the first doped region has a depth less than the depth of a trench formed in the semiconductor body, and the insulating layer extends along the sides of the trench. , in contact with second and third doped regions, the first doped region extending a predetermined distance in a direction away from the trench, and at a point farther from the trench than at a depth in the trench. Semiconductor insulation goo extending to even greater depths 1
~Electric 59gI transistor.
(2) 第(1)項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第1のドープ領域に接続
されたドレイン電極と、前記第3のドープ領域に接続さ
れたソース電極と、前記導電層に接続されたゲート電極
とを有する半導体絶縁ゲート電W効果トランジスタ。(2) In the semiconductor insulated gate field effect transistor according to item (1), a drain electrode connected to the first doped region, a source electrode connected to the third doped region, and A semiconductor insulated gate electric W effect transistor having a gate electrode connected to a conductive layer.
(3) 第(2)項に記載した半導体絶縁ゲート電界
動床トランジスタに於て、更に前記第2のドープ領域に
接続された閾1fiυ+W電極を有する半導体絶縁ゲー
ト電界効果トランジスタ。(3) In the semiconductor insulated gate field effect transistor described in item (2), the semiconductor insulated gate field effect transistor further has a threshold 1fiυ+W electrode connected to the second doped region.
(4) 第(3)1口に記載した半導体絶縁ゲート電
W効果トランジスタに於て、前記ドレイン電極が、前記
第1のドープ領域の一層深い部分の上方で、@2第1の
ドープ領域に接続される半導体絶縁ゲート電界効果トラ
ンジスタ。(4) In the semiconductor insulated gate W-effect transistor described in item (3) 1, the drain electrode is connected to the @2 first doped region above a deeper portion of the first doped region. Connected semiconductor insulated gate field effect transistors.
(5) 第(1)項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記半導体本体に接続された
B値f111 all電極を有し、前記半導体本体が前
記第2のドープ領域に電気接続されている半導体絶縁ゲ
ート電界効果トランジスタ。(5) In the semiconductor insulated gate field effect transistor according to item (1), the semiconductor body has a B value f111 all electrode connected to the semiconductor body, and the semiconductor body is electrically connected to the second doped region. A semiconductor insulated gate field effect transistor.
(6) 半導体基板内に絶縁ゲート電界効果トランジ
スタを製造する方法に於て、前記基板の面に沿って第1
の導電型を持つ第1の領域を第1の深゛ さまでドープ
し、前記基板は前記第1の導電型どは反対の第2の導電
型を持っており、前記第2の導電型を持つ第2の領域を
前記基板内に第2の深さまでドープし、該第2の深さは
Iyi記第1の深さより浅く、前記第1の、34電型を
持つ第3の領域を前記基板内に第3の深さまでドープし
、該第3の深さは前記第2の深さよりも浅く、前記基板
の前記面に対して略垂直な壁を持つトレンチを前記基数
内にエツチングし、該トレンチは前記第1、第2及び第
3の領域を通って、前記第1の深さより1τ7jにある
深さまで伸びており、前記トレンチの壁及び底に沿って
誘電体層を配置し、こ′うしてトレンチの壁に沿って前
記第1、第2及び第3の領域に隣接して配置される様に
し、前記誘電体層を覆う電極を配置して、誘電体層をそ
の聞に配置して、前記電極が前記トレンチ内の前記第2
の領域と向い合って配置される様にし、前記第1及び第
3の領域に電気接点をつける工程を含む方法。(6) In a method of manufacturing an insulated gate field effect transistor in a semiconductor substrate, a first
doping a first region having a conductivity type to a first depth, the substrate having a second conductivity type opposite the first conductivity type; doping a second region into the substrate to a second depth, the second depth being less than the first depth; doping a trench in the base to a third depth, the third depth being shallower than the second depth, and having walls substantially perpendicular to the surface of the substrate; a trench extends through the first, second and third regions to a depth 1τ7j below the first depth; a dielectric layer is disposed along the walls and bottom of the trench; an electrode disposed along the wall of the trench adjacent to the first, second and third regions, an electrode covering the dielectric layer, and a dielectric layer disposed therebetween; and the electrode is connected to the second electrode in the trench.
the first and third regions, and providing electrical contacts to the first and third regions.
(1) 第(6)項に記載した方法に於て、第1の領
域をドープする工程が、前記基板の而の選ばれた区域を
マスクし、前記第1の導電型のイオンに前記基板を露出
し、該基板のマスクされた区域にイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを第1の深さまで拡散させる工程
を含む方法。(1) In the method described in paragraph (6), the step of doping the first region includes masking selected areas of the substrate, and ions of the first conductivity type doping the substrate. exposing a substrate to prevent ions from entering masked areas of the substrate, and heating the substrate to diffuse the ions to a first depth in unmasked areas of the substrate.
(8) 第(1)槍に記載した方法に於て、前記露出
する工程がイオンを1込むことを含み、該イオンが予定
のエネルギに加速されている方法。(8) In the method described in item (1), the exposing step includes introducing one ion, and the ion is accelerated to a predetermined energy.
(9) 第(6)項に記載した方法に於て、第1の領
域ををドープする工程が、前記基板の面の選ばれた区域
の1@[]のマスク作■1、基板のマスクされた区域に
イオンが入射しない様にして、前記第1の導電型を持ち
11つ第1のエネルギに加速されたイオンを用いた前記
基板の1回目の打込み作用、前記トレンチの場所から離
れた基板の面の選ばれた区域の2回[]のマスク作用、
前記基板のマスクされた区域にイオンが入射しない様に
して、前2第1の導電型を持も、前記第1のエネルギよ
り高い第2のエネルギに加速されたイオンを用いた前記
基板の2回目の打込・み作用、及び前記第1の打込み作
用によって打込まれたイオンと、前記第1のマスク作用
によってマスクされていない基板の部分で第1の深さま
で拡散させると共に、前記2回目の打込み作用によって
打込まれたイオンと、前記2回[1のマスク作用によっ
てマスクされていない九り板の部分で第1の深さより深
い深さまで拡r&させる様な前記基板の加熱作用を含ん
でいる方法。(9) In the method described in paragraph (6), the step of doping the first region is performed by forming a mask of 1@[] in a selected area of the surface of the substrate. A first implantation of the substrate using ions of the first conductivity type and accelerated to a first energy, such that no ions are incident on the trench area, double masking of selected areas of the surface of the substrate;
A first step is performed on the substrate using ions having a first conductivity type and accelerated to a second energy higher than the first energy, such that ions are not incident on a masked area of the substrate. In the second implantation operation, the ions implanted in the first implantation operation are diffused to a first depth in a portion of the substrate that is not masked by the first mask operation, and in the second implantation The ions implanted by the implantation action described above twice [including the heating action of the substrate that causes them to spread to a deeper depth than the first depth in the portion of the corner plate that is not masked by the mask action of 1. How to be.
(10) 第(6)項に記載した方法に於て、第2の
領域をドープする工程が、前記基板の面の選ばれた区域
をマスクし、基板のマスクされた区域にイオンが入射し
ない様にして、前記第2の導電型を持つイオンに前記基
板を露出し、前記基板を加熱して、該基板のマスクされ
ていない区域で前記イオンを前記第2の深さまで拡散さ
せる工程を含む方法。(10) In the method described in paragraph (6), the step of doping the second region masks selected areas of the surface of the substrate so that ions are not incident on the masked areas of the substrate. exposing the substrate to ions having the second conductivity type, heating the substrate to diffuse the ions to the second depth in unmasked areas of the substrate. Method.
(11)第(10)項に記載した方法に於て、前記露出
する工程がイオンを打込むことを含み、該イオンが予定
の、エネルギに加速されている方法。(11) The method according to item (10), wherein the exposing step includes implanting ions, and the ions are accelerated to a predetermined energy.
(12)第(6)項に記載した方法に於て、第3の領域
をドープする工程が、前記基板の面の選ばれた区域をマ
スクし、前記第1の導電型のイオンに萌2基板を露出し
、該基板のマスクされた区域にはイオンが入射しない様
にし、前記基板を加熱して、前記基板のマスクされてい
ない区域で前記イオンを前記第3の深さまで拡散させる
工程を含む方法。(12) In the method described in paragraph (6), the step of doping the third region comprises masking a selected area of the surface of the substrate and causing ions of the first conductivity type to exposing a substrate, preventing ions from entering masked areas of the substrate, and heating the substrate to diffuse the ions to the third depth in unmasked areas of the substrate. How to include.
(13)第(12)項に記載した方法に於て、@記露出
する工程がイオンを打込むことを含み、該イオンが予定
のエネルギに加速されている方法。(13) In the method described in item (12), the exposing step includes implanting ions, and the ions are accelerated to a predetermined energy.
(14) 面を持つと共に第1の導電型である¥導体
本体と、該半導体本体内に配置されていて、半導体本体
の面から測って予定の深さを持ち、前記第1の導電型と
は反対の第2の導電型を持つ第1のドープ領域と、#i
記半導体本体の中にあって、前記第1のドープ領域より
も浅い深さを持ち、その深い方の縁が前記第1のドープ
領域にMFfiシている前記第1の導電型を持つ第2の
ドープ領域と、前記半導体本体の中に配置されていて、
前記第2のドープ領域よりも浅い深さを持ち、その深い
方の縁が前記第2のドープ領域に隣接していて、前記第
1のドープ領域と略等しい不純物11庶を持つ前記第2
の13電型の第3のドープ領域と、前記半導体本体の面
に設けられたトレンチ内に設けられた絶縁層とをイ1し
、該トレンチは前記第1のドープ領域の予定の深さより
も一層深く半導体本体の面内に入込んでおり、前記絶縁
層が前記トレンチの側面に沿って前記第1、第2及び第
3のドープ領域に接触しており、更に前記トレンチの前
記側面に沿って前記絶縁層に隣接しく配置されて、前記
絶縁層が当、A導電層及び前記第1、第2及び第3のド
ープ領域の間に配置される様になつくいる導電層をイl
する?r導体絶縁ゲート電界効効果ランジスタ。(14) A conductor body having a surface and having a first conductivity type, and a conductor body disposed within the semiconductor body, having a predetermined depth measured from the surface of the semiconductor body, and having a conductivity type of the first conductivity type. #i is a first doped region with an opposite second conductivity type;
a second conductivity type in the semiconductor body having a shallower depth than the first doped region and having a deeper edge in contact with the first doped region; a doped region disposed within the semiconductor body;
The second doped region has a shallower depth than the second doped region, a deeper edge thereof is adjacent to the second doped region, and has an impurity concentration approximately equal to that of the first doped region.
a third doped region of type 13 and an insulating layer provided in a trench provided in the surface of the semiconductor body, the trench having a depth greater than the intended depth of the first doped region. deeper into the plane of the semiconductor body, the insulating layer contacting the first, second and third doped regions along the sides of the trench; a conductive layer disposed adjacent to the insulating layer and configured such that the insulating layer is disposed between the A conductive layer and the first, second and third doped regions;
do? r conductor insulated gate field effect transistor.
(15)第(14)項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第゛lのドープ領域及び
前記第3のドープ領域が何れも前記第2のドープ領域よ
りも目立って低い不純物濃度を持っている半導体絶縁ゲ
ート電界効果トランジスタ。(15) In the semiconductor insulated gate field effect transistor according to item (14), both the first doped region and the third doped region have significantly lower impurity content than the second doped region. Semiconductor insulated gate field effect transistor with concentration.
(16)面を持つと共に第1の導電型である半導体本体
と、該半導体本体内に設けられていて、該゛f導体本体
の面から測って予定の深さを持ち、前記第1の導電型と
は反対の第2の導電型を持つ第1のドープ領域と、前記
半導体本体の第1のドープ領域内に配置された前記第1
の導電型を持つ第2のドープ領域とを有し、該第2のド
ープ領域のに4部はSt記゛ト轡体本体の面より下方に
あり、前記第2のドープ領域の底は前記第1のドープ領
域の予定の深さよりも浅く、IyI記第2のドープ領域
はある点で半導体本体の面まで伸びていて、この為前記
第2のドープ領域が前記第1のドープ領域と、Ivi配
第2のドープ領域より下方にある第1の部分及び前記第
2のドープ領域より下方にある第2の部分に分離する様
になっており、更に、前記半導体本体の面内に設けられ
たトレンチ内に配置された絶縁層を有し、該トレンチは
前記第1のドープ領域の予定の深さよりも二層深く半導
体本体の面に人込み、前記絶縁層が前記トレンチの側面
に沿って前記第1のドニプ領域の第1及び第2の部分及
び前記第2のドープ領域に接触しており、更に、11り
記トレンチの前記側面に沿って前記絶縁層に隣接してい
て、該絶縁層が当該導電順及び前記第1のドープ領域の
第1及び第2の部分及び前記第2のドープ領域の聞に配
置される様に配置された導電層をhりる崖轡体絶縁ゲー
ト電界効果トランジスタ。(16) a semiconductor body having a surface and having a first conductivity type; a first doped region having a second conductivity type opposite to that of the semiconductor body; and a first doped region disposed within the first doped region of the semiconductor body.
a second doped region having a conductivity type, a portion of the second doped region is below the surface of the St-recording body, and a bottom of the second doped region is below the surface of the St-recording body; shallower than the intended depth of the first doped region, the second doped region extends at some point to the plane of the semiconductor body, such that said second doped region is in contact with said first doped region; a first portion below the second doped region and a second portion below the second doped region; an insulating layer disposed in a trench, the trench inclining the surface of the semiconductor body two layers deeper than the predetermined depth of the first doped region, the insulating layer extending along the sides of the trench; contacting the first and second portions of the first doped region and the second doped region; a ridge insulated gate electric field through a conductive layer arranged such that the layer is disposed in said conductive order and between the first and second portions of said first doped region and said second doped region; effect transistor.
(17)第(16)項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第1のドープ領域が、@
記李磨体本体の面に沿って配置された1ビタ4−シVル
層で橘成される半導体絶縁ゲート電界効果トランジスタ
。(17) In the semiconductor insulated gate field effect transistor described in item (16), the first doped region is
A semiconductor insulated gate field effect transistor formed of a 1-bit 4-SiV layer disposed along the surface of a main body.
(18)第(11)項に記載した半導体絶縁ゲート電界
効果トランジスタに於て、前記第2のドープ領域が、前
記エピタキシャル層内の11込み領域である半導体絶縁
ゲート電界効果トランジスタ。(18) The semiconductor insulated gate field effect transistor according to item (11), wherein the second doped region is an 11-inclusive region within the epitaxial layer.
(19)絶縁ゲート電界効果トランジスタを半導体基板
内に製造する方法に於て、前記基板の表面から第1の深
さまで第1の導電型の第1層をドープし、前記入を板は
前記第1の3導電型とは反対の第2の導電型であり、前
記1ス板の中に前記第2の導電1°1の第2層をドープ
し、該第2層の10部は前記基数の表面より下方の第2
の深さにあって、該第2層の底は前記第1の深さより浅
い第3の深さにあり、前記基板の表面の選ばれた区域を
7スクし、該基板の表面のマスクされていない区域に前
記第2の導電型の第3w4をドープし、該第3層は前記
基板の表面から、前記第2の深さ及び前記第3深さの中
門の深さまで拡がり、この為前記第21Mより上りにあ
る第1−の部分が前記第2W4より下方にあるm1層の
部分から隔離され、前記基板の面に夕!I t、 ’C
略垂直な壁を持つトレンチを前配り板肉に−[ツチング
し、該トレンチは前記第1層及び第2層を適法けて、前
記第1の深さより下方の深ざまで伸び、前記トレンチの
壁及び底に沿って誘電体層を配lfシて、前記トレンチ
の壁に沿って前記第1v及び第2層に隣接して配置され
る様にし、前記トレンチの壁に沿って前記誘電体層を覆
う電極を配置して、該電極がその間に前記誘電体層を配
置して前記第2f1と向い合う様にし、前記第2層より
上方の第1層の部分及び前記第2層より下方の第1層の
部分に電気接点をつける工程を含む方法。(19) A method for manufacturing an insulated gate field effect transistor in a semiconductor substrate, wherein a first layer of a first conductivity type is doped from the surface of the substrate to a first depth, The second conductivity type is a second conductivity type opposite to the three conductivity type of the first conductivity type, and a second layer of the second conductivity 1°1 is doped in the first substrate, and 10 parts of the second layer is of the base number. the second below the surface of
, the bottom of the second layer is at a third depth less than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth, and the bottom of the second layer is at a third depth shallower than the first depth; a third layer of the second conductivity type is doped in the unconducted areas, and the third layer extends from the surface of the substrate to the depth of the middle gate of the second depth and the third depth; A first portion above the 21st M is isolated from a portion of the m1 layer below the second W4, and is placed on the surface of the substrate. I t, 'C
A trench having substantially vertical walls is cut into the pre-distributed plate, the trench extending through the first layer and the second layer to a depth below the first depth; disposing a dielectric layer along the walls and bottom of the trench such that it is disposed adjacent to the first and second layers along the walls of the trench; a portion of the first layer above the second layer and a portion of the first layer below the second layer. A method comprising the step of applying electrical contacts to portions of the first layer.
(20) 第(19)項に2械した方法に於て、マス
クする工程及び第3F4をドープする■稈が、前記第2
層をドープする工程より前に実施される方法。(20) In the method described in item (19), the step of masking and doping the culm with the second
A method performed prior to the step of doping the layer.
(21)第(19)項に記載した方法に於て、マスクす
る工程及び第3層をドープする工程が、前記第21I4
をドープする1稈の優に実施される方法。(21) In the method described in item (19), the step of masking and the step of doping the third layer are performed in the 21I4
A commonly practiced method of doping one culm.
(22)第(19)項に記載した方法に於て、前記第1
層をドープゆる工程が、前記第1の導電型の1ビタギシ
11ル層を前記基板の上に成長させることを含む方法。(22) In the method described in paragraph (19), the method described in the first
The method wherein the step of doping a layer comprises growing a single layer of the first conductivity type on the substrate.
(23) 第(22)項に記載した方法に於て、前記
第1’lをドープする工程が、眞記基根の表面の選ばれ
た区域をマスクし、前記基板の表面゛を前記第2の導電
型を持つイオンのビームに露出することを含み、該ビー
ム中のイオンは前記基板のマスクされていない区域の表
面より下方に集中するのに1−分な1ネルギに加速され
でおり、こうして前記第2層を形成する方法。(23) In the method described in paragraph (22), the step of doping the first layer comprises masking a selected area of the surface of the substrate and doping the first layer with the first layer. exposure to a beam of ions having a conductivity type of 2, the ions in the beam being accelerated to 1/1 energy to concentrate below the surface of the unmasked area of the substrate; , thus forming the second layer.
(24) 第(19)項に記載した方法に於て、前記
第21i1をドー゛プする工程が、前記基板の表面の選
ばれた区域をマスクし、前記基板の表面を前記第2の導
電苧を持つイオンのビームに露出し、該ビーム中のイオ
ンは前記基板のマスクされていない区域の表面より下方
に集中するの−に十分なIネルギに加速され、こうして
前記第2層を形成する方法。(24) In the method described in item (19), the step of doping 21i1 comprises masking a selected area of the surface of the substrate and exposing the surface of the substrate to the second conductive layer. exposure to a beam of ions with particles, the ions in the beam being accelerated to sufficient I energy to concentrate below the surface of the unmasked areas of the substrate, thus forming the second layer; Method.
(25)現在使われている拡散方法によってその[qさ
を制御し得ると共に、占めるシリコン表面積が最小であ
る垂t1チャンネルを持つI〜ランジスタ構造を説明し
た。このトランジスタは王手レベルの打込み及び拡散方
法を用いて構成される。シリコン20内に、イA°ンの
打込み及びイの後の拡散により、ドレイン領域28が拡
散される。ドレイン領域28とは反対の導電型を侍つチ
1?ンネル領域30がその中に打込まれUつ拡散され元
。同様に、ソース領域32がチ11ンネル領域30内に
打込まれて拡散される。シリコンにトレンチ22をエッ
チして、ソース32、チャンネル長0及びドレイン28
の各領域を通抜ける。トレンチ22内にゲート酸化物2
4を成長させ、ポリシリコン・ゲート26をゲート酸化
物24と同形にトレンチ22内にデポジットする。ゲー
ト電極26に印加された電圧に応じ−C1トレンチ22
の壁に沿ったブレンネル領14.30内でトランジスタ
動作が行なわれる。ドレイン領域28をトレンチ22か
ら離れた所で、そし−τドレイン拡散部28に対りる電
気接続部のF方で、一層深く打込むことにより、1列ド
レイン抵抗及びゲート・ドレイン間静電容j≠を最小限
に抑える。このトランジスタの別の実施例が、基板20
上の■ピッ1シヤル層21内に形成され、チャンネル領
域30がこの1ビタキシャル層21内にイオンのI込み
及び拡散によって形成される。イオンの打込みは、エピ
タ4シ11ル層21がチャンネル領域30より十IJの
部分(ソース領1d32として作用する)及びチ1?ン
ネル領域30より下方の部分(ドレイン領域28として
作用する)に分割される様に行なわれる。丁ビタキシャ
ル層21はトランジスタのドレイン領域28及びソース
領域32が略同じ担体濃痕を持ち、この濃度が比較的低
くなる様にすることが出来、この為、■ビタキシャル層
の上側部分がドレインとして動作するかソースとして動
作するかに1!1係なく、トランジスタが同じ様に動作
する。ソース領域32及びドレイン領域28のドーピン
グが比較的軽いことにより、ダイオード降伏電バがnく
、バンブ・スルー電圧が^い。(25) described an I~ transistor structure with a vertical t1 channel whose size can be controlled by currently used diffusion methods and which occupies a minimum silicon surface area. This transistor is constructed using advanced implant and diffusion techniques. A drain region 28 is diffused into silicon 20 by implanting ions and subsequent diffusion. 1? Which has a conductivity type opposite to that of the drain region 28? A tunnel region 30 is implanted therein and diffused. Similarly, source region 32 is implanted and diffused into channel region 30. Etch a trench 22 in the silicon to define the source 32, channel length 0 and drain 28.
Go through each area. Gate oxide 2 in trench 22
4 and deposit a polysilicon gate 26 in trench 22 conformally to gate oxide 24. -C1 trench 22 depending on the voltage applied to the gate electrode 26
Transistor operation takes place within the Brennnel region 14.30 along the walls of the transistor. By implanting the drain region 28 more deeply away from the trench 22 and on the F side of the electrical connection to the −τ drain diffusion 28, the single-row drain resistance and gate-to-drain capacitance j Minimize ≠. Another embodiment of this transistor is the substrate 20
A channel region 30 is formed in the upper single bitaxial layer 21 by I incorporation and diffusion of ions. The ion implantation is carried out in a portion where the epitaxial layer 21 is 10 IJ from the channel region 30 (acts as the source region 1d32) and the trench 1? This is done so that it is divided into a portion below the tunnel region 30 (which acts as the drain region 28). In the bitaxial layer 21, the drain region 28 and the source region 32 of the transistor have substantially the same carrier concentration trace, and this concentration can be made relatively low, so that the upper part of the bitaxial layer acts as a drain. The transistor operates in the same way regardless of whether it operates as a source or as a source. The relatively light doping of the source region 32 and drain region 28 results in a low diode breakdown voltage and a high bump through voltage.
第1a図、第1b図及び第1C図は従来のチャンネル長
の短い1−ランジスタの断面図、第2図はこの発明の好
ましい実施例によるチャンネル長の短いl−ランジスタ
の断面図、第3図は第2図のトランジスタの断面図で、
飽和状態にあるトランジスタを示り。第4a図乃至第4
h図は第2図のトランジスタの断面図で、このトランジ
スタを製造するのに使われる工程を示す。第5図は第2
図のトランジスタの平面図、第6図はこの発明に従って
構成されたトランジスタの断面図で、電気接続部を示す
。第7図はこの発明に従って構成されたトランジスタの
断面図、第8図は第7図のトランジスタの断面図で、オ
ン状態にあるトランジスタを示す。第9a図乃至第9d
図は第7図のトランジスタを製造する時の種々の工程を
示す断面図、第10a図乃至第10C図は第9btn乃
至第9(j図に示した工程を示す平面図、第11図は第
7図のトランジスタの断面図で、種々の領域に対する物
理的な接続部を示している。
1な符号の説明
20:基体
22:トレンチ
24:絶縁層
26:ゲート電極
28ニドレイン
30ニブヤンネル
32:ソース1a, 1b, and 1c are cross-sectional views of a conventional short-channel 1-transistor; FIG. 2 is a sectional view of a short-channel 1-transistor according to a preferred embodiment of the present invention; and FIG. is a cross-sectional view of the transistor in Figure 2,
Shows a transistor in saturation. Figures 4a to 4
Figure h is a cross-sectional view of the transistor of Figure 2, showing the steps used to fabricate this transistor. Figure 5 is the second
FIG. 6 is a plan view of the transistor shown in FIG. 6, and FIG. 6 is a cross-sectional view of a transistor constructed in accordance with the present invention, showing electrical connections. FIG. 7 is a cross-sectional view of a transistor constructed in accordance with the present invention, and FIG. 8 is a cross-sectional view of the transistor of FIG. 7, showing the transistor in an on state. Figures 9a to 9d
The figures are sectional views showing various steps in manufacturing the transistor shown in FIG. 7, FIGS. 10a to 10C are plan views showing the steps shown in FIG. A cross-sectional view of the transistor in Figure 7 showing the physical connections to the various regions.
Claims (2)
半導体本体内に設けられていて、該半導体本体の前記面
から測つて予定の深さを持ち、前記第1の導電型とは反
対の第2の導電型を持つ第1のドープ領域と、前記半導
体本体の中に設けられていて、前記第1のドープ領域よ
りも小さい深さを持ち、当該第2のドープ領域の深い方
の縁が前記第1のドープ領域に隣接している前記第1の
導電型の第2のドープ領域と、前記半導体本体の中に設
けられていて、前記第2のドープ領域よりも小さい深さ
を持ち、当該第3のドープ領域の深い方の縁が前記第2
のドープ領域に隣接している前記第2の導電型を持つ第
3のドープ領域と、前記半導体本体の面に設けられたト
レンチ内に配置された絶縁層と、該絶縁層が当該導電層
と前記第1、第2及び第3のドープ領域の間に配置され
る様に、前記トレンチの側面に沿って前記絶縁層に隣接
して配置された導電層とを有し、前記第1のドープ領域
は前記半導体本体に設けられたトレンチの深さよりも小
さい深さを持ち、前記絶縁層が前記トレンチの側面に沿
つて前記第1、第2及び第3のドープ領域に接触してお
り、前記第1のドープ領域が前記トレンチから遠ざかる
向きに予定の距離だけ伸びると共に、前記トレンチから
離れた点で前記トレンチに於ける深さよりも一層深い深
さまで伸びている半導体絶縁ゲート電界効果トランジス
タ。(1) a semiconductor body having a surface of a first conductivity type; a first doped region having a second conductivity type opposite to that of the second doped region; a second doped region of the first conductivity type, the deep edge of which is adjacent to the first doped region; and a second doped region disposed within the semiconductor body and smaller than the second doped region. depth, such that the deeper edge of the third doped region is connected to the second doped region.
a third doped region of the second conductivity type adjacent to the doped region; an insulating layer disposed in a trench in the surface of the semiconductor body; a conductive layer disposed adjacent to the insulating layer along a side surface of the trench, such that the conductive layer is disposed between the first, second and third doped regions; a region having a depth less than the depth of a trench in the semiconductor body, the insulating layer contacting the first, second and third doped regions along sides of the trench; A semiconductor insulated gate field effect transistor in which a first doped region extends a predetermined distance away from the trench and to a depth greater than the depth in the trench at a point away from the trench.
を製造する方法に於て、前記基板の面に沿つて第1の導
電型を持つ第1の領域を第1の深さまでドープし、前記
基板は前記第1の導電型とは反対の第2の導電型を持っ
ており、前記第2の導電型を持つ第2の領域を前記基板
内に第2の深さまでドープし、該第2の深さは前記第1
の深さより浅く、前記第1の導電型を持つ第3の領域を
前記基板内に第3の深さまでドープし、該第3の深さは
前記第2の深さよりも浅く、前記基板の前記面に対して
略垂直な壁を持つトレンチを前記基板内にエッチングし
、該トレンチは前記第1、第2及び第3の領域を通つて
、前記第1の深さより下方にある深さまで伸びており、
前記トレンチの壁及び底に沿って誘電体層を配置し、こ
うしてトレンチの壁に沿つて前記第1、第2及び第3の
領域に隣接して配置される様にし、前記誘電体層を覆う
電極を配置して、誘電体層をその間に配置して、前記電
極が前記トレンチ内の前記第2の領域と向い合つて配置
される様にし、前記第1及び第3の領域に電気接点をつ
ける工程を含む方法。(2) In a method of manufacturing an insulated gate field effect transistor in a semiconductor substrate, a first region having a first conductivity type is doped along a surface of the substrate to a first depth, and the substrate is doped to a first depth. having a second conductivity type opposite to the first conductivity type, doping a second region having the second conductivity type into the substrate to a second depth; That's the first
doping a third region of the first conductivity type into the substrate to a third depth, the third depth being shallower than the second depth; etching into the substrate a trench having walls substantially perpendicular to the plane, the trench extending through the first, second and third regions to a depth below the first depth; Ori,
a dielectric layer is disposed along the walls and bottom of the trench such that it is disposed adjacent the first, second and third regions along the trench wall and covers the dielectric layer; disposing an electrode with a dielectric layer disposed therebetween such that the electrode is disposed opposite the second region within the trench and providing electrical contact to the first and third regions; A method including the step of attaching.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US92172786A | 1986-10-21 | 1986-10-21 | |
US921728 | 1986-10-21 | ||
US921727 | 1986-10-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63185067A true JPS63185067A (en) | 1988-07-30 |
Family
ID=25445888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26518887A Pending JPS63185067A (en) | 1986-10-21 | 1987-10-20 | Semiconductor insulated gate field effect transistor and manufacture of the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63185067A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7161317B2 (en) | 2004-09-07 | 2007-01-09 | Mitsubishi Denki Kabushiki Kaisha | Electromotive power steering controller |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106165A (en) * | 1980-12-24 | 1982-07-01 | Hitachi Ltd | Insulating gate type field-effect transistor |
JPS583287A (en) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Vertical cylindrical mos field effect transistor |
JPS58128281A (en) * | 1982-01-27 | 1983-07-30 | Hitachi Ltd | Diffusion bonding method of sintered hard alloy and steel |
JPS58204569A (en) * | 1982-05-22 | 1983-11-29 | Matsushita Electric Works Ltd | Vertical transistor device |
-
1987
- 1987-10-20 JP JP26518887A patent/JPS63185067A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57106165A (en) * | 1980-12-24 | 1982-07-01 | Hitachi Ltd | Insulating gate type field-effect transistor |
JPS583287A (en) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Vertical cylindrical mos field effect transistor |
JPS58128281A (en) * | 1982-01-27 | 1983-07-30 | Hitachi Ltd | Diffusion bonding method of sintered hard alloy and steel |
JPS58204569A (en) * | 1982-05-22 | 1983-11-29 | Matsushita Electric Works Ltd | Vertical transistor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7161317B2 (en) | 2004-09-07 | 2007-01-09 | Mitsubishi Denki Kabushiki Kaisha | Electromotive power steering controller |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6277675B1 (en) | Method of fabricating high voltage MOS device | |
KR930010121B1 (en) | Process for forming high and low voltage cmos transistors on a single integrated circuit chip | |
KR100292567B1 (en) | Side double diffused insulated gate field effect transistor and its manufacturing method | |
KR100234700B1 (en) | Manufacturing method of semiconductor device | |
US5160491A (en) | Method of making a vertical MOS transistor | |
KR100227621B1 (en) | Method for manufacturing transistor of semiconductor device | |
KR0133540B1 (en) | Bicmos process for forming shallow npn emitters and mosfet | |
US5124764A (en) | Symmetric vertical MOS transistor with improved high voltage operation | |
US20040041170A1 (en) | Low dose super deep source/drain implant | |
US5567965A (en) | High-voltage transistor with LDD regions | |
US6525380B2 (en) | CMOS with a fixed charge in the gate dielectric | |
US4512815A (en) | Simplified BIFET process | |
JP3470155B2 (en) | Improved bipolar transistor | |
US5939751A (en) | MOSFET having double junction structures in each of source and drain regions | |
JPH09172062A (en) | Semiconductor device and its manufacture | |
JPS63185067A (en) | Semiconductor insulated gate field effect transistor and manufacture of the same | |
KR0146525B1 (en) | Method for manufacturing thin film transistor | |
GB2188478A (en) | Improvements in integrated circuits | |
KR0167606B1 (en) | Process of fabricating mos-transistor | |
KR0135838B1 (en) | Semiconductor device using soi substrate and back-gate biasing method | |
KR0152937B1 (en) | Method of fabricating semiconductor device | |
KR0161893B1 (en) | Semiconductor device and its fabricating method | |
KR0172256B1 (en) | Tft having a double gate electrode | |
KR100498592B1 (en) | Most transistors and manufacturing method thereof | |
KR970003916B1 (en) | Semiconductor device with source and drain depth extenders and a method of making the same |