KR0161893B1 - Semiconductor device and its fabricating method - Google Patents
Semiconductor device and its fabricating method Download PDFInfo
- Publication number
- KR0161893B1 KR0161893B1 KR1019950008522A KR19950008522A KR0161893B1 KR 0161893 B1 KR0161893 B1 KR 0161893B1 KR 1019950008522 A KR1019950008522 A KR 1019950008522A KR 19950008522 A KR19950008522 A KR 19950008522A KR 0161893 B1 KR0161893 B1 KR 0161893B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- type impurity
- forming
- conductive
- conductivity type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims 1
- 229910052717 sulfur Inorganic materials 0.000 claims 1
- 239000011593 sulfur Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 구조 및 제조방법에 관한 것으로, 특히 고집적화에 적당한 바이씨모스(BiCMOS)의 구조 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure and a manufacturing method of a semiconductor device, and more particularly, to a structure and a manufacturing method of BiCMOS suitable for high integration.
이와 같은 본 발명의 반도체 소자의 구조는 액티브 영역과 필드영역이 정의된 제1도전형 반도체 기판과, 상기 필드영역의 상기기판상에 형성된 필드산화막과, 상기 제1도전형 반도체 기판의 상기 액티브영역에 형성되며, NMOS 영역과 PNP 트랜지스터 영역으로 정의된 제2도전형 웰과, 상기 제2도전형 웰 내부의 NMOS 영역에 형성된 트렌치와, 상기 트렌치에 형성된 게이트 전극과, 상기 게이트전극 양측의 제2도전형 웰에 형성된 고농도 제1도전형 소오스/드레인영역과, 상기 NMOS 드레인영역 일측에 상기 드레인영역과 연결되도록 형성된 저농도 제1도전형 PNP 트랜지스터의 베이스영역과, 상기 베이스영역 내에 형성되는 고농도 제2도전형 에미터영역과, 상기 에미터영역과 격리되어 에미터영역 일측에 형성되는 콜렉터영역을 포함하여 구성되고, 본 발명의 반도체 소자의 제조방법은 제1도전형 반도체기판에 필드산화막을 성장하여 액티브 영역과 필드영역을 한정하고 액티브영역에 제2도전형 웰을 형성하는 공정과, 상기 웰 내부의 모스가 형성될 영역에 고농도 제1도전형 불순물 영역을, 트랜지스터가 형성될 영역에 상기 고농도 제1도전형 불순물 영역과 연결되도록 저농도 제1도전형 불순물 영역을 형성하는 공정과, 상기 고농도 제1도전형 불순물 영역의 일측과, 상기 저농도 제1도전형 불순물 영역 일부 및 웰 영역에 걸쳐 고농도 제2도전형 불순물영역을 형성하는 공정과, 상기 고농도 제1도전형 불순물영역 중앙부위에 제1트렌치, 상기 저농도 제1도전형 불순물영역과 웰의 계면에 제2트렌치를 상기 고농도 N형 불순물영역이 제거되는 깊이로 형성하는 공정과, 상기 저농도 제1도전형 불순물영역과 고농도 제2도전형 불순물영역의 계면에 제3 트렌치를 형성하는 공정과, 모스 형성영역에 게이트 절연막을 형성하고 트랜지스터 형성영역에는 상기 제2, 제3 트렌치가 채워지도록 절연막을 형성하는 공정과, 상기 제1 트렌치에 게이트 전극을 형성하는 공정을 포함하여 이루어진 것이다.The structure of the semiconductor device of the present invention includes a first conductive semiconductor substrate having an active region and a field region defined therein, a field oxide film formed on the substrate of the field region, and the active region of the first conductive semiconductor substrate. A second conductive well defined in an NMOS region and a PNP transistor region, a trench formed in an NMOS region inside the second conductive well, a gate electrode formed in the trench, and a second on both sides of the gate electrode; A high concentration first conductive source / drain region formed in the conductive well, a base region of the low concentration first conductive PNP transistor formed to be connected to the drain region on one side of the NMOS drain region, and a high concentration second layer formed in the base region It comprises a conductive emitter region and a collector region formed on one side of the emitter region isolating the emitter region, the half of the present invention A method of manufacturing a conductor device includes a process of growing a field oxide film on a first conductive semiconductor substrate to define an active region and a field region, and forming a second conductive well in the active region, and in a region where moss inside the well are to be formed. Forming a low concentration first conductivity type impurity region in the region where the transistor is to be formed to be connected to the high concentration first conductivity type impurity region in the region where the transistor is to be formed, and one side of the high concentration first conductivity type impurity region; Forming a high concentration second conductivity type impurity region over a portion of the low concentration first conductivity type impurity region and a well region; a first trench in the central portion of the high concentration first conductivity type impurity region; and a low concentration first conductivity type impurity Forming a second trench at an interface between the region and the well to a depth from which the high concentration N-type impurity region is removed; and the low concentration first conductivity type impurity region and the high concentration. Forming a third trench at an interface of the second conductive impurity region, forming a gate insulating film in the MOS forming region, and forming an insulating film in the transistor forming region to fill the second and third trenches; And forming a gate electrode in one trench.
Description
제1도는 일반적인 BiCMOS의 회로 구성도.1 is a circuit diagram of a general BiCMOS.
제2도는 종래의 BiCMOS의 구조 단면도.2 is a structural cross-sectional view of a conventional BiCMOS.
제3도는 종래의 BiCMOS의 공정 단면도.3 is a process cross-sectional view of a conventional BiCMOS.
제4도는 본 발명 일 실시예의 BiCMOS 구조 단면도.4 is a BiCMOS structure cross-sectional view of an embodiment of the present invention.
제5도는 본 발명 일 실시예의 BiCMO 공정 단면도.5 is a BiCMO cross-sectional view of an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11 : 실리콘기판 12: 필드산화막11: silicon substrate 12: field oxide film
13 : P형 웰 14,16,18,21,22 : 감광막13: P type well 14, 16, 18, 21, 22: Photosensitive film
14 : 고농도 N형 불순물영역 17 : 저농도 N형 불순물영역14: high concentration N-type impurity region 17: low concentration N-type impurity region
19,20 : 고농도 P형 불순물영역 23 : 게이트 절연막19,20: high concentration P-type impurity region 23: gate insulating film
24 : 절연막 G : 게이트 전극24: insulating film G: gate electrode
S : 소오스 전극 D/B : 드레인/베이스 전극S: source electrode D / B: drain / base electrode
E : 에미터 전극 C : 콜렉터 전극E: emitter electrode C: collector electrode
본 발명은 반도체 소자의 구조 및 제조방법에 관한 것으로, 특히 고집적화에 적당한 바이씨모스(BiCMOS)의 구조 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure and a manufacturing method of a semiconductor device, and more particularly, to a structure and a manufacturing method of BiCMOS suitable for high integration.
일반적으로 BiCMOS는 고속 스위칭 소자로 널리 사용되고 있는 것으로 특히 출력 버퍼(OUTPUT BUFFER)에서 가장 많이 사용되고 있다.In general, BiCMOS is widely used as a high-speed switching device, especially in the output buffer (OUTPUT BUFFER).
이와같은 BiCMOS의 회로적 구성은 제1도에 나타낸 바와 같이 N형 모스(MOS)와 PNP 트랜지스터로 구성되어 있다.The circuit configuration of such BiCMOS is composed of an N-type MOS and a PNP transistor as shown in FIG.
즉, NMOS(Q1)의 게이트(G)를 통하여 신호가 입력되도록 하고 NMOS(Q1)의 드레인(D)를 PNP 트랜지스터(Q2)의 베이스(B)에 연결하고, PNP 트랜지스터(Q2)의 에미터(E)에는 정전압을 공급하고 NMOS(Q1)의 소오스(S)와 PNP 트랜지스터(Q2)의 콜렉터(C)를 연결하여 공통으로 접지 시킨다.That is, a signal is input through the gate G of the NMOS Q1, the drain D of the NMOS Q1 is connected to the base B of the PNP transistor Q2, and the emitter of the PNP transistor Q2 is connected. A constant voltage is supplied to (E), and the source S of the NMOS Q1 and the collector C of the PNP transistor Q2 are connected to ground in common.
따라서 PNP 트랜지스터(Q2)의 에미터(E)를 통하여 신호가 출력된다.Therefore, a signal is output through the emitter E of the PNP transistor Q2.
이와같이 구성되는 종래의 BiCMOS 구조 및 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.A conventional BiCMOS structure and a manufacturing method configured as described above will be described with reference to the accompanying drawings.
제2도는 종래의 BiCMOS의 구조 단면도이고, 제3도는 종래의 BiCMOS의 공정 단면도이다.2 is a cross-sectional view of a conventional BiCMOS, and FIG. 3 is a cross-sectional view of a conventional BiCMOS.
종래의 BiCMOS의 구조는 제2도와 같이 N형 실리콘 기판(1)에 서로 격리 되도록 2개의 P형 웰(3,4)이 형성되고, 상기 P형 웰(3,4)사이와 그이외의 기판상에는 필드산화막(2)이 형성되며, 일 P형 웰(3)상에는 NMOS의 게이트 전극(6)이 형성되고 게이트 전극(6) 양측의 P형 웰(3)에는 불순물 영역이 형성되어 NMOS의 소오스/드레인영역이 형성된다.In the conventional BiCMOS structure, as shown in FIG. 2, two P-type wells 3 and 4 are formed on the N-type silicon substrate 1 so as to be separated from each other, and between the P-type wells 3 and 4 and other substrates. The field oxide film 2 is formed on the N-type well 3, and the gate electrode 6 of the NMOS is formed, and the impurity region is formed in the P-type well 3 on both sides of the gate electrode 6 to form the source of the NMOS. Drain regions are formed.
그리고 다른 P형 웰(4)에는 베이스(B)영역인 N형 불순물영역이 형성되고, 상기 N형 불순물영역내에 에미터(E) 불순물영역인 P형 불순물영역이 형성되어 P형 웰을 콜렉터영역으로 하는 PNP 트렌지스터가 형성된다.In the other P-type well 4, an N-type impurity region serving as a base (B) region is formed, and a P-type impurity region serving as an emitter (E) impurity region is formed in the N-type impurity region to form a P-type well as a collector region. A PNP transistor is formed.
이와같이 구성된 종래의 BiCMOS의 제조방법을 설명하면 다음과 같다.The manufacturing method of the conventional BiCMOS configured as described above is as follows.
제3도(a)와 같이 N형 실리콘기판(1)에 필드산화막(2)을 형성하여 엔모스와 PNP 트랜지스터 형성영역을 정의하고, 상기 엔모스와 PNP 트랜지스터 형성영역에 P형 불순물 이온주입 및 확산공정으로 P형 웰(3)과 P-콜렉터(4)를 형성한다.As shown in FIG. 3A, a field oxide film 2 is formed on the N-type silicon substrate 1 to define an NMOS and PNP transistor formation region, and P-type impurity ion implantation is performed in the NMOS and PNP transistor formation region. The P type well 3 and the P-collector 4 are formed by the diffusion process.
제3도(b)와 같이 엔모스영역에 게이트산화막(5)을 성장하고 폴리실리콘을 증착하여 포토에치 공정으로 게이트(6)을 형성하고 게이트(6) 양측 P형 웰(3)내에 고농도 N형(N+) 이온 주입으로 소오스/드레인 영역을 형성함과 동시에 PNP 트랜지스터의 P-콜렉터(4)내의 소정영역에 고농도 N형(N+) 이온 주입으로 베이스(B)영역을 형성한다.As shown in FIG. 3 (b), the gate oxide film 5 is grown in the NMOS region and polysilicon is deposited to form the gate 6 by a photoetch process, and a high concentration is formed in the P-type wells 3 on both sides of the gate 6. to form a high concentration N type (N +) by ion implantation base (B) area in a predetermined area in the collector (4) - N-type (N +) by ion implantation the source / drain region in the formation, and at the same time of the PNP transistor P.
그리고 제3도(c)와 같이 NMOS의 소오스영역 일측과 PNP 트랜지스터의 베이스영역 및 P-콜렉터(4)영역에 고농도 P형(P+) 이온주입으로 에미터 (E)영역 및 콜렉터(C)영역을 형성한다.As shown in FIG. 3 (c), the emitter (E) region and the collector (C) are implanted with high concentration P-type (P + ) ion implantation into one side of the NMOS source region, the base region of the PNP transistor, and the P-collector (4) region. Form an area.
이와같이 제조된 종래의 BiCMOS는 NMOS의 드레인과 PNP 트랜지스터의 베이스를 연결시키고 NMOS의 게이트 전극을 입력단으로 하며 PNP 트랜지스터의 에미터를 출력단으로 하면 제1도와 같은 회로가 구성된다.In the conventional BiCMOS fabricated as described above, the circuit of FIG. 1 is constructed by connecting the drain of the NMOS and the base of the PNP transistor, the gate electrode of the NMOS as an input terminal, and the emitter of the PNP transistor as an output terminal.
따라서 게이트 전극에 인가되는 신호에 따라 스위칭 동작을 수행하게 된다.Therefore, the switching operation is performed according to the signal applied to the gate electrode.
그러나 이와같은 종래의 바이씨모스에 있어서는 다음과 같은 문제점이 있다.However, such a bismos in the related art has the following problems.
즉, NMOS의 소오스, 드레인, 게이트와 트랜지스터의 에미터, 콜렉터, 베이스의 각단자마다 콘택 전극이 형성되어 외부에서 서로 연결시키므로 칩(Chip)의 레이아웃(Layout)면적이 커지므로 집적도가 저하된다.In other words, contact electrodes are formed at the terminals, drains, gates, and emitters, collectors, and bases of the transistors and are connected to each other from the outside, thereby increasing the layout area of the chip.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로칩 크기를 줄여 집적화된 바이씨모스를 제공하는데 그 목적이 있다.An object of the present invention is to provide an integrated bismos by reducing the chip size to solve the above problems.
이와같은 목적을 달성하기 위한 본발명의 반도체 소자의 구조는 액티브 영역과 필드영역이 정의된 제1도전형 반도체 기판과, 상기 필드영역의 상기 기판상에 형성된 필드산화막과, 상기 제1도전형 반도체 기판의 상기 액티브영역에 형성되며, NMOS 영역과 PNP 트랜지스터 영역으로 정의된 제2도전형 웰과, 상기 제2도전형 웰 내부의 NMOS 영역에 형성된 트렌치와, 상기 트렌치에 형성된 게이트 전극과, 상기 게이트전극 양측의 제2도전형 웰에 형성된 고농도 제1도전형 소오스/드레인영역과, 상기 NMOS 드레인영역 일측에 상기 드레인영역과 연결되도록 형성된 저농도 제1도전형 PNP 트랜지스터의 베이스영역과, 상기 베이스영역 내에 형성되는 고농도 제2도전형 에미터영역과, 상기 에미터영역과 격리되어 에미터영역 일측에 형성되는 콜렉터영역을 포함하여 구성되고, 본 발명의 반도체 소자의 제조방법은 제1도전형 반도체기판에 필드산화막을 성장하여 액티브 영역과 필드영역을 한정하고 액티브영역에 제2도전형 웰을 형성하는 공정과, 상기 웰 내부의 모스가 형성될 영역에 고농도 제1도전형 불순물 영역을, 트랜지스터가 형성될 영역에 상기 고농도 제1도전형 불순물 영역과 연결되도록 저농도 제1도전형 불순물 영역을 형성하는 공정과, 상기 고농도 제1도전형 불순물 영역의 일측과, 상기 저농도 제1도전형 불순물 영역 일부 및 웰 영역에 걸쳐 고농도 제2도전형 불순물영역을 형성하는 공정과, 상기 고농도 제1도전형 불순물영역 중앙부위에 제1 트렌치, 상기 저농도 제1도전형 불순물영역과 웰의 계면에 제2트렌치를 상기 고농도 N형 불순물영역이 제거되는 깊이로 형성하는 공정과, 상기 저농도 제1도전형 불순물영역과 고농도 제2도전형 불순물영역의 계면에 제3 트렌치를 형성하는 공정과, 모스 형성영역에 게이트 절연막을 형성하고 트렌지스터 형성영역에는 상기 제2, 제3 트렌치가 채워지도록 절연막을 형성하는 공정과, 상기 제1 트렌치에 게이트 전극을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.The structure of the semiconductor device of the present invention for achieving the above object includes a first conductive semiconductor substrate in which an active region and a field region are defined, a field oxide film formed on the substrate of the field region, and the first conductive semiconductor. A second conductive well formed in the active region of the substrate and defined as an NMOS region and a PNP transistor region, a trench formed in an NMOS region inside the second conductive well, a gate electrode formed in the trench, and the gate A high concentration first conductive source / drain region formed in the second conductive wells on both sides of the electrode, a base region of the low concentration first conductive PNP transistor formed on one side of the NMOS drain region, and connected to the drain region; And a high concentration second conductive emitter region to be formed, and a collector region formed on one side of the emitter region to be isolated from the emitter region. The method of manufacturing a semiconductor device of the present invention comprises the steps of growing a field oxide film on a first conductive semiconductor substrate to define an active region and a field region, and to form a second conductive well in the active region; Forming a high concentration first conductivity type impurity region in a region where Moss is to be formed, a low concentration first conductivity type impurity region in a region where a transistor is to be formed to be connected to the high concentration first conductivity type impurity region, and the high concentration first conductivity type Forming a high concentration second conductivity type impurity region over one side of the type impurity region, a portion of the low concentration first conductivity type impurity region and the well region, and a first trench in the central portion of the high concentration first conductivity type impurity region; Forming a second trench at an interface between the low concentration first conductivity type impurity region and the well to a depth from which the high concentration N type impurity region is removed, and the low concentration first conductivity type Forming a third trench at an interface between the impurity region and the highly concentrated second conductive impurity region, forming a gate insulating film in the MOS forming region, and forming an insulating film so that the second and third trenches are filled in the transistor forming region. And forming a gate electrode in the first trench.
이와같은 본 발명의 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.When described in more detail with reference to the accompanying drawings an embodiment of the present invention as follows.
제4도는 본 발명 일 실시예의 BiCMOS 구조 단면도이고, 제5도는 본 발명 일 실시예의 BiCMOS 공정 단면도이다.4 is a cross-sectional view of a BiCMOS structure according to an embodiment of the present invention, and FIG. 5 is a cross-sectional view of a BiCMOS process according to an embodiment of the present invention.
본 발명의 BiCMOS의 구조는 제4도와 같이 액티브 영역과 필드영역이 정의된 제1도전형 반도체기판인 N형 실리콘기판(11)과, 상기 필드영역의 상기 반도체기판(11)에 형성된 필드산화막(12)과, 상기 N형 실리콘 기판(11)의 상기 액티브 영역에 형성되며, NMOS 영역과 PNP 트랜지스터 영역으로 정의된 제2도전형 웰인 P형 웰(13)과, 상기 P형 웰(13) 내부의 NMOS 형성영역에 형성된 트렌치와, 상기 트렌치 내벽에 형성된 게이트 전극(G)과, 상기 게이트 전극(G) 양측의 P형 웰(13)에 형성된 제1도전형의 고농도 N형 불순물영역(15)인 소오스/드레인 영역과, 상기 NMOS 드레인 영역의 일측에 상기 드레인 영역과 연결되도록 상기 P형 웰(13) 내부에 형성된 제1도전형의 저농도 N형 불순물영역(17)인 베이스 영역과 상기 베이스 영역내의 소정 부위에 형성된 제2도전형의 고농도 P형 불순물영역(20)인 에미터 영역과, 상기 에미터 영역과 격리되어 에미터 영역 일측의 P형 웰(13)상에 형성된 제2도전형의 고농도 P형 불순물 영역(20)인 콜렉터 영역을 포함하여 구성된다.In the BiCMOS structure of the present invention, an N-type silicon substrate 11, which is a first conductive semiconductor substrate having an active region and a field region defined as shown in FIG. 4, and a field oxide film formed on the semiconductor substrate 11 of the field region ( 12) a P-type well 13 formed in the active region of the N-type silicon substrate 11 and defined as a second conductive well defined by an NMOS region and a PNP transistor region, and inside the P-type well 13; A high-concentration N-type impurity region 15 of the first conductivity type formed in the trench formed in the NMOS formation region of the gate, the gate electrode G formed in the trench inner wall, and the P-type well 13 on both sides of the gate electrode G. A base region and a base region, which are a low concentration N-type impurity region 17 of a first conductivity type formed in the P-type well 13 so as to be connected to the drain region on one side of the NMOS drain region and an in-source / drain region. High concentration P-type impurity of the second conductivity type formed in predetermined part in the inside An emitter region, which is a water region 20, and a collector region, which is a high concentration P-type impurity region 20 of the second conductivity type, formed on the P-type well 13 on one side of the emitter region, which is isolated from the emitter region. It is configured by.
여기서, 상기 베이스와 에미터영역 및 에미터와 콜렉터 영역 사이에는 트렌치가 형성되어 있고, 상기 트렌치내에는 격리막으로 산화막이 형성되어 있다. 그리고, 상기 베이스와 에미터 영역 및 에미터와 콜렉터 영역사이에 형성된 트렌치의 폭보다 게이트 전극이 형성된 트렌치의 폭이 2배이상 넓게 형성된다.Here, a trench is formed between the base and the emitter region, and between the emitter and the collector region, and an oxide film is formed as an isolation film in the trench. In addition, the width of the trench in which the gate electrode is formed is twice or more wider than the width of the trench formed between the base and emitter regions and the emitter and collector regions.
이와같은 구조를 갖는 본 발명의 BiCMOS 제조방법은 다음과 같다.BiCMOS manufacturing method of the present invention having such a structure is as follows.
제5도(a)와 같이 N형 실리콘기판(11)에 필드산화막(12)을 형성하여 액티브영역과 필드영역을 구분하고 액티브영역에 P형 불순물 이온 주입하고 드라이브인(drive in)하여 P형 웰(13)을 형성한다.As shown in FIG. 5 (a), the field oxide film 12 is formed on the N-type silicon substrate 11 to distinguish the active region from the field region, and P-type impurity ions are implanted into the active region and drive in to drive the P-type. The well 13 is formed.
제5도(b)와 같이 전면에 감광막(14)을 증착하고 노광 및 현상하여 NMOS 트랜지스터의 소오스, 드레인 형성영역(A)을 정의한 후, P형 웨(13)내의 표면에 NMOS 트랜지스터의 소오스, 드레인 형성영역(A)에 고농도 N형(N+ )이온을 주입하여 고농도 N형 불순물영역(15)을 형성한다.As shown in FIG. 5 (b), the photosensitive film 14 is deposited on the entire surface, exposed and developed to define the source and drain formation region A of the NMOS transistor, and then the source of the NMOS transistor, High concentration N-type impurity regions 15 are formed by implanting high concentration N-type (N + ) ions into the drain formation region A.
이때, 상기 NMOS 트랜지스터의 소오스, 드레인 형성영역(A)은 상기 P형 웰(13)의 일측에 형성하며, 필드산화막(12)과는 소정거리 이격되도록 형성 한다.In this case, the source and drain formation regions A of the NMOS transistor are formed on one side of the P-type well 13 and are spaced apart from the field oxide film 12 by a predetermined distance.
제5도(c)와 같이 상기 감광막(14)을 제거하고 다시 전면에 감광막(16)을 증착하고 노광 및 현상하여 PNP 트랜지스터의 베이스 및 에미터 형성영역(B)을 정의한 후, 베이스 형성영역(B)에 저농도 N형(N-) 이온을 주입하여 저농도 N형 불순물영역(17)을 형성한다.After removing the photoresist film 14 and depositing and exposing the photoresist film 16 on the entire surface as illustrated in FIG. 5C, the base and emitter formation regions B of the PNP transistor are defined, and then the base formation region ( A low concentration N-type impurity region 17 is formed by implanting low concentration N-type (N − ) ions into B).
이때, NMOS의 소오스, 드레인 형성영역(A)과 PNP 트랜지스터의 베이스 및 에미터 형성영역(B)은 서로 소정거리 겹치도록 한다.At this time, the source, drain formation region A of the NMOS and the base and emitter formation region B of the PNP transistor overlap each other with a predetermined distance.
제5도(d)와 같이, 상기 감광막(16)을 제거한다. 이어서, 전면에 감광막(18)을 증착하고 노광 및 현상공정으로 상기 NMOS의 소오스, 드레인 형성영역(A)의 상측과 상기 NMOS의 소오스, 드레인 형성영역(A)에 인접한 PNP 트랜지스터의 베이스 및 에미터 형성영역(B)에 부분적으로 남도록 상기 감광막(18)을 패터닝하고, 동시에 상기 PNP 트랜지스터의 베이스 및 에미터 형성영역(B)의 감광막(18)이 남지 않는 부분에 인접한 P형 웰(13)부분이 선택적으로 노출되도록 감광막(18)을 패터닝한다.As shown in FIG. 5 (d), the photosensitive film 16 is removed. Subsequently, the photoresist film 18 is deposited on the entire surface, and the base and emitter of the PNP transistor adjacent to the source and drain forming region A of the NMOS and the source and drain forming region A of the NMOS are formed by an exposure and development process. A portion of the P-type well 13 that is patterned to partially remain in the formation region B, and adjacent to the portion where the base and emitter formation region B of the PNP transistor do not remain. The photosensitive film 18 is patterned to selectively expose this.
즉, 상기 고농도 N형 불순물 영역(15)상측 및 고농도 N형 불순물 영역(15)에 연속해서 인접한 부분의 저농도 N형 불순물 영역(17)의 소정거리에는 감광막(18)이 남도록 패터닝한다. 또한, 상기 고농도 N형 불순물 영역(15)과 일측 필드산화막(12)(고농도 N형 불순물 영역(15)에 인접한)사이의 P형 웰(13)부분은 감광막(18)이 제거되도록 패터닝한다. 그리고, 상기 고농도 N형 불순물 영역(15)과 겹치지 않는 부분의 저농도 N형 불순물영역(17) 에지부의 양측으로는 상기 에지부의 양측으로 소정거리의 저농도 N형 불순물 영역(17)영역과 P형 웰(13)부분이 노출되도록 상기 감광막(18)을 패터닝하는 것이다. 이때, 상기 고농도 N형 불순물 영역(15)에 인접하지 않은 필드산화막(12)에 인접한 소정거리의 P형 웰(13)부분에는 감광막(18)이 남도록 패터닝한다.That is, the photoresist film 18 is patterned so as to remain at a predetermined distance between the high concentration N-type impurity region 15 and the low concentration N-type impurity region 17 in a portion adjacent to the high concentration N-type impurity region 15 in succession. In addition, a portion of the P-type well 13 between the high concentration N-type impurity region 15 and one field oxide film 12 (adjacent to the high concentration N-type impurity region 15) is patterned so that the photoresist film 18 is removed. Then, both sides of the edge portion of the low concentration N-type impurity region 17 of the portion which does not overlap with the high concentration N-type impurity region 15 are located on both sides of the edge portion of the low concentration N-type impurity region 17 and the P-type well. The photosensitive film 18 is patterned so that the part (13) is exposed. In this case, the photoresist film 18 is patterned so that the photoresist film 18 remains on a portion of the P-type well 13 at a predetermined distance adjacent to the field oxide film 12 that is not adjacent to the high concentration N-type impurity region 15.
그후, 노출된 부위에 고농도 P형 이온주입하여 고농도 P형 불순물영역(19,20)을 형성한다.Thereafter, high concentration P-type impurity regions 19 and 20 are formed by implanting high concentration P-type ions into the exposed portion.
제5도(e)와 같이, 상기 감광막(18)을 제거하고, 다시 전면에 감광막(21)을 증착하고 상기 NMOS의 소오스, 드레인 형성영역(A)의 중앙부위와 상기 고농도 P형 불순물 영역(19,20)중 저농도 N형 불순물 영역(17)의 에지부 주변의 고농도 P형 불순물 영역(20)이 노출되도록 상기 감광막(21)을 패터닝한다. 이때, 상기 PNP 트랜지스터의 베이스 및 에미터 형성영역(B) 일측 경계면에서의 패턴 폭(W)보다 최소한 2배정도 넓게 상기 NMOS의 소오스, 드레인 형성영역(A)의 중앙부위에서의 패턴 폭(2W)을 형성한다.As shown in FIG. 5E, the photoresist film 18 is removed, and the photoresist film 21 is again deposited on the entire surface, and the center portion of the source and drain formation region A of the NMOS and the high concentration P-type impurity region ( The photosensitive film 21 is patterned such that the high concentration P-type impurity region 20 around the edge portion of the low concentration N-type impurity region 17 is exposed. At this time, the pattern width (2W) at the center portion of the source and drain formation region (A) of the NMOS is at least twice as wide as the pattern width (W) at one interface between the base and emitter formation region (B) of the PNP transistor. Form.
그리고 상기 감광막(21)을 마스크로 이용하여 상기 NMOS의 소오스, 드레인 형성영역(A)의 고농도 N형 불순물영역(15)이 제거되도록 기판을 식각하여 트렌치(Trench)한 후, 감광막(21)을 제거한다. 이때, 상기 PNP 트랜지스터의 베이스 및 에미터 형성영역(B) 일측 경계면에서의 고농도 P형 불순물 영역(20) 및 저농도 N형 불순물 영역(17)과 P형 웰(13) 역시 제거되어 트렌치가 형성된다.After the substrate is etched and trenched to remove the high concentration N-type impurity region 15 of the source and drain formation region A of the NMOS, the photoresist layer 21 is used as the mask. Remove At this time, the high concentration P-type impurity region 20, the low concentration N-type impurity region 17, and the P-type well 13 at the interface between the base and emitter formation region B of the PNP transistor are also removed to form a trench. .
이때, NMOS의 소오스, 드레인 형성영역(A)에서는 NMOS의 소오스영역과 드레인영역이 분리되고, PNP 트랜지스터의 베이스 및 에미터 형성영역(B)에서는 PNP 트랜지스터의 에미터와 콜렉터 영역이 구분된다.At this time, the source and drain regions of the NMOS are separated from the source and drain formation regions A of the NMOS, and the emitter and collector regions of the PNP transistors are separated from the base and emitter formation regions B of the PNP transistor.
제5도(f)와 같이 전면에 감광막(22)을 증착하고 상기 PNP 트랜지스터의 베이스 및 에미터 형성영역(B)중 베이스와 에미터 영역 사이가 노출되도록 패터닝하고 노출된 영역을 소정 깊이로 식각하여 트렌치를 형성한다.As shown in FIG. 5 (f), the photoresist layer 22 is deposited on the entire surface of the PNP transistor and patterned to expose the base and emitter regions of the base and emitter forming regions B of the PNP transistor, and the exposed regions are etched to a predetermined depth. To form a trench.
이때의 패턴 폭은 상기 PNP 트랜지스터의 베이스 및 에미터 형성영역(B) 일측 경계면에서의 패턴 폭(W)과 동일하게 하고 트렌치 깊이는 보다 얕게 형성한다.At this time, the pattern width is the same as the pattern width W at one interface between the base and the emitter formation region B of the PNP transistor, and the trench depth is made shallower.
제5도(g)와 같이 상기 감광막(22)을 제거하고, NMOS 형성영역에는 게이트 절연막(23)을 형성하고 PNP 트랜지스터 형성영역에는 상기 트렌치가 채워지도록 두꺼운 절연막(24)을 형성한다. 이때, 우선 NMOS 형성영역을 감광막(도시하지 않음)으로 마스킹한다음 PNP 트랜지스터 형성영역에 트렌치가 채워지도록 두꺼운 절연막(24)을 형성하고, 상기 NMOS 형성영역을 마스킹한 감광막을 제거한다음 전면을 열산화하는 등의 방법을 이용하여 게이트 절연막(23)을 형성할 수 있다.As shown in FIG. 5G, the photoresist layer 22 is removed, a gate insulating layer 23 is formed in the NMOS forming region, and a thick insulating layer 24 is formed in the PNP transistor forming region to fill the trench. At this time, first, the NMOS formation region is masked with a photoresist film (not shown), and then a thick insulating film 24 is formed to fill trenches in the PNP transistor formation region, the photoresist masking the NMOS formation region is removed, and then the entire surface is thermally oxidized. The gate insulating film 23 can be formed using a method such as the above.
제5도(h)와 같이 소오스영역, 드레인/베이스영역, 에미터 및 콜렉터영역에 각 전극을 형성하기 위한 콘택홀을 선택적으로 형성하기 위해 상기 게이트 절연막(23)과 절연막(24)을 선택적으로 제거한다.As shown in FIG. 5 (h), the gate insulating film 23 and the insulating film 24 are selectively formed to selectively form contact holes for forming electrodes in the source region, the drain / base region, the emitter, and the collector region. Remove
제5도(i)와 같이 전면에 전극 형성용 폴리실리콘을 형성하고 패터닝하여 소오스 전극(S), 게이트 전극(G), 드레인/베이스 전극(D/B), 에미터 전극 (E), 콜렉터 전극(C)을 형성한다.As shown in FIG. 5 (i), a polysilicon for forming an electrode is formed and patterned on the entire surface to form a source electrode (S), a gate electrode (G), a drain / base electrode (D / B), an emitter electrode (E), and a collector. The electrode C is formed.
이와같이 형성된 본 발명의 BiCMOS의 동작은 종래와 같으므로 생략한다.Since the operation of the BiCMOS of the present invention formed as described above is the same as the conventional one, it is omitted.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the semiconductor device of the present invention has the following effects.
즉, 트렌치 구조로 게이트 전극을 형성하고 NMOS의 드레인과 PNP 트랜지스터의 베이스를 반도체 기판내에서 연결된 구조를 갖기 때문에 집적화가 되어 칩 사이즈가 감소되고 더불어 스위칭 동작을 고속으로 할 수 있다.That is, since the gate electrode is formed in the trench structure, and the drain of the NMOS and the base of the PNP transistor are connected in the semiconductor substrate, the integrated structure reduces chip size and speeds up the switching operation.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008522A KR0161893B1 (en) | 1995-04-12 | 1995-04-12 | Semiconductor device and its fabricating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008522A KR0161893B1 (en) | 1995-04-12 | 1995-04-12 | Semiconductor device and its fabricating method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039346A KR960039346A (en) | 1996-11-25 |
| KR0161893B1 true KR0161893B1 (en) | 1998-12-01 |
Family
ID=19412009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950008522A KR0161893B1 (en) | 1995-04-12 | 1995-04-12 | Semiconductor device and its fabricating method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0161893B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752591B1 (en) * | 2007-07-06 | 2007-08-29 | (주)위즈덤 세미컨덕터 | Switching mode power supply device and method for fabricating the same |
-
1995
- 1995-04-12 KR KR1019950008522A patent/KR0161893B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039346A (en) | 1996-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022765A (en) | Semiconductor device having a SOI structure and a manufacturing method thereof | |
| KR0131723B1 (en) | Manufacturing method for semiconductor device | |
| US5538908A (en) | Method for manufacturing a BiCMOS semiconductor device | |
| JPH10214907A (en) | Semiconductor device and its manufacture | |
| US4816880A (en) | Junction field effect transistor | |
| US5045493A (en) | Semiconductor device and method of manufacturing the same | |
| KR100211635B1 (en) | Semiconductor device and fabrication thereof | |
| KR100290884B1 (en) | Method for manufacturing semiconductor device the same | |
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| KR100232197B1 (en) | Method of manufacturing semiconductor device | |
| KR100331844B1 (en) | Complementary metal oxide semiconductor device | |
| KR20000003951A (en) | Isolation method of soi devices | |
| KR0161893B1 (en) | Semiconductor device and its fabricating method | |
| KR100486112B1 (en) | Method for fabricating a BiCMOS transistor | |
| KR20050069111A (en) | Method for fabricating self-alinged bipolar transistor | |
| KR950001955B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3153358B2 (en) | Method for manufacturing semiconductor device | |
| JP2759624B2 (en) | Semiconductor device structure and method of manufacturing the same | |
| KR940009359B1 (en) | Bicmos and manufacturing metod thereof | |
| KR100382538B1 (en) | Method for manufacturing cmos device | |
| KR100259586B1 (en) | Method for manufacturing semiconductor device | |
| KR20020037501A (en) | semiconductor device and method for manufacturing the same | |
| KR100253353B1 (en) | Method of fabricating mos transistor | |
| KR940009365B1 (en) | Cmos manufacturing method using trench | |
| KR100266688B1 (en) | Method for fabricating high voltage vertical diffused mos transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050718 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |