JPS63184359A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
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- JPS63184359A JPS63184359A JP62015164A JP1516487A JPS63184359A JP S63184359 A JPS63184359 A JP S63184359A JP 62015164 A JP62015164 A JP 62015164A JP 1516487 A JP1516487 A JP 1516487A JP S63184359 A JPS63184359 A JP S63184359A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、MIS型トランジスタの破壊を防止する入
力保護回路に関し、特にMO8ICあるいはBi −0
MO8IC等の半導体装置の入力保護回路に関する。
力保護回路に関し、特にMO8ICあるいはBi −0
MO8IC等の半導体装置の入力保護回路に関する。
(従来の技術)
最近の半導体装置は、特にMIS型トランジスタを用い
た半導体装置においては、静電破壊から素子を保護する
ために、入力パッドと入力回路間に入力保護回路を挿入
し、この保護回路で入力パッドに印加された過電圧を吸
収している。
た半導体装置においては、静電破壊から素子を保護する
ために、入力パッドと入力回路間に入力保護回路を挿入
し、この保護回路で入力パッドに印加された過電圧を吸
収している。
第7図は入力保護回路の一例を示す構成図である。同図
に示す入力保護回路は、入力パッド1と例えば0MO8
からなる入力回路3との間に挿入された保護抵抗5と、
この保護抵抗5の入力回路3側の一端にカソード端子が
接続され、グランドにアノード端子が接続されたダイオ
ードから構成されている。
に示す入力保護回路は、入力パッド1と例えば0MO8
からなる入力回路3との間に挿入された保護抵抗5と、
この保護抵抗5の入力回路3側の一端にカソード端子が
接続され、グランドにアノード端子が接続されたダイオ
ードから構成されている。
第8図は第7図に示したダイオード7の構造を示す断面
図である。同図において、ダイオード7は、P型の基板
9をアノード領域、入力回路3で用いられるN+型の拡
散層11(例えばMO8型FETのソース、ドレイン領
域を形成する拡散層)をカソード領域として形成されて
いる。N+型の拡散層11は、SiO2の素子分離酸化
膜13によって周辺領域と分離されている。
図である。同図において、ダイオード7は、P型の基板
9をアノード領域、入力回路3で用いられるN+型の拡
散層11(例えばMO8型FETのソース、ドレイン領
域を形成する拡散層)をカソード領域として形成されて
いる。N+型の拡散層11は、SiO2の素子分離酸化
膜13によって周辺領域と分離されている。
このような構造においては、入力パッド1に過電圧特に
正の過電圧が印加されると、ダイオード7は、その降伏
特性にしたがってブレークダウンを起こし、過電圧によ
る電荷を放電させる。これにより、入力回路3を構成す
る例えばMOSFETのゲート端子に加わる電圧を、ゲ
ート耐圧以下の電位に抑えて、入力パッド1に印加され
た過電圧から入力回路3を保護している。
正の過電圧が印加されると、ダイオード7は、その降伏
特性にしたがってブレークダウンを起こし、過電圧によ
る電荷を放電させる。これにより、入力回路3を構成す
る例えばMOSFETのゲート端子に加わる電圧を、ゲ
ート耐圧以下の電位に抑えて、入力パッド1に印加され
た過電圧から入力回路3を保護している。
(発明が解決しようとする問題点)
以上説明したように、第7図及び第8図に示した入力保
護回路にあっては、ダイオード7のブレークダウンを利
用して過電圧を吸収している。
護回路にあっては、ダイオード7のブレークダウンを利
用して過電圧を吸収している。
このブレークダウンは、第8図に示すように、N+型の
拡散層11のプロファイルが所定の曲率を有し、電界が
集中し易い素子分離酸化膜13の近傍で生じ、この領域
でほとんどの放電が行なわれる。この時、アバランシュ
ブレークダウンによって発生したホットキャリアは、そ
のN+型の拡散層11の近傍の素子分離酸化膜13及び
その界面に捕獲(トラップ)されて、電荷として残る。
拡散層11のプロファイルが所定の曲率を有し、電界が
集中し易い素子分離酸化膜13の近傍で生じ、この領域
でほとんどの放電が行なわれる。この時、アバランシュ
ブレークダウンによって発生したホットキャリアは、そ
のN+型の拡散層11の近傍の素子分離酸化膜13及び
その界面に捕獲(トラップ)されて、電荷として残る。
さらには、ホットキャリアは、拡散層11の近傍の素子
分離酸化l@13の界面に衝突して、所定のエネルギー
を持ったサーフェスステイト(5ufacestate
)が、拡散層11の近傍の素子分離酸化膜13の界面
に発生する。
分離酸化l@13の界面に衝突して、所定のエネルギー
を持ったサーフェスステイト(5ufacestate
)が、拡散層11の近傍の素子分離酸化膜13の界面
に発生する。
捕獲された電荷、特に負の電荷は拡散層11に沿って生
じる空乏層を拡散層11の近傍の素子分離酸化膜13に
広げる。また、サーフエースステイトは電荷の発生中心
及び再結合中心として作用することになる。
じる空乏層を拡散層11の近傍の素子分離酸化膜13に
広げる。また、サーフエースステイトは電荷の発生中心
及び再結合中心として作用することになる。
これは、ダイオード7の降伏特性を変化させて、逆方向
電流を増大させる。すなわち、アバランシュブレークダ
ウンを起こす逆方向電圧よりも低い電圧で入力リークが
発生して、ダイオード7の特性が劣化するという問題が
あった。
電流を増大させる。すなわち、アバランシュブレークダ
ウンを起こす逆方向電圧よりも低い電圧で入力リークが
発生して、ダイオード7の特性が劣化するという問題が
あった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、入力保護回路を構成するダ
イオードの特性劣化を防止して、信頼性を向上した半導
体装置の入力保護回路を提供することにある。
、その目的とするところは、入力保護回路を構成するダ
イオードの特性劣化を防止して、信頼性を向上した半導
体装置の入力保護回路を提供することにある。
[発明の構成]
(問題点を解決するための手段)
上記目的を達成するために、この発明は、第1導電型の
半導体基板とこの半導体基板に緩やかな拡散プロファイ
ルで形成された第2導電型の拡散層及びこの拡散層の下
部に接するように前記半導体基板に埋込まれ外縁部のプ
ロファイルが前記拡散層のプロファイルより急峻な第2
導電型の埋込み層とによって形成されたダイオードと、
入力パッドと入力回路との間に接続された抵抗とから構
成されている。
半導体基板とこの半導体基板に緩やかな拡散プロファイ
ルで形成された第2導電型の拡散層及びこの拡散層の下
部に接するように前記半導体基板に埋込まれ外縁部のプ
ロファイルが前記拡散層のプロファイルより急峻な第2
導電型の埋込み層とによって形成されたダイオードと、
入力パッドと入力回路との間に接続された抵抗とから構
成されている。
(作用)
この発明の半導体装置の入力保護回路は、ダイオードの
カソード領域を形成する拡散層の下部に接するように埋
込まれ、外縁部のプロファイルが急峻な埋込み層を形成
して、この埋込み層の外縁部と基板とで形成されるPN
接合領域で、ダイオードのブレークダウン時にホットキ
ャリアを発生させて、ホットキャリアの発生領域を基板
表面に形成された素子分離領域の界面から遠ざけるよう
にした。
カソード領域を形成する拡散層の下部に接するように埋
込まれ、外縁部のプロファイルが急峻な埋込み層を形成
して、この埋込み層の外縁部と基板とで形成されるPN
接合領域で、ダイオードのブレークダウン時にホットキ
ャリアを発生させて、ホットキャリアの発生領域を基板
表面に形成された素子分離領域の界面から遠ざけるよう
にした。
(実施例)
以下図面を用いてこの発明の詳細な説明する。
第1図乃至第5図はそれぞれこの発明の第1の実施例乃
至第5の実施例に係る半導体装置の入力保護回路の構造
を示す断面図である。第1の実施例乃至第5の実施例の
入力保護回路は、第7図及び第8図で示したと同様に、
入力パッド1と入力回路3間に挿入された保護抵抗5と
、第7図で示したダイオード7と同様に保護抵抗5と接
続されたダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域を、P型
基板9のバルク中として素子分離酸化膜13から遠ざけ
るようにしたものである。なお、第1図乃至第5図にお
いて、第7図及び第8図と同符号のものは同一機能を有
するものであるり、その説明は省略する。
至第5の実施例に係る半導体装置の入力保護回路の構造
を示す断面図である。第1の実施例乃至第5の実施例の
入力保護回路は、第7図及び第8図で示したと同様に、
入力パッド1と入力回路3間に挿入された保護抵抗5と
、第7図で示したダイオード7と同様に保護抵抗5と接
続されたダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域を、P型
基板9のバルク中として素子分離酸化膜13から遠ざけ
るようにしたものである。なお、第1図乃至第5図にお
いて、第7図及び第8図と同符号のものは同一機能を有
するものであるり、その説明は省略する。
第1図において、P型基板9には、第8図に示した拡散
層11より深いN+型のdeep拡散層21が形成され
ており、このdeep拡散層21は保護抵抗5の一方の
端子に接続されている。このdeep拡散層21の下部
には、deep拡散層21よりも不純物濃度の高いN+
型の埋込み層23が形成されている。
層11より深いN+型のdeep拡散層21が形成され
ており、このdeep拡散層21は保護抵抗5の一方の
端子に接続されている。このdeep拡散層21の下部
には、deep拡散層21よりも不純物濃度の高いN+
型の埋込み層23が形成されている。
このようにして、入力保護回路を構成するダイオードは
、そのアノード領域をP型基板9とし、そのカソード領
域をN”型のdeep拡散層21とN + +型の埋込
み層23として、P型基板9に形成されている。なお、
このような構造において、素子分離酸化膜13の近傍の
deep拡散層21とP型基板9とで形成されるPN接
合のブレークダウン耐圧は、埋込み層23とP型基板9
とで形成されるPN接合のブレークダウン耐圧よりも高
くなるようにすることが望ましい。
、そのアノード領域をP型基板9とし、そのカソード領
域をN”型のdeep拡散層21とN + +型の埋込
み層23として、P型基板9に形成されている。なお、
このような構造において、素子分離酸化膜13の近傍の
deep拡散層21とP型基板9とで形成されるPN接
合のブレークダウン耐圧は、埋込み層23とP型基板9
とで形成されるPN接合のブレークダウン耐圧よりも高
くなるようにすることが望ましい。
このような構造において、ダイオードがブレークダウン
すると、その逆方向電流は、電界が集中し易いプロファ
イルを持つ埋込み層23の外縁部で流れ、この部分でホ
ットキャリアが発生する。
すると、その逆方向電流は、電界が集中し易いプロファ
イルを持つ埋込み層23の外縁部で流れ、この部分でホ
ットキャリアが発生する。
しかしながら、発生したホットキャリアは、拡散の過程
でそのエネルギーを放出するため、素子弁離酸化膜13
の近傍ではその運動エネルギーは小さくなる。したがっ
て、ホットキャリアは素子弁#を酸化膜13に捕獲され
ず、また、素子分離酸化膜13にサーフェスステイトは
形成されず、入力リークは抑制される。このようなホッ
トキャリアの発生領域を素子分離酸化膜13の界面から
遠ざけることによって、ブレークダウン時のホットキャ
リアの発生によるダイオードの劣化を防止することがで
きるようになる。
でそのエネルギーを放出するため、素子弁離酸化膜13
の近傍ではその運動エネルギーは小さくなる。したがっ
て、ホットキャリアは素子弁#を酸化膜13に捕獲され
ず、また、素子分離酸化膜13にサーフェスステイトは
形成されず、入力リークは抑制される。このようなホッ
トキャリアの発生領域を素子分離酸化膜13の界面から
遠ざけることによって、ブレークダウン時のホットキャ
リアの発生によるダイオードの劣化を防止することがで
きるようになる。
第2図はこの発明の第2の実施例を示すものであり、そ
の特徴とするところは、deep拡散層21を囲むよう
に不純物濃度の低いN型のウェル領域25を形成したこ
とにある。このような構造とすることによって、埋込み
層23とP型基板9とで形成されるPN接合のブレーク
ダウン耐圧は、deep拡散層21とP型基板9とで形
成されるPN接合のブレークダウン耐圧よりも低くなる
。したがって、ダイオードのブレークダウンは前者のP
N接合で起こり易くなり、ホットキャリアの発生領域を
素子分離酸化膜13から遠ざりることができ、第1の実
施例と同様の効果を得ることができる。
の特徴とするところは、deep拡散層21を囲むよう
に不純物濃度の低いN型のウェル領域25を形成したこ
とにある。このような構造とすることによって、埋込み
層23とP型基板9とで形成されるPN接合のブレーク
ダウン耐圧は、deep拡散層21とP型基板9とで形
成されるPN接合のブレークダウン耐圧よりも低くなる
。したがって、ダイオードのブレークダウンは前者のP
N接合で起こり易くなり、ホットキャリアの発生領域を
素子分離酸化膜13から遠ざりることができ、第1の実
施例と同様の効果を得ることができる。
第3図はこの発明の第3の実施例を示すものであり、そ
の特徴とするところは、N+1型の埋込み層21を囲み
外縁部に接するように、P+型の埋込み層27を形成し
たことにある。このような構造にあっても、埋込み層2
3とP型基板9とで形成されるPN接合のブレークダウ
ン耐圧は低くなり、第2の実施例と同様の効果を得るこ
とができる。
の特徴とするところは、N+1型の埋込み層21を囲み
外縁部に接するように、P+型の埋込み層27を形成し
たことにある。このような構造にあっても、埋込み層2
3とP型基板9とで形成されるPN接合のブレークダウ
ン耐圧は低くなり、第2の実施例と同様の効果を得るこ
とができる。
第4図はこの発明の第4の実施例を示すものであり、そ
の特徴とするところは、P+型の埋込み層29をN++
型の埋込み層23の下部に接するように形成したことに
ある。このような構造においても、第2の実施例と同様
の効果を得ることができる。
の特徴とするところは、P+型の埋込み層29をN++
型の埋込み層23の下部に接するように形成したことに
ある。このような構造においても、第2の実施例と同様
の効果を得ることができる。
第5図はこの発明の第5の実施例を示すものであり、そ
の特徴とするところは、第1の実施例で示した構造にお
いて、deep拡散層21を2つの島状の領域に分離し
、一方の領域を入力パッド1に接続し他方の領域を入力
回路3に接続して、入力保護回路の保護抵抗5の一部あ
るいはすべてを、deep拡散層21と埋込み層23と
で形成したことにある。このような構造とすることによ
り、保護抵抗5を例えばポリシリ層で形成したもので比
べて、このポリシリ層の下に形成される素子分離酸化膜
の破壊を防止することができる。
の特徴とするところは、第1の実施例で示した構造にお
いて、deep拡散層21を2つの島状の領域に分離し
、一方の領域を入力パッド1に接続し他方の領域を入力
回路3に接続して、入力保護回路の保護抵抗5の一部あ
るいはすべてを、deep拡散層21と埋込み層23と
で形成したことにある。このような構造とすることによ
り、保護抵抗5を例えばポリシリ層で形成したもので比
べて、このポリシリ層の下に形成される素子分離酸化膜
の破壊を防止することができる。
なお、上述したそれぞれの実施例の構造は、それぞれ併
用してもよいことは勿論である。
用してもよいことは勿論である。
次に、第2の実施例、第3の実施例及び第5の実施例を
併用した構造の入力保護回路の製造工程の一例を、第6
図(A)乃至第6図(G)を参照して説明する。
併用した構造の入力保護回路の製造工程の一例を、第6
図(A)乃至第6図(G)を参照して説明する。
まず、アンチモンあるいはヒ素の不純物を、0゜6μm
程度のSiO2酸化膜41をマスクにして、気相拡散ま
たは同相拡散あるいはイオン注入によって、P型シリコ
ン基板9に導入する(第6図(A))。
程度のSiO2酸化膜41をマスクにして、気相拡散ま
たは同相拡散あるいはイオン注入によって、P型シリコ
ン基板9に導入する(第6図(A))。
次に、酸化膜41をすべて除去後、900人程度の厚さ
の酸化膜43を形成する。形成後、上記工程で不純物を
導入した領域の上部を被覆するように、レジスト材45
をパターニングする。そして、例えばボロンの不純物を
、加速電圧160(KeV>、 ドープm4×1014
(CIIl−2)でイオン注入する(第6図(B))
。
の酸化膜43を形成する。形成後、上記工程で不純物を
導入した領域の上部を被覆するように、レジスト材45
をパターニングする。そして、例えばボロンの不純物を
、加速電圧160(KeV>、 ドープm4×1014
(CIIl−2)でイオン注入する(第6図(B))
。
次に、酸化膜43及びレジスト材45をすべて除去した
後、P型のエピタキシャル成長を行なうことによって、
P型基板9にN++型の埋込み層23と、この埋込み層
23の周縁部にP+型の埋込み層27を形成する(第6
図(C))。
後、P型のエピタキシャル成長を行なうことによって、
P型基板9にN++型の埋込み層23と、この埋込み層
23の周縁部にP+型の埋込み層27を形成する(第6
図(C))。
次に、表面に900人程度の厚さの酸化膜47を形成し
て、P+型の埋込み層27の上部の酸化膜47を被覆す
るようにレジスト材49をパターニングする。その後、
不純物として例えばリンを、ドープ量lX1013
(Cm−2)でイオン注入する(第6図(D))。
て、P+型の埋込み層27の上部の酸化膜47を被覆す
るようにレジスト材49をパターニングする。その後、
不純物として例えばリンを、ドープ量lX1013
(Cm−2)でイオン注入する(第6図(D))。
次に、上記工程でイオン注入した領域を、例えば温度1
100(℃)程度で熱拡散して、N型のウェル領域31
を形成する。その後、素子分離酸化膜13を、選択酸化
法によってウェル領域31上部のdeep拡散層21が
形成される領域以外の領域に形成する(第6図(E))
。
100(℃)程度で熱拡散して、N型のウェル領域31
を形成する。その後、素子分離酸化膜13を、選択酸化
法によってウェル領域31上部のdeep拡散層21が
形成される領域以外の領域に形成する(第6図(E))
。
次に、不純物として例えばリンを、セルファライン手法
によって上記工程で素子分離酸化膜13が形成されてい
ない領域に、加速電圧100(KeV)、ドープ量5X
1015 (cm−2)でイオン注入する。これによ
り、N+型のdeep拡散層21を埋込み層23に達す
る深さにそれぞれ形成する(第6図(F))。
によって上記工程で素子分離酸化膜13が形成されてい
ない領域に、加速電圧100(KeV)、ドープ量5X
1015 (cm−2)でイオン注入する。これによ
り、N+型のdeep拡散層21を埋込み層23に達す
る深さにそれぞれ形成する(第6図(F))。
最後に、SiO2の酸化膜51を表面に形成した後、そ
れぞれのdeep拡散層21に接続されるAi配線路5
3を形成して、第5図に示すように完成する(第6図(
G))。
れぞれのdeep拡散層21に接続されるAi配線路5
3を形成して、第5図に示すように完成する(第6図(
G))。
このような製造工程は、その工程数が埋込み層を用いる
Bi −0MO8の半導体装置の製造工程数と同等にな
る。したがって、この実施例の入力保護回路は、Bi
−CMO8半導体装置の製造工程によって、その工程数
を増加させることなく製造できるため、Bi −CMO
8半導体装置の入力保護回路として好適である。
Bi −0MO8の半導体装置の製造工程数と同等にな
る。したがって、この実施例の入力保護回路は、Bi
−CMO8半導体装置の製造工程によって、その工程数
を増加させることなく製造できるため、Bi −CMO
8半導体装置の入力保護回路として好適である。
[発明の効果]
以上説明したように、この発明によれば、ダイオードの
カソード領域を形成する拡散層の下部に接するように外
縁部のプロファイルが急峻な埋込み層を形成して、ホッ
トキャリアの発生領域を、半導体基板の表面に形成され
た素子分離領域から遠ざけるようにしたので、ホットキ
ャリアによる入力リークを抑制して、入力保護回路を構
成するダイオードの特性劣化を防止することができる。
カソード領域を形成する拡散層の下部に接するように外
縁部のプロファイルが急峻な埋込み層を形成して、ホッ
トキャリアの発生領域を、半導体基板の表面に形成され
た素子分離領域から遠ざけるようにしたので、ホットキ
ャリアによる入力リークを抑制して、入力保護回路を構
成するダイオードの特性劣化を防止することができる。
第1図はこの発明の第1の実施例に係る半導体装置の入
力保護回路の構造を示す断面図、第2図はこの発明の第
2の実施例に係る半導体装置の入力保護回路の構造を示
す断面図、第3図はこの発明の第3の実施例に係る半導
体装置の入力保護回路の構造を示す断面図、第4図はこ
の発明の第4の実施例に係る半導体装置の入力保護回路
の構造を示す断面図、第5図はこの発明の第5の実施例
に係る半導体装置の入力保護回路の構造を示す断面図、
第6図(A)乃至同図(G)はこの発明の第2の実施例
、第3の実施例及び第5の実施例を併用した構造の製造
工程を示す断面図、第7図は半導体装置の入力保護回路
の一従来構成を示す回路図、第8図は第7図に示した入
力保護回路の一従来構造を示す断面図である。 (図の主要な部分を表わす符号の説明)1・・・入力パ
ッド 5・・・保護抵抗 9・・・P型基板 13・・・素子分離酸化膜 21・・・deep拡散層 23・・・埋込み層
力保護回路の構造を示す断面図、第2図はこの発明の第
2の実施例に係る半導体装置の入力保護回路の構造を示
す断面図、第3図はこの発明の第3の実施例に係る半導
体装置の入力保護回路の構造を示す断面図、第4図はこ
の発明の第4の実施例に係る半導体装置の入力保護回路
の構造を示す断面図、第5図はこの発明の第5の実施例
に係る半導体装置の入力保護回路の構造を示す断面図、
第6図(A)乃至同図(G)はこの発明の第2の実施例
、第3の実施例及び第5の実施例を併用した構造の製造
工程を示す断面図、第7図は半導体装置の入力保護回路
の一従来構成を示す回路図、第8図は第7図に示した入
力保護回路の一従来構造を示す断面図である。 (図の主要な部分を表わす符号の説明)1・・・入力パ
ッド 5・・・保護抵抗 9・・・P型基板 13・・・素子分離酸化膜 21・・・deep拡散層 23・・・埋込み層
Claims (5)
- (1)第1導電型の半導体基板とこの半導体基板に緩や
かな拡散プロファイルで形成された第2導電型の拡散層
及びこの拡散層の下部に接するように前記半導体基板に
埋込まれ接合のプロファイルが前記拡散層のプロファイ
ルより急峻な第2導電型の埋込み層とによって形成され
たダイオードと、入力パッドと入力回路との間に接続さ
れた抵抗と、 を有することを特徴とする半導体装置の入力保護回路。 - (2)前記拡散層は、その周囲にこの拡散層より不純物
濃度の低い第2導電型のウェル領域が形成されているこ
とを特徴とする特許請求の範囲第1項に記載の半導体装
置の入力保護回路。 - (3)前記埋込み層は、その外縁部を囲むように第1導
電型の埋込み層が形成されていることを特徴とする特許
請求の範囲第1項または第2項に記載の半導体装置の入
力保護回路。 - (4)前記埋込み層は、その下部に接するように第1導
電型の埋込み層が形成されていることを特徴とする特許
請求の範囲第1項から第3項のいずれかに記載の半導体
装置の入力保護回路。 - (5)前記抵抗は、前記拡散層を島状の領域に分割しそ
れぞれの領域下部に接するように形成された前記埋込み
層であることを特徴とする特許請求の範囲第1項から第
4項のいずれかに記載の半導体装置の入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63184359A true JPS63184359A (ja) | 1988-07-29 |
JPH0413865B2 JPH0413865B2 (ja) | 1992-03-11 |
Family
ID=11881160
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62015164A Granted JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63184359A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015072990A (ja) * | 2013-10-02 | 2015-04-16 | サンケン電気株式会社 | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
JPS59191365A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体装置 |
JPS60249375A (ja) * | 1984-05-09 | 1985-12-10 | アナログ デバイセス インコーポレーテツド | 埋込みツエナー・ダイオードをもつicウエイフアを形成するためのイオン注入処理法及び該処理法によつて作られるic構造体 |
-
1987
- 1987-01-27 JP JP62015164A patent/JPS63184359A/ja active Granted
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
JPS59191365A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体装置 |
JPS60249375A (ja) * | 1984-05-09 | 1985-12-10 | アナログ デバイセス インコーポレーテツド | 埋込みツエナー・ダイオードをもつicウエイフアを形成するためのイオン注入処理法及び該処理法によつて作られるic構造体 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015072990A (ja) * | 2013-10-02 | 2015-04-16 | サンケン電気株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0413865B2 (ja) | 1992-03-11 |
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