JPS63184359A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
- Publication number
- JPS63184359A JPS63184359A JP62015164A JP1516487A JPS63184359A JP S63184359 A JPS63184359 A JP S63184359A JP 62015164 A JP62015164 A JP 62015164A JP 1516487 A JP1516487 A JP 1516487A JP S63184359 A JPS63184359 A JP S63184359A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buried layer
- input
- type
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000001681 protective effect Effects 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 40
- 238000002955 isolation Methods 0.000 abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 239000000969 carrier Substances 0.000 abstract description 15
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 for example Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ＭＩＳ型トランジスタの破壊を防止する入
力保護回路に関し、特にＭＯ８ＩＣあるいはＢｉ −０
ＭＯ８ＩＣ等の半導体装置の入力保護回路に関する。
力保護回路に関し、特にＭＯ８ＩＣあるいはＢｉ −０
ＭＯ８ＩＣ等の半導体装置の入力保護回路に関する。
（従来の技術）
最近の半導体装置は、特にＭＩＳ型トランジスタを用い
た半導体装置においては、静電破壊から素子を保護する
ために、入力パッドと入力回路間に入力保護回路を挿入
し、この保護回路で入力パッドに印加された過電圧を吸
収している。
た半導体装置においては、静電破壊から素子を保護する
ために、入力パッドと入力回路間に入力保護回路を挿入
し、この保護回路で入力パッドに印加された過電圧を吸
収している。
第７図は入力保護回路の一例を示す構成図である。同図
に示す入力保護回路は、入力パッド１と例えば０ＭＯ８
からなる入力回路３との間に挿入された保護抵抗５と、
この保護抵抗５の入力回路３側の一端にカソード端子が
接続され、グランドにアノード端子が接続されたダイオ
ードから構成されている。
に示す入力保護回路は、入力パッド１と例えば０ＭＯ８
からなる入力回路３との間に挿入された保護抵抗５と、
この保護抵抗５の入力回路３側の一端にカソード端子が
接続され、グランドにアノード端子が接続されたダイオ
ードから構成されている。
第８図は第７図に示したダイオード７の構造を示す断面
図である。同図において、ダイオード７は、Ｐ型の基板
９をアノード領域、入力回路３で用いられるＮ＋型の拡
散層１１（例えばＭＯ８型ＦＥＴのソース、ドレイン領
域を形成する拡散層）をカソード領域として形成されて
いる。Ｎ＋型の拡散層１１は、ＳｉＯ２の素子分離酸化
膜１３によって周辺領域と分離されている。
図である。同図において、ダイオード７は、Ｐ型の基板
９をアノード領域、入力回路３で用いられるＮ＋型の拡
散層１１（例えばＭＯ８型ＦＥＴのソース、ドレイン領
域を形成する拡散層）をカソード領域として形成されて
いる。Ｎ＋型の拡散層１１は、ＳｉＯ２の素子分離酸化
膜１３によって周辺領域と分離されている。
このような構造においては、入力パッド１に過電圧特に
正の過電圧が印加されると、ダイオード７は、その降伏
特性にしたがってブレークダウンを起こし、過電圧によ
る電荷を放電させる。これにより、入力回路３を構成す
る例えばＭＯＳＦＥＴのゲート端子に加わる電圧を、ゲ
ート耐圧以下の電位に抑えて、入力パッド１に印加され
た過電圧から入力回路３を保護している。
正の過電圧が印加されると、ダイオード７は、その降伏
特性にしたがってブレークダウンを起こし、過電圧によ
る電荷を放電させる。これにより、入力回路３を構成す
る例えばＭＯＳＦＥＴのゲート端子に加わる電圧を、ゲ
ート耐圧以下の電位に抑えて、入力パッド１に印加され
た過電圧から入力回路３を保護している。
（発明が解決しようとする問題点）
以上説明したように、第７図及び第８図に示した入力保
護回路にあっては、ダイオード７のブレークダウンを利
用して過電圧を吸収している。
護回路にあっては、ダイオード７のブレークダウンを利
用して過電圧を吸収している。
このブレークダウンは、第８図に示すように、Ｎ＋型の
拡散層１１のプロファイルが所定の曲率を有し、電界が
集中し易い素子分離酸化膜１３の近傍で生じ、この領域
でほとんどの放電が行なわれる。この時、アバランシュ
ブレークダウンによって発生したホットキャリアは、そ
のＮ＋型の拡散層１１の近傍の素子分離酸化膜１３及び
その界面に捕獲（トラップ）されて、電荷として残る。
拡散層１１のプロファイルが所定の曲率を有し、電界が
集中し易い素子分離酸化膜１３の近傍で生じ、この領域
でほとんどの放電が行なわれる。この時、アバランシュ
ブレークダウンによって発生したホットキャリアは、そ
のＮ＋型の拡散層１１の近傍の素子分離酸化膜１３及び
その界面に捕獲（トラップ）されて、電荷として残る。
さらには、ホットキャリアは、拡散層１１の近傍の素子
分離酸化ｌ＠１３の界面に衝突して、所定のエネルギー
を持ったサーフェスステイト（５ｕｆａｃｅｓｔａｔｅ
）が、拡散層１１の近傍の素子分離酸化膜１３の界面
に発生する。
分離酸化ｌ＠１３の界面に衝突して、所定のエネルギー
を持ったサーフェスステイト（５ｕｆａｃｅｓｔａｔｅ
）が、拡散層１１の近傍の素子分離酸化膜１３の界面
に発生する。
捕獲された電荷、特に負の電荷は拡散層１１に沿って生
じる空乏層を拡散層１１の近傍の素子分離酸化膜１３に
広げる。また、サーフエースステイトは電荷の発生中心
及び再結合中心として作用することになる。
じる空乏層を拡散層１１の近傍の素子分離酸化膜１３に
広げる。また、サーフエースステイトは電荷の発生中心
及び再結合中心として作用することになる。
これは、ダイオード７の降伏特性を変化させて、逆方向
電流を増大させる。すなわち、アバランシュブレークダ
ウンを起こす逆方向電圧よりも低い電圧で入力リークが
発生して、ダイオード７の特性が劣化するという問題が
あった。
電流を増大させる。すなわち、アバランシュブレークダ
ウンを起こす逆方向電圧よりも低い電圧で入力リークが
発生して、ダイオード７の特性が劣化するという問題が
あった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、入力保護回路を構成するダ
イオードの特性劣化を防止して、信頼性を向上した半導
体装置の入力保護回路を提供することにある。
、その目的とするところは、入力保護回路を構成するダ
イオードの特性劣化を防止して、信頼性を向上した半導
体装置の入力保護回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、第１導電型の
半導体基板とこの半導体基板に緩やかな拡散プロファイ
ルで形成された第２導電型の拡散層及びこの拡散層の下
部に接するように前記半導体基板に埋込まれ外縁部のプ
ロファイルが前記拡散層のプロファイルより急峻な第２
導電型の埋込み層とによって形成されたダイオードと、
入力パッドと入力回路との間に接続された抵抗とから構
成されている。
半導体基板とこの半導体基板に緩やかな拡散プロファイ
ルで形成された第２導電型の拡散層及びこの拡散層の下
部に接するように前記半導体基板に埋込まれ外縁部のプ
ロファイルが前記拡散層のプロファイルより急峻な第２
導電型の埋込み層とによって形成されたダイオードと、
入力パッドと入力回路との間に接続された抵抗とから構
成されている。
（作用）
この発明の半導体装置の入力保護回路は、ダイオードの
カソード領域を形成する拡散層の下部に接するように埋
込まれ、外縁部のプロファイルが急峻な埋込み層を形成
して、この埋込み層の外縁部と基板とで形成されるＰＮ
接合領域で、ダイオードのブレークダウン時にホットキ
ャリアを発生させて、ホットキャリアの発生領域を基板
表面に形成された素子分離領域の界面から遠ざけるよう
にした。
カソード領域を形成する拡散層の下部に接するように埋
込まれ、外縁部のプロファイルが急峻な埋込み層を形成
して、この埋込み層の外縁部と基板とで形成されるＰＮ
接合領域で、ダイオードのブレークダウン時にホットキ
ャリアを発生させて、ホットキャリアの発生領域を基板
表面に形成された素子分離領域の界面から遠ざけるよう
にした。
（実施例）
以下図面を用いてこの発明の詳細な説明する。
第１図乃至第５図はそれぞれこの発明の第１の実施例乃
至第５の実施例に係る半導体装置の入力保護回路の構造
を示す断面図である。第１の実施例乃至第５の実施例の
入力保護回路は、第７図及び第８図で示したと同様に、
入力パッド１と入力回路３間に挿入された保護抵抗５と
、第７図で示したダイオード７と同様に保護抵抗５と接
続されたダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域を、Ｐ型
基板９のバルク中として素子分離酸化膜１３から遠ざけ
るようにしたものである。なお、第１図乃至第５図にお
いて、第７図及び第８図と同符号のものは同一機能を有
するものであるり、その説明は省略する。
至第５の実施例に係る半導体装置の入力保護回路の構造
を示す断面図である。第１の実施例乃至第５の実施例の
入力保護回路は、第７図及び第８図で示したと同様に、
入力パッド１と入力回路３間に挿入された保護抵抗５と
、第７図で示したダイオード７と同様に保護抵抗５と接
続されたダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域を、Ｐ型
基板９のバルク中として素子分離酸化膜１３から遠ざけ
るようにしたものである。なお、第１図乃至第５図にお
いて、第７図及び第８図と同符号のものは同一機能を有
するものであるり、その説明は省略する。
第１図において、Ｐ型基板９には、第８図に示した拡散
層１１より深いＮ＋型のｄｅｅｐ拡散層２１が形成され
ており、このｄｅｅｐ拡散層２１は保護抵抗５の一方の
端子に接続されている。このｄｅｅｐ拡散層２１の下部
には、ｄｅｅｐ拡散層２１よりも不純物濃度の高いＮ＋
型の埋込み層２３が形成されている。
層１１より深いＮ＋型のｄｅｅｐ拡散層２１が形成され
ており、このｄｅｅｐ拡散層２１は保護抵抗５の一方の
端子に接続されている。このｄｅｅｐ拡散層２１の下部
には、ｄｅｅｐ拡散層２１よりも不純物濃度の高いＮ＋
型の埋込み層２３が形成されている。
このようにして、入力保護回路を構成するダイオードは
、そのアノード領域をＰ型基板９とし、そのカソード領
域をＮ”型のｄｅｅｐ拡散層２１とＮ ＋ ＋型の埋込
み層２３として、Ｐ型基板９に形成されている。なお、
このような構造において、素子分離酸化膜１３の近傍の
ｄｅｅｐ拡散層２１とＰ型基板９とで形成されるＰＮ接
合のブレークダウン耐圧は、埋込み層２３とＰ型基板９
とで形成されるＰＮ接合のブレークダウン耐圧よりも高
くなるようにすることが望ましい。
、そのアノード領域をＰ型基板９とし、そのカソード領
域をＮ”型のｄｅｅｐ拡散層２１とＮ ＋ ＋型の埋込
み層２３として、Ｐ型基板９に形成されている。なお、
このような構造において、素子分離酸化膜１３の近傍の
ｄｅｅｐ拡散層２１とＰ型基板９とで形成されるＰＮ接
合のブレークダウン耐圧は、埋込み層２３とＰ型基板９
とで形成されるＰＮ接合のブレークダウン耐圧よりも高
くなるようにすることが望ましい。
このような構造において、ダイオードがブレークダウン
すると、その逆方向電流は、電界が集中し易いプロファ
イルを持つ埋込み層２３の外縁部で流れ、この部分でホ
ットキャリアが発生する。
すると、その逆方向電流は、電界が集中し易いプロファ
イルを持つ埋込み層２３の外縁部で流れ、この部分でホ
ットキャリアが発生する。
しかしながら、発生したホットキャリアは、拡散の過程
でそのエネルギーを放出するため、素子弁離酸化膜１３
の近傍ではその運動エネルギーは小さくなる。したがっ
て、ホットキャリアは素子弁＃を酸化膜１３に捕獲され
ず、また、素子分離酸化膜１３にサーフェスステイトは
形成されず、入力リークは抑制される。このようなホッ
トキャリアの発生領域を素子分離酸化膜１３の界面から
遠ざけることによって、ブレークダウン時のホットキャ
リアの発生によるダイオードの劣化を防止することがで
きるようになる。
でそのエネルギーを放出するため、素子弁離酸化膜１３
の近傍ではその運動エネルギーは小さくなる。したがっ
て、ホットキャリアは素子弁＃を酸化膜１３に捕獲され
ず、また、素子分離酸化膜１３にサーフェスステイトは
形成されず、入力リークは抑制される。このようなホッ
トキャリアの発生領域を素子分離酸化膜１３の界面から
遠ざけることによって、ブレークダウン時のホットキャ
リアの発生によるダイオードの劣化を防止することがで
きるようになる。
第２図はこの発明の第２の実施例を示すものであり、そ
の特徴とするところは、ｄｅｅｐ拡散層２１を囲むよう
に不純物濃度の低いＮ型のウェル領域２５を形成したこ
とにある。このような構造とすることによって、埋込み
層２３とＰ型基板９とで形成されるＰＮ接合のブレーク
ダウン耐圧は、ｄｅｅｐ拡散層２１とＰ型基板９とで形
成されるＰＮ接合のブレークダウン耐圧よりも低くなる
。したがって、ダイオードのブレークダウンは前者のＰ
Ｎ接合で起こり易くなり、ホットキャリアの発生領域を
素子分離酸化膜１３から遠ざりることができ、第１の実
施例と同様の効果を得ることができる。
の特徴とするところは、ｄｅｅｐ拡散層２１を囲むよう
に不純物濃度の低いＮ型のウェル領域２５を形成したこ
とにある。このような構造とすることによって、埋込み
層２３とＰ型基板９とで形成されるＰＮ接合のブレーク
ダウン耐圧は、ｄｅｅｐ拡散層２１とＰ型基板９とで形
成されるＰＮ接合のブレークダウン耐圧よりも低くなる
。したがって、ダイオードのブレークダウンは前者のＰ
Ｎ接合で起こり易くなり、ホットキャリアの発生領域を
素子分離酸化膜１３から遠ざりることができ、第１の実
施例と同様の効果を得ることができる。
第３図はこの発明の第３の実施例を示すものであり、そ
の特徴とするところは、Ｎ＋１型の埋込み層２１を囲み
外縁部に接するように、Ｐ＋型の埋込み層２７を形成し
たことにある。このような構造にあっても、埋込み層２
３とＰ型基板９とで形成されるＰＮ接合のブレークダウ
ン耐圧は低くなり、第２の実施例と同様の効果を得るこ
とができる。
の特徴とするところは、Ｎ＋１型の埋込み層２１を囲み
外縁部に接するように、Ｐ＋型の埋込み層２７を形成し
たことにある。このような構造にあっても、埋込み層２
３とＰ型基板９とで形成されるＰＮ接合のブレークダウ
ン耐圧は低くなり、第２の実施例と同様の効果を得るこ
とができる。
第４図はこの発明の第４の実施例を示すものであり、そ
の特徴とするところは、Ｐ＋型の埋込み層２９をＮ＋＋
型の埋込み層２３の下部に接するように形成したことに
ある。このような構造においても、第２の実施例と同様
の効果を得ることができる。
の特徴とするところは、Ｐ＋型の埋込み層２９をＮ＋＋
型の埋込み層２３の下部に接するように形成したことに
ある。このような構造においても、第２の実施例と同様
の効果を得ることができる。
第５図はこの発明の第５の実施例を示すものであり、そ
の特徴とするところは、第１の実施例で示した構造にお
いて、ｄｅｅｐ拡散層２１を２つの島状の領域に分離し
、一方の領域を入力パッド１に接続し他方の領域を入力
回路３に接続して、入力保護回路の保護抵抗５の一部あ
るいはすべてを、ｄｅｅｐ拡散層２１と埋込み層２３と
で形成したことにある。このような構造とすることによ
り、保護抵抗５を例えばポリシリ層で形成したもので比
べて、このポリシリ層の下に形成される素子分離酸化膜
の破壊を防止することができる。
の特徴とするところは、第１の実施例で示した構造にお
いて、ｄｅｅｐ拡散層２１を２つの島状の領域に分離し
、一方の領域を入力パッド１に接続し他方の領域を入力
回路３に接続して、入力保護回路の保護抵抗５の一部あ
るいはすべてを、ｄｅｅｐ拡散層２１と埋込み層２３と
で形成したことにある。このような構造とすることによ
り、保護抵抗５を例えばポリシリ層で形成したもので比
べて、このポリシリ層の下に形成される素子分離酸化膜
の破壊を防止することができる。
なお、上述したそれぞれの実施例の構造は、それぞれ併
用してもよいことは勿論である。
用してもよいことは勿論である。
次に、第２の実施例、第３の実施例及び第５の実施例を
併用した構造の入力保護回路の製造工程の一例を、第６
図（Ａ）乃至第６図（Ｇ）を参照して説明する。
併用した構造の入力保護回路の製造工程の一例を、第６
図（Ａ）乃至第６図（Ｇ）を参照して説明する。
まず、アンチモンあるいはヒ素の不純物を、０゜６μｍ
程度のＳｉＯ２酸化膜４１をマスクにして、気相拡散ま
たは同相拡散あるいはイオン注入によって、Ｐ型シリコ
ン基板９に導入する（第６図（Ａ））。
程度のＳｉＯ２酸化膜４１をマスクにして、気相拡散ま
たは同相拡散あるいはイオン注入によって、Ｐ型シリコ
ン基板９に導入する（第６図（Ａ））。
次に、酸化膜４１をすべて除去後、９００人程度の厚さ
の酸化膜４３を形成する。形成後、上記工程で不純物を
導入した領域の上部を被覆するように、レジスト材４５
をパターニングする。そして、例えばボロンの不純物を
、加速電圧１６０（ＫｅＶ＞、 ドープｍ４×１０１４
（ＣＩＩｌ−２）でイオン注入する（第６図（Ｂ））
。
の酸化膜４３を形成する。形成後、上記工程で不純物を
導入した領域の上部を被覆するように、レジスト材４５
をパターニングする。そして、例えばボロンの不純物を
、加速電圧１６０（ＫｅＶ＞、 ドープｍ４×１０１４
（ＣＩＩｌ−２）でイオン注入する（第６図（Ｂ））
。
次に、酸化膜４３及びレジスト材４５をすべて除去した
後、Ｐ型のエピタキシャル成長を行なうことによって、
Ｐ型基板９にＮ＋＋型の埋込み層２３と、この埋込み層
２３の周縁部にＰ＋型の埋込み層２７を形成する（第６
図（Ｃ））。
後、Ｐ型のエピタキシャル成長を行なうことによって、
Ｐ型基板９にＮ＋＋型の埋込み層２３と、この埋込み層
２３の周縁部にＰ＋型の埋込み層２７を形成する（第６
図（Ｃ））。
次に、表面に９００人程度の厚さの酸化膜４７を形成し
て、Ｐ＋型の埋込み層２７の上部の酸化膜４７を被覆す
るようにレジスト材４９をパターニングする。その後、
不純物として例えばリンを、ドープ量ｌＸ１０１３
（Ｃｍ−２）でイオン注入する（第６図（Ｄ））。
て、Ｐ＋型の埋込み層２７の上部の酸化膜４７を被覆す
るようにレジスト材４９をパターニングする。その後、
不純物として例えばリンを、ドープ量ｌＸ１０１３
（Ｃｍ−２）でイオン注入する（第６図（Ｄ））。
次に、上記工程でイオン注入した領域を、例えば温度１
１００（℃）程度で熱拡散して、Ｎ型のウェル領域３１
を形成する。その後、素子分離酸化膜１３を、選択酸化
法によってウェル領域３１上部のｄｅｅｐ拡散層２１が
形成される領域以外の領域に形成する（第６図（Ｅ））
。
１００（℃）程度で熱拡散して、Ｎ型のウェル領域３１
を形成する。その後、素子分離酸化膜１３を、選択酸化
法によってウェル領域３１上部のｄｅｅｐ拡散層２１が
形成される領域以外の領域に形成する（第６図（Ｅ））
。
次に、不純物として例えばリンを、セルファライン手法
によって上記工程で素子分離酸化膜１３が形成されてい
ない領域に、加速電圧１００（ＫｅＶ）、ドープ量５Ｘ
１０１５ （ｃｍ−２）でイオン注入する。これによ
り、Ｎ＋型のｄｅｅｐ拡散層２１を埋込み層２３に達す
る深さにそれぞれ形成する（第６図（Ｆ））。
によって上記工程で素子分離酸化膜１３が形成されてい
ない領域に、加速電圧１００（ＫｅＶ）、ドープ量５Ｘ
１０１５ （ｃｍ−２）でイオン注入する。これによ
り、Ｎ＋型のｄｅｅｐ拡散層２１を埋込み層２３に達す
る深さにそれぞれ形成する（第６図（Ｆ））。
最後に、ＳｉＯ２の酸化膜５１を表面に形成した後、そ
れぞれのｄｅｅｐ拡散層２１に接続されるＡｉ配線路５
３を形成して、第５図に示すように完成する（第６図（
Ｇ））。
れぞれのｄｅｅｐ拡散層２１に接続されるＡｉ配線路５
３を形成して、第５図に示すように完成する（第６図（
Ｇ））。
このような製造工程は、その工程数が埋込み層を用いる
Ｂｉ −０ＭＯ８の半導体装置の製造工程数と同等にな
る。したがって、この実施例の入力保護回路は、Ｂｉ
−ＣＭＯ８半導体装置の製造工程によって、その工程数
を増加させることなく製造できるため、Ｂｉ −ＣＭＯ
８半導体装置の入力保護回路として好適である。
Ｂｉ −０ＭＯ８の半導体装置の製造工程数と同等にな
る。したがって、この実施例の入力保護回路は、Ｂｉ
−ＣＭＯ８半導体装置の製造工程によって、その工程数
を増加させることなく製造できるため、Ｂｉ −ＣＭＯ
８半導体装置の入力保護回路として好適である。
［発明の効果］
以上説明したように、この発明によれば、ダイオードの
カソード領域を形成する拡散層の下部に接するように外
縁部のプロファイルが急峻な埋込み層を形成して、ホッ
トキャリアの発生領域を、半導体基板の表面に形成され
た素子分離領域から遠ざけるようにしたので、ホットキ
ャリアによる入力リークを抑制して、入力保護回路を構
成するダイオードの特性劣化を防止することができる。
カソード領域を形成する拡散層の下部に接するように外
縁部のプロファイルが急峻な埋込み層を形成して、ホッ
トキャリアの発生領域を、半導体基板の表面に形成され
た素子分離領域から遠ざけるようにしたので、ホットキ
ャリアによる入力リークを抑制して、入力保護回路を構
成するダイオードの特性劣化を防止することができる。
第１図はこの発明の第１の実施例に係る半導体装置の入
力保護回路の構造を示す断面図、第２図はこの発明の第
２の実施例に係る半導体装置の入力保護回路の構造を示
す断面図、第３図はこの発明の第３の実施例に係る半導
体装置の入力保護回路の構造を示す断面図、第４図はこ
の発明の第４の実施例に係る半導体装置の入力保護回路
の構造を示す断面図、第５図はこの発明の第５の実施例
に係る半導体装置の入力保護回路の構造を示す断面図、
第６図（Ａ）乃至同図（Ｇ）はこの発明の第２の実施例
、第３の実施例及び第５の実施例を併用した構造の製造
工程を示す断面図、第７図は半導体装置の入力保護回路
の一従来構成を示す回路図、第８図は第７図に示した入
力保護回路の一従来構造を示す断面図である。 （図の主要な部分を表わす符号の説明）１・・・入力パ
ッド ５・・・保護抵抗 ９・・・Ｐ型基板 １３・・・素子分離酸化膜 ２１・・・ｄｅｅｐ拡散層 ２３・・・埋込み層
力保護回路の構造を示す断面図、第２図はこの発明の第
２の実施例に係る半導体装置の入力保護回路の構造を示
す断面図、第３図はこの発明の第３の実施例に係る半導
体装置の入力保護回路の構造を示す断面図、第４図はこ
の発明の第４の実施例に係る半導体装置の入力保護回路
の構造を示す断面図、第５図はこの発明の第５の実施例
に係る半導体装置の入力保護回路の構造を示す断面図、
第６図（Ａ）乃至同図（Ｇ）はこの発明の第２の実施例
、第３の実施例及び第５の実施例を併用した構造の製造
工程を示す断面図、第７図は半導体装置の入力保護回路
の一従来構成を示す回路図、第８図は第７図に示した入
力保護回路の一従来構造を示す断面図である。 （図の主要な部分を表わす符号の説明）１・・・入力パ
ッド ５・・・保護抵抗 ９・・・Ｐ型基板 １３・・・素子分離酸化膜 ２１・・・ｄｅｅｐ拡散層 ２３・・・埋込み層
Claims (5)
- （１）第１導電型の半導体基板とこの半導体基板に緩や
かな拡散プロファイルで形成された第２導電型の拡散層
及びこの拡散層の下部に接するように前記半導体基板に
埋込まれ接合のプロファイルが前記拡散層のプロファイ
ルより急峻な第２導電型の埋込み層とによって形成され
たダイオードと、入力パッドと入力回路との間に接続さ
れた抵抗と、 を有することを特徴とする半導体装置の入力保護回路。 - （２）前記拡散層は、その周囲にこの拡散層より不純物
濃度の低い第２導電型のウェル領域が形成されているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の入力保護回路。 - （３）前記埋込み層は、その外縁部を囲むように第１導
電型の埋込み層が形成されていることを特徴とする特許
請求の範囲第１項または第２項に記載の半導体装置の入
力保護回路。 - （４）前記埋込み層は、その下部に接するように第１導
電型の埋込み層が形成されていることを特徴とする特許
請求の範囲第１項から第３項のいずれかに記載の半導体
装置の入力保護回路。 - （５）前記抵抗は、前記拡散層を島状の領域に分割しそ
れぞれの領域下部に接するように形成された前記埋込み
層であることを特徴とする特許請求の範囲第１項から第
４項のいずれかに記載の半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184359A true JPS63184359A (ja) | 1988-07-29 |
| JPH0413865B2 JPH0413865B2 (ja) | 1992-03-11 |
Family
ID=11881160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015164A Granted JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015072990A (ja) * | 2013-10-02 | 2015-04-16 | サンケン電気株式会社 | 半導体装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
| JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
| JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
| JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
| JPS59191365A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体装置 |
| JPS60249375A (ja) * | 1984-05-09 | 1985-12-10 | アナログ デバイセス インコーポレーテツド | 埋込みツエナー・ダイオードをもつｉｃウエイフアを形成するためのイオン注入処理法及び該処理法によつて作られるｉｃ構造体 |
-
1987
- 1987-01-27 JP JP62015164A patent/JPS63184359A/ja active Granted
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
| JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
| JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
| JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
| JPS59191365A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体装置 |
| JPS60249375A (ja) * | 1984-05-09 | 1985-12-10 | アナログ デバイセス インコーポレーテツド | 埋込みツエナー・ダイオードをもつｉｃウエイフアを形成するためのイオン注入処理法及び該処理法によつて作られるｉｃ構造体 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015072990A (ja) * | 2013-10-02 | 2015-04-16 | サンケン電気株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413865B2 (ja) | 1992-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369041A (en) | Method for forming a silicon controlled rectifier | |
| US6924531B2 (en) | LDMOS device with isolation guard rings | |
| US6420225B1 (en) | Method of fabricating power rectifier device | |
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US5629552A (en) | Stable high voltage semiconductor device structure | |
| US6639284B1 (en) | Compensated-well electrostatic discharge protection structure | |
| US6570229B1 (en) | Semiconductor device | |
| JPH0427712B2 (ja) | ||
| US10373944B2 (en) | ESD protection circuit with integral deep trench trigger diodes | |
| KR101480601B1 (ko) | 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법 | |
| KR20060115756A (ko) | 고에너지 정전기 방전 구조 및 방법 | |
| EP2160763A1 (en) | Electrostatic discharge protection devices and methods for fabricating semiconductor devices including the same | |
| JP2004510333A (ja) | 高電圧ダイオードおよびその製造方法 | |
| US5629558A (en) | Semiconductor diode integrated with bipolar/CMOS/DMOS technology | |
| JP2004510333A5 (ja) | ||
| US9543420B2 (en) | Protection device and related fabrication methods | |
| US5221635A (en) | Method of making a field-effect transistor | |
| US5087954A (en) | Mos-type integrated circuit | |
| US7906386B2 (en) | Semiconductor device and method of fabricating the same | |
| TW201417238A (zh) | 積體電路結構 | |
| CN115881716A (zh) | 功率器件 | |
| JPS63184359A (ja) | 半導体装置の入力保護回路 | |
| JP4479041B2 (ja) | 半導体装置及びその製造方法 | |
| CN111430305A (zh) | 一种制作静电放电保护器件的方法及静电放电保护器件 | |
| US5962898A (en) | Field-effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |