JPS63179537A - 半導体装置の実装方法 - Google Patents

半導体装置の実装方法

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JPS63179537A
JPS63179537A JP62012655A JP1265587A JPS63179537A JP S63179537 A JPS63179537 A JP S63179537A JP 62012655 A JP62012655 A JP 62012655A JP 1265587 A JP1265587 A JP 1265587A JP S63179537 A JPS63179537 A JP S63179537A
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JP
Japan
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semiconductor device
circuit board
bonding
type semiconductor
mounting
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JP62012655A
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Yasuhide Kuroda
康秀 黒田
Mitsuo Inagaki
光雄 稲垣
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の実装方法において、回路が形成されていな
い半導体装置のそれぞれの面を互いに接合することによ
り、回路基板に立体的に積み重ね実装し、実装効率を向
上したものである。
〔産業上の利用分野〕
本発明は半導体装置を回路基板に実装する方法に関する
。
電子装置を小型化するため、電子部品を高密度実装する
種々の方法が採られているが、一方法として、半導体装
置を立体的に積み重ね実装して実装効率を倍増する実装
方法が要望されている。
〔従来の技術〕
従来は第６図の側断面図に示すように、フェースダウン
型（Ｆａｃｅ　Ｄｏｗｎ　Ｔｙｐｅ）半導体装置１１、
例えばフリップチップ型（Ｆｌｉｐ　Ｃｈｉｐ　Ｔｙｐ
ｅ）半導体装置とペアチップ型（Ｂａｒｅ　Ｃｈｉｐ　
Ｔｙｐｅ）半導体装置１２を同じ回路基板１４上に実装
する場合、それぞれのスペースを専有し、別位置に配置
して実装される。
即ち、フリップチップ型半導体装置１１は、回路基板１
４の所定位置のランド１４−１に載せてリフロー半田付
けされ、 一方、ペアチップ型半導体装置１２は、別の所定位置の
ランド１４−２に載せて接合材１２−１、例えばりフロ
ー半田より高融点の半田接着法、またはＡｕＳｉなどの
共晶合金接着法によって接合され、上面の電極パッド１
２−１はボンディング線１２−２、例えばＡＪ　＆１や
Ａｕ線などを用いて超音波ボンディング法や熱圧着法に
よってワイヤボンディング接続される。
〔発明が解決しようとする問題点〕
しかしながら、このような上記実装方法によれば、フリ
ップチップ型半導体装置の上面やペアチップ型半導体装
置の下面は、回路が形成されていないために実装上、回
路素子としての機能を果たしていない場合が多く、実際
上の空きスペースとなっており、その分だけ実装効率を
低下させているといった問題があった。
本発明は上記問題点を解決する半導体装置の実装方法を
提供するものである。
〔問題点を解決するための手段〕
従来方法における上記問題点は、回路が形成されていな
い半導体装置のそれぞれの面を互いに接合することによ
って解決される。
〔作用〕
立体的に積み重ねて接合することにより、実装スペース
を約半減することができる。
また、モールド成形することによって、単一部品となり
、取り扱いや実装が容易になる。
〔実施例〕
以下第１図〜第５図に示す各実施例により本発明の要旨
を具体的に説明する。なお図中、同一符号は同一装置、
部材を示す。
第１図は実施例１の実装工程順を示す側断面図であって
、 第１図（ａ）は、フェースダウン型半導体装置１、例え
ばフリップチップ型半導体装置を回路基板４上のランド
４−１にリフロー半田付は法によって実装し、 第１図（ｂｌは、このフリップチップ型半導体装置ｌの
上面を洗浄後、接合材１−１、例えばリフロー半田より
低融点半田、または銀入りエポキシ系樹脂によるダイボ
ンディング接着法等により、上記上面にペアチップ型半
導体装置２の回路が形成されていない面を載せ、積み重
ね接合し、第１図（Ｃ）は、ペアチップ型半導体装置２
の電極パッド２−１を洗浄後、回路基板４のランド４−
１と電極パッド２−１とをボンディング線２−２、例え
ばＡｕ線やＡ１線などを用いて超音波ボンディング法や
熱圧着法によってワイヤボンディング接続する。
第２図は実施例２の実装工程順を示す側断面図であって
、 第２図（ａｌは、フリップチップ型半導体装置１とペア
チップ型半導体装置２とを予め、回路基板４に実装する
前に接合したものであって、それぞれの回路形成されて
いない面同士を接合材１−１、例えばりフロー半田より
高融点の半田接着法、またはＡｕＳｉ等の共晶合金接着
法によって積み重ね接合し、 第２図（ｂ）は、フリップチップ型半導体装置１を回路
基板４のランド４−１上にリフロー半田付は法によって
実装し、 第２図（Ｃ）は、ペアチップ型半導体装置２の電極パッ
ド２−１を洗浄後、回路基板４のランド４−１にボンデ
ィング線２−２、例えばＡｕ線やＡＩ！線などを用いて
超音波ボンディング法や熱圧着法によってワイヤボンデ
ィング接続する。
第３図は実施例３の側断面図であって、上記第１図、ま
たは第２図におけるフリップチップ型半導体装置１をビ
ームリード型半導体装置３にしたものである。
第４図は実施例４の側断面図であって、上記回路基板４
のランド４−１の替わりにリードフレーム５を用いたも
ので、第２図（ａ）において積み重ね実装されたフリッ
プチップ型半導体装置１をリードフレーム５上に載せて
リフロー半田付けし、ペアチップ型半導体装置２をリー
ドフレーム５にワイヤボンディング接続し、樹脂材６で
モールド成形したものである。
第５図は実施例５の側断面図であって、フリップチップ
型半導体装Ｗ１とペアチップ型半導体装置２との間に導
電性と熱伝導性の優れた接地用リード７、例えば銅合金
や４２アロイリード、または金合金やアルミ合金リボン
リードなどを挟んで接合したもので、接地用リード７は
回路基板の接地用ランド４−２にリフロー半田付け、ま
たは超音波ボンディング法や熱圧着法によって接続され
る。
上記それぞれの実施例は、何れも半導体装置の回路を形
成していない面を背中合わせにして接合したものであっ
て、実装効率を約２倍に高め、回路基板の高密度実装化
が図れる。
また、上記半導体装置間に接地用リードを挟着すること
により、静電シールドなどを強化できる。
〔発明の効果〕
以上、詳述したように本発明によれば、半導体装置の実
際上の空きスペースとなっている面を組み合わせ、立体
的に積み重ね２重実装することによって回路基板への実
装効率を格段に向上できるといった実用上極めて有用な
効果を発揮する。
【図面の簡単な説明】
第１図（ａ）、　（ｂ）、　（Ｃ）は本発明による実施
例１の実装工程順を示す側断面図、 第２図（ａ）、　（ｂ）、　（Ｃ）は本発明による実施
例２の実装工程順を示す側断面図、 第３図は本発明による実施例３の側断面図、第４図は本
発明による実施例４の側断面図、第５図は本発明による
実施例５の側断面図、第６図は従来技術による側断面図
、 である。 図において、 ｌはフェースダウン型半導体装置（フリップチップ型半
導体装置）、 １−１は接合材、 ２はペアチップ型半導体装置、 ２−１は電極パッド、 ２−２はボンディング線、 ３はビームリード型半導体装置、 ４は回路基板、 ４−１はランド、 ５はリードフレーム、 ６は樹脂材、 ７は接地用リード、 を示す。 第２図

Claims (1)

  1. 【特許請求の範囲】 〔１〕回路が形成されていない半導体装置（１、２）の
    それぞれの面を互いに接合する工程を含むことを特徴と
    する半導体装置の実装方法。 〔２〕上記接合した半導体装置（１、２）をそれぞれリ
    ードフレーム（５）に接続した後、樹脂材（６）にてモ
    ールド成形する工程を含むことを特徴とする特許請求の
    範囲第１項記載の半導体装置の実装方法。 〔３〕上記半導体装置（１、２）間に接地用リード（７
    ）を挟着する工程を含むことを特徴とする特許請求の範
    囲第１項記載の半導体装置の実装方法。
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