JPS6316935B2 - - Google Patents
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- JPS6316935B2 JPS6316935B2 JP54089718A JP8971879A JPS6316935B2 JP S6316935 B2 JPS6316935 B2 JP S6316935B2 JP 54089718 A JP54089718 A JP 54089718A JP 8971879 A JP8971879 A JP 8971879A JP S6316935 B2 JPS6316935 B2 JP S6316935B2
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- circuit
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- clock
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- 238000001514 detection method Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
この発明はPM符号を用いた部分同期伝送方式
において、論理操作のみによつて信号再生を行な
うPM符号再生装置に関するものである。
において、論理操作のみによつて信号再生を行な
うPM符号再生装置に関するものである。
情報処理装置間の部分同期信号伝送では、並列
伝送方式と共に並列信号を多重化により直列信号
に変換して伝送する直列伝送方式もかなり使用さ
れている。直列伝送方式では受信側において信号
識別を行うために必要なクロツクがデータと共に
伝送されるが、通常伝送符号にはデータとクロツ
クとを兼ね備えたセルフクロツク符号が用いられ
る。セルフクロツク符号としては種々の符号が用
いられているが、クロツク信号成分が豊富な符号
の１つにPM（Phase Modulation）符号がある。
PM符号はNRZ（Non Return to Zero）符号の
データを１ビツト毎に２分割し、“１”を“01”
（または“10”）に、また“０”を“10”（または
“01”）に変換したものである。
伝送方式と共に並列信号を多重化により直列信号
に変換して伝送する直列伝送方式もかなり使用さ
れている。直列伝送方式では受信側において信号
識別を行うために必要なクロツクがデータと共に
伝送されるが、通常伝送符号にはデータとクロツ
クとを兼ね備えたセルフクロツク符号が用いられ
る。セルフクロツク符号としては種々の符号が用
いられているが、クロツク信号成分が豊富な符号
の１つにPM（Phase Modulation）符号がある。
PM符号はNRZ（Non Return to Zero）符号の
データを１ビツト毎に２分割し、“１”を“01”
（または“10”）に、また“０”を“10”（または
“01”）に変換したものである。
従来PM符号を用いた伝送方式における信号再
生回路は第１図のように構成されていた。即ち受
信信号は増幅回路等により波形整形された後、信
号入力端１へ入力され、これよりワンシヨツト回
路２及びデータ判別回路３のデータ入力端へ供給
される。ワンシヨツト回路２の出力端は位相比較
器４の入力端へ接続され、位相比較器４の出力信
号は低域フイルタ５を通つた後、電圧制御発振器
６へ入力される。電圧制御発振器６の出力端は位
相比較器４のもう一方の入力端及び分周回路７の
入力端へ接続される。分周回路７の出力端はデー
タ判別回路３のクロツク入力端及びクロツク出力
端９へ接続され、データ判別回路３の出力信号は
データ出力端１１へ供給される。位相比較器４、
低域フイルタ５、電圧制御発振器６は位相同期ル
ープ、いわゆるPLL（Phase Lockcd Loop）回
路１２を構成している。
生回路は第１図のように構成されていた。即ち受
信信号は増幅回路等により波形整形された後、信
号入力端１へ入力され、これよりワンシヨツト回
路２及びデータ判別回路３のデータ入力端へ供給
される。ワンシヨツト回路２の出力端は位相比較
器４の入力端へ接続され、位相比較器４の出力信
号は低域フイルタ５を通つた後、電圧制御発振器
６へ入力される。電圧制御発振器６の出力端は位
相比較器４のもう一方の入力端及び分周回路７の
入力端へ接続される。分周回路７の出力端はデー
タ判別回路３のクロツク入力端及びクロツク出力
端９へ接続され、データ判別回路３の出力信号は
データ出力端１１へ供給される。位相比較器４、
低域フイルタ５、電圧制御発振器６は位相同期ル
ープ、いわゆるPLL（Phase Lockcd Loop）回
路１２を構成している。
また第２図は第１図の要部における信号波形例
を示したもので、ａは信号入力端１における入力
信号、ｂはクロツク出力端９に出力されるクロツ
ク、ｃはデータ出力端１１に出力されるデータで
ある。
を示したもので、ａは信号入力端１における入力
信号、ｂはクロツク出力端９に出力されるクロツ
ク、ｃはデータ出力端１１に出力されるデータで
ある。
次にこの従来例における動作を説明する。ワン
シヨツト回路２によつて入力信号ａの立上がり、
立下がりに対応する各パルスを発生し、これを位
相比較器４へ入力する。PLL回路１２によつて
入力信号ａの立上がり、立下がりと位相がほゞ同
期した信号が発生し、これを分周回路７により２
分の１に分周してクロツクｂが得られる。データ
判別回路３では入力信号ａとクロツクｂとを用い
て論理操作によりデータを判別する。PLL回路
１２ではまず位相比較器４によつて、入力信号ａ
の周波数並びに位相と電圧制御発振器６の発振周
波数並びに位相とを比較し、その誤差に比例した
電圧を発生する。この誤差電圧は低域フイルタ５
を通つて電圧制御発振器６の制御端子に加えら
れ、入力信号と電圧制御発振器６の発振周波数差
並びに位相差を低減する方向に発振周波数を変化
させる。この結果電圧制御発振器６は入力信号に
引き込まれ、発振周波数が安定する。
シヨツト回路２によつて入力信号ａの立上がり、
立下がりに対応する各パルスを発生し、これを位
相比較器４へ入力する。PLL回路１２によつて
入力信号ａの立上がり、立下がりと位相がほゞ同
期した信号が発生し、これを分周回路７により２
分の１に分周してクロツクｂが得られる。データ
判別回路３では入力信号ａとクロツクｂとを用い
て論理操作によりデータを判別する。PLL回路
１２ではまず位相比較器４によつて、入力信号ａ
の周波数並びに位相と電圧制御発振器６の発振周
波数並びに位相とを比較し、その誤差に比例した
電圧を発生する。この誤差電圧は低域フイルタ５
を通つて電圧制御発振器６の制御端子に加えら
れ、入力信号と電圧制御発振器６の発振周波数差
並びに位相差を低減する方向に発振周波数を変化
させる。この結果電圧制御発振器６は入力信号に
引き込まれ、発振周波数が安定する。
このように従来PM符号の再生回路では、帰還
ループを有するPLL回路１２を用いてクロツク
抽出を行つているため、周波数並びに位相の安定
したクロツクを得るまでに一定時間を要する。よ
つてデータを送信する際に先頭に同期引込み用と
して数十〜百ビツト程度の例えばオール“１”の
ような一定パターンを付加する必要があつた。こ
のため同期引込み用パターンの付加によるデータ
の遅延時間が情報処理装置の処理時間を著しく増
大させると共に、回路が複雑なため高価となる欠
点があつた。
ループを有するPLL回路１２を用いてクロツク
抽出を行つているため、周波数並びに位相の安定
したクロツクを得るまでに一定時間を要する。よ
つてデータを送信する際に先頭に同期引込み用と
して数十〜百ビツト程度の例えばオール“１”の
ような一定パターンを付加する必要があつた。こ
のため同期引込み用パターンの付加によるデータ
の遅延時間が情報処理装置の処理時間を著しく増
大させると共に、回路が複雑なため高価となる欠
点があつた。
この発明はかかる欠点を解消するもので、波形
整形された受信信号から論理ゲートと遅延線との
組合せでクロツク及びデータを再生することを特
徴とし、その目的は同期引込み用パターンを不要
とすることによつて処理時間の向上をはかると共
に回路を簡単化することにある。
整形された受信信号から論理ゲートと遅延線との
組合せでクロツク及びデータを再生することを特
徴とし、その目的は同期引込み用パターンを不要
とすることによつて処理時間の向上をはかると共
に回路を簡単化することにある。
第３図にこの発明の実施例を示す。出力信号は
増幅回路等により波形整形された後、信号入力端
１へ入力され、更にインバータ１３、Andゲート
１４及びEx−Orゲート１５各々の入力端へ供給
される。インバータ１３の出力端はAndゲート１
６、遅延線１７及びEx−Norゲート１８各々の
入力端へ接続され、遅延線１７の出力端はEx−
Norゲート１８のもう一方の入力端へ接続され
る。Ex−Norゲート１８の出力端はAndゲート
１４，１６の各他方の入力端へ接続され、これら
の出力端は各々SRフリツプフロツプ１９のＳ端
子、Ｒ端子へ接続される。SRフリツプフロツプ
１９のＱ端子出力はEx−Orゲート１５の入力端
へ供給され、その出力端はクロツク出力端９へ接
続される。一方フリツプフロツプ１９の端子出
力はデータ出力端１１へ供給される。
増幅回路等により波形整形された後、信号入力端
１へ入力され、更にインバータ１３、Andゲート
１４及びEx−Orゲート１５各々の入力端へ供給
される。インバータ１３の出力端はAndゲート１
６、遅延線１７及びEx−Norゲート１８各々の
入力端へ接続され、遅延線１７の出力端はEx−
Norゲート１８のもう一方の入力端へ接続され
る。Ex−Norゲート１８の出力端はAndゲート
１４，１６の各他方の入力端へ接続され、これら
の出力端は各々SRフリツプフロツプ１９のＳ端
子、Ｒ端子へ接続される。SRフリツプフロツプ
１９のＱ端子出力はEx−Orゲート１５の入力端
へ供給され、その出力端はクロツク出力端９へ接
続される。一方フリツプフロツプ１９の端子出
力はデータ出力端１１へ供給される。
第４図は第３図における各部信号波形のタイム
チヤートを示したものである。ｄは信号入力端１
における入力信号、ｅはインバータ１３の出力信
号、ｆは遅延時間がクロツク周期の1/2の遅延線
１７の出力信号、ｇはEx−Norゲート１８の出
力信号、ｈ，ｉは各々Andゲート１４，１６の出
力信号、ｊ，ｋは各々SRフリツプフロツプ１９
のＱ端子、端子の出力信号、ｌはEx−Orゲー
ト１５の出力信号である。
チヤートを示したものである。ｄは信号入力端１
における入力信号、ｅはインバータ１３の出力信
号、ｆは遅延時間がクロツク周期の1/2の遅延線
１７の出力信号、ｇはEx−Norゲート１８の出
力信号、ｈ，ｉは各々Andゲート１４，１６の出
力信号、ｊ，ｋは各々SRフリツプフロツプ１９
のＱ端子、端子の出力信号、ｌはEx−Orゲー
ト１５の出力信号である。
PM符号ではビツト位相の同期をとるためデー
タの第１ビツトを論理“０”または“１”のいず
れかに固定するかまたは従来例で述べたように同
期引込み用パターンを必要とする。第４図の入力
信号ｄの第１ビツト“１”はデータの先頭に付加
したダミービツトである。
タの第１ビツトを論理“０”または“１”のいず
れかに固定するかまたは従来例で述べたように同
期引込み用パターンを必要とする。第４図の入力
信号ｄの第１ビツト“１”はデータの先頭に付加
したダミービツトである。
次にこの実施例における動作を説明する。入力
信号ｄに示されているようにPM符号ではデータ
が“１”から“０”へあるいは“０”から“１”
へ変化するときにパルス幅が、“１”あるいは
“０”が連続するときに比べ２倍となる。これに
着目してインバータ１３の出力信号ｅと、遅延線
１７を用いてこの信号ｅをクロツク周期T0の２
分の１だけ遅延させた信号ｆとをEx−Norゲー
ト１８に入力することにより、データの変化点が
検出でき、データが変化するときに論理レベルが
“１”となる信号ｇが上記Ex−Norゲート１８の
出力端に得られる。従つてインバータ１３、遅延
回路１７及びEx−Norゲート１８は変化点検出
回路２１を構成している。
信号ｄに示されているようにPM符号ではデータ
が“１”から“０”へあるいは“０”から“１”
へ変化するときにパルス幅が、“１”あるいは
“０”が連続するときに比べ２倍となる。これに
着目してインバータ１３の出力信号ｅと、遅延線
１７を用いてこの信号ｅをクロツク周期T0の２
分の１だけ遅延させた信号ｆとをEx−Norゲー
ト１８に入力することにより、データの変化点が
検出でき、データが変化するときに論理レベルが
“１”となる信号ｇが上記Ex−Norゲート１８の
出力端に得られる。従つてインバータ１３、遅延
回路１７及びEx−Norゲート１８は変化点検出
回路２１を構成している。
次にこの信号ｇをデータの“１”から“０”へ
の変化に対応するものと、反対に“０”から
“１”への変化に対応するものとに分離する。す
なわち、信号ｇと入力信号ｄとをAndゲート１４
に入力して、その出力端にデータが“１”から
“０”へ変化するときに論理レベルが“１”とな
る信号ｈが得られる。一方、信号ｇとインバータ
出力信号ｅとをAndゲート１６に入力して、その
出力端にデータが“０”から“１”へ変化すると
きに“１”となる信号ｉが得られる。この信号
ｈ，ｉを各々SRフリツプフロツプ１９のＳ端子、
Ｒ端子に入力することにより、端子にデータｋ
が得られる。つまりAndゲート１４，１６及びフ
リツプフロツプ１９はデータ再生回路２２を構成
している。また、Ｑ端子出力信号ｊと入力信号ｄ
とをEx−Orゲート１５に入力して、その出力端
にクロツクｌが得られる。従つてEx−Orゲート
１５はクロツク再生回路２３を構成している。
の変化に対応するものと、反対に“０”から
“１”への変化に対応するものとに分離する。す
なわち、信号ｇと入力信号ｄとをAndゲート１４
に入力して、その出力端にデータが“１”から
“０”へ変化するときに論理レベルが“１”とな
る信号ｈが得られる。一方、信号ｇとインバータ
出力信号ｅとをAndゲート１６に入力して、その
出力端にデータが“０”から“１”へ変化すると
きに“１”となる信号ｉが得られる。この信号
ｈ，ｉを各々SRフリツプフロツプ１９のＳ端子、
Ｒ端子に入力することにより、端子にデータｋ
が得られる。つまりAndゲート１４，１６及びフ
リツプフロツプ１９はデータ再生回路２２を構成
している。また、Ｑ端子出力信号ｊと入力信号ｄ
とをEx−Orゲート１５に入力して、その出力端
にクロツクｌが得られる。従つてEx−Orゲート
１５はクロツク再生回路２３を構成している。
上記の実施例では、第４図のタイムチヤートに
示されているように、最後のビツトが“１”でも
“０”でも遅延線１７の存在によりその最後のデ
ータの直後にSRフリツプフロツプ１９のＲ端子
に入力される信号ｉが“１”となるので、上記
SRフリツプフロツプ１９はデータが終了した後
では常にリセツトされている。従つてこの再生装
置を用いれば送信側においてデータの先頭に
“１”のダミーを１ビツトだけ付加するだけで任
意のビツト数のデータ及びクロツクをくりかえし
再生することができる。
示されているように、最後のビツトが“１”でも
“０”でも遅延線１７の存在によりその最後のデ
ータの直後にSRフリツプフロツプ１９のＲ端子
に入力される信号ｉが“１”となるので、上記
SRフリツプフロツプ１９はデータが終了した後
では常にリセツトされている。従つてこの再生装
置を用いれば送信側においてデータの先頭に
“１”のダミーを１ビツトだけ付加するだけで任
意のビツト数のデータ及びクロツクをくりかえし
再生することができる。
以上説明したようにこの発明による再生装置を
用いれば、PM符号を用いた部分同期伝送方式に
おいて信号再生のためにデータの先頭に付加しな
ければならないダミーが１ビツトだけでよく、か
つ論理ゲートと遅延線との組合せでデータ及びク
ロツクを容易に再生できるので処理時間の向上が
はかれると共に回路の簡単化により低価格化がは
かれる利点がある。
用いれば、PM符号を用いた部分同期伝送方式に
おいて信号再生のためにデータの先頭に付加しな
ければならないダミーが１ビツトだけでよく、か
つ論理ゲートと遅延線との組合せでデータ及びク
ロツクを容易に再生できるので処理時間の向上が
はかれると共に回路の簡単化により低価格化がは
かれる利点がある。
第１図はPM符号を用いた伝送方式における従
来の再生装置を示す論理回路図、第２図は第１図
における要部の信号波形を示すタイムチヤート、
第３図はこの発明によるPM符号再生装置の一実
施例を示す論理回路図、第４図は第３図における
各部信号波形を示すタイムチヤートである。 １：信号入力端、２：ワンシヨツト回路、３：
データ判別回路、４：位相比較器、５：低域フイ
ルタ、６：電圧制御発振器、７：分周回路、９：
クロツク出力端、１１：データ出力端、１２：
PLL回路、１７：遅延線、２１：変化点検出回
路、２２：データ再生回路、２３：クロツク再生
回路。
来の再生装置を示す論理回路図、第２図は第１図
における要部の信号波形を示すタイムチヤート、
第３図はこの発明によるPM符号再生装置の一実
施例を示す論理回路図、第４図は第３図における
各部信号波形を示すタイムチヤートである。 １：信号入力端、２：ワンシヨツト回路、３：
データ判別回路、４：位相比較器、５：低域フイ
ルタ、６：電圧制御発振器、７：分周回路、９：
クロツク出力端、１１：データ出力端、１２：
PLL回路、１７：遅延線、２１：変化点検出回
路、２２：データ再生回路、２３：クロツク再生
回路。
Claims (1)
- 【特許請求の範囲】 １ 先頭に１ビツトのダミービツトが付加された
PM符号信号を受信する装置において、 受信信号とその受信信号をそのクロツク周期の
２分の１遅延させた信号とから排他的NORゲー
トによりデータの変化点を検出して、その変化点
に対応した信号を作る変化点検出回路と、 その変化点に対応した信号を、これと上記受信
信号及びその反転信号との各論理積をとるゲート
回路により論理“０”から“１”への変化に対応
する信号と、論理“１”から“０”への変化に対
応する信号とに分離し、これらの分離した信号に
よつてフリツプフロツプ回路をセツト、リセツト
させてデータを再生するデータ再生回路と、 その再生されたデータと上記受信信号とから排
他的ORゲートによりクロツクを再生するクロツ
ク再生回路とを具備することを特徴とするPM符
号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8971879A JPS5613859A (en) | 1979-07-13 | 1979-07-13 | Pm code reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8971879A JPS5613859A (en) | 1979-07-13 | 1979-07-13 | Pm code reproducing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5613859A JPS5613859A (en) | 1981-02-10 |
| JPS6316935B2 true JPS6316935B2 (ja) | 1988-04-12 |
Family
ID=13978540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8971879A Granted JPS5613859A (en) | 1979-07-13 | 1979-07-13 | Pm code reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5613859A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3230836A1 (de) * | 1982-08-19 | 1984-02-23 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Bi-phase-decoder |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081463A (ja) * | 1973-11-20 | 1975-07-02 |
-
1979
- 1979-07-13 JP JP8971879A patent/JPS5613859A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081463A (ja) * | 1973-11-20 | 1975-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5613859A (en) | 1981-02-10 |
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