JPS6316716A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS6316716A JPS6316716A JP61159742A JP15974286A JPS6316716A JP S6316716 A JPS6316716 A JP S6316716A JP 61159742 A JP61159742 A JP 61159742A JP 15974286 A JP15974286 A JP 15974286A JP S6316716 A JPS6316716 A JP S6316716A
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- Japan
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- 230000000694 effects Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 230000002411 adverse Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- WDQNIWFZKXZFAY-UHFFFAOYSA-M fentin acetate Chemical compound CC([O-])=O.C1=CC=CC=C1[Sn+](C=1C=CC=CC=1)C1=CC=CC=C1 WDQNIWFZKXZFAY-UHFFFAOYSA-M 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Memories (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はメモリに使用される昇圧回路に関する。
（従来の技術）
一般に、不揮発性半導体メモリにおける昇圧回路は、メ
モリの書き込み時における電圧を昇圧し、書き込み特性
を良くするという目的で使用される。
モリの書き込み時における電圧を昇圧し、書き込み特性
を良くするという目的で使用される。
この場合、昇圧回路がなければ、書き込み電圧はトラン
ジスタの基板バイアスを考慮したしきい値電圧ｖｔｈ分
電圧が下がってしまい書き込み特性が悪くなる。この為
、昇圧回路を使用することによシ、はじめからトランジ
スタのしきい値電圧Ｖｔｈ分書き込み電圧を上げておき
書き込み特性を改善している。
ジスタの基板バイアスを考慮したしきい値電圧ｖｔｈ分
電圧が下がってしまい書き込み特性が悪くなる。この為
、昇圧回路を使用することによシ、はじめからトランジ
スタのしきい値電圧Ｖｔｈ分書き込み電圧を上げておき
書き込み特性を改善している。
第５図は従来の昇圧回路を示す。即ち、パルスを発生さ
せるリングオシュレータ回路（以下ｏｓｃと称する）１
によって発生されたパルスはインバータのエンハンスメ
ント形トランジスタＴ２゜Ｔ４に入力される。また、デ
ィプレッション形トランジスタＴＩ、Ｔ３のドレインは
それぞれ書き込み用の第３の電源ｖｐｐに接続され、Ｏ
２０Ｉの出力波形によって′″１”、′Ｏ＃が切換る。
せるリングオシュレータ回路（以下ｏｓｃと称する）１
によって発生されたパルスはインバータのエンハンスメ
ント形トランジスタＴ２゜Ｔ４に入力される。また、デ
ィプレッション形トランジスタＴＩ、Ｔ３のドレインは
それぞれ書き込み用の第３の電源ｖｐｐに接続され、Ｏ
２０Ｉの出力波形によって′″１”、′Ｏ＃が切換る。
この時のインバータの出力（ノードＢ）の波形は第７図
のようになる。インバータの出力でめるノードＢにはノ
ードＡが容量結合され、このノードＢとノードＡ間のキ
ャパシタを充電するためトランジスタＴ５．Ｔ６．Ｔ７
．Ｔｌの回路がある。すなわち、トランジスタＴ５のゲ
ートＨＫ“ハイ”レベルの信号が入ることによシ充電を
はじめ、ノードＡはトランジスタＴ５．Ｔ６によって第
１の電源電圧（Ｖｃ ｃ ）よりトランジスタのしきい
値電圧ｖｔｈ分低い電圧に充電てれる。この時、 Ｏ２
０Ｉの出力は帆ロー”レベルになっているが、これが１
ハイルベルになると、ノードＢがトランジスタＴ３よシ
第３の電源電圧（ｖｐｐ ）まで充電され、ノードＡは
この“ロー”レベルから１ハイ”レベルに対応し昇圧さ
れる。実際はノードＢとノードＡ間のキャパシタの能力
により第１の電源電圧（Ｖｃｃ）に充電されていたノー
ドＡの電圧がＯ２０Ｉの６ハイ”レベルの信号によって
４ｖぐらい昇圧されＯＶｉ度となる。この昇圧された電
圧がダイオード接続されたトランジスタで７を介してト
ランジスタＴ８のゲートに加わシトランジスタＴ８を動
作し、これによシトランジスタＴ６が動作してノードＡ
が第１の電源電圧（ＶＣＣ）以上に昇圧される。この時
、Ｏ２０Ｊの出力は１０−”レベルに対応している。こ
のように連続的なＯ２０Ｉの“ハイ２レベル。
のようになる。インバータの出力でめるノードＢにはノ
ードＡが容量結合され、このノードＢとノードＡ間のキ
ャパシタを充電するためトランジスタＴ５．Ｔ６．Ｔ７
．Ｔｌの回路がある。すなわち、トランジスタＴ５のゲ
ートＨＫ“ハイ”レベルの信号が入ることによシ充電を
はじめ、ノードＡはトランジスタＴ５．Ｔ６によって第
１の電源電圧（Ｖｃ ｃ ）よりトランジスタのしきい
値電圧ｖｔｈ分低い電圧に充電てれる。この時、 Ｏ２
０Ｉの出力は帆ロー”レベルになっているが、これが１
ハイルベルになると、ノードＢがトランジスタＴ３よシ
第３の電源電圧（ｖｐｐ ）まで充電され、ノードＡは
この“ロー”レベルから１ハイ”レベルに対応し昇圧さ
れる。実際はノードＢとノードＡ間のキャパシタの能力
により第１の電源電圧（Ｖｃｃ）に充電されていたノー
ドＡの電圧がＯ２０Ｉの６ハイ”レベルの信号によって
４ｖぐらい昇圧されＯＶｉ度となる。この昇圧された電
圧がダイオード接続されたトランジスタで７を介してト
ランジスタＴ８のゲートに加わシトランジスタＴ８を動
作し、これによシトランジスタＴ６が動作してノードＡ
が第１の電源電圧（ＶＣＣ）以上に昇圧される。この時
、Ｏ２０Ｊの出力は１０−”レベルに対応している。こ
のように連続的なＯ２０Ｉの“ハイ２レベル。
―ロー”レベルに制御されノードＡ、ノードＯＵＴは昇
圧される。この時のノードＯＵＴの出力波形を第６図に
示す。
圧される。この時のノードＯＵＴの出力波形を第６図に
示す。
また、前記トランジスタＴ５ 、Ｔ８に於いては、第１
の電源電圧（Ｖｃｅ）までの充電はトランジスタＴ５が
行なうが、昇圧され第１の電源電圧（Ｖｃ ｃ ）以上
になると、トランジスタＴ５はカットオフしトランジス
タで８が充電を行なう。
の電源電圧（Ｖｃｅ）までの充電はトランジスタＴ５が
行なうが、昇圧され第１の電源電圧（Ｖｃ ｃ ）以上
になると、トランジスタＴ５はカットオフしトランジス
タで８が充電を行なう。
このようにして充電された電圧がノードＯＵＴに出力さ
れるが、ノードＯＵＴの最高電位はリミッタを構成する
エンハンスメント型トランジスタＴ９゜Ｔｌ Ｏ、ＴＩ
Ｊのしきい値電圧ｖｔｈによって決定される。この接
続は第３の電源ＶＰＰに対し逆向きのダイオード接続に
なっておシノードＯＵＴの電圧が第３の電源電圧（Ｖｐ
ｐ）よシトランジスタＴ９゜Ｔｌ Ｏ、ＴＩ Ｊの基板
バイアスを考慮した時のしきい値電圧ｖｔｈ分高くなっ
た時だけ導通状態となシ、ノードＯＵＴの電圧を基板バ
イアスを考慮した時のトランジスタＴ９．ＴＩＯ，Ｔｌ
ｌのしきい値電圧ｖｔｈ分を第３の電源電圧（Ｖｐｐ）
Ｋ加えたレベルに保つ。
れるが、ノードＯＵＴの最高電位はリミッタを構成する
エンハンスメント型トランジスタＴ９゜Ｔｌ Ｏ、ＴＩ
Ｊのしきい値電圧ｖｔｈによって決定される。この接
続は第３の電源ＶＰＰに対し逆向きのダイオード接続に
なっておシノードＯＵＴの電圧が第３の電源電圧（Ｖｐ
ｐ）よシトランジスタＴ９゜Ｔｌ Ｏ、ＴＩ Ｊの基板
バイアスを考慮した時のしきい値電圧ｖｔｈ分高くなっ
た時だけ導通状態となシ、ノードＯＵＴの電圧を基板バ
イアスを考慮した時のトランジスタＴ９．ＴＩＯ，Ｔｌ
ｌのしきい値電圧ｖｔｈ分を第３の電源電圧（Ｖｐｐ）
Ｋ加えたレベルに保つ。
以上のように、ノードＢとノードＡの容量結合により、
ノードＢの電位の上昇がノードＡに伝達され、ノードＡ
の電位が上昇し、これがダイオード接続されたトランジ
スタＴ７ｔ−介しノードＯＵＴに伝達される。この時ノ
ードＯＵＴの電位は前記トランジスタＴ９．ＴＩＯ，Ｔ
ｌｌのしきい値電圧と第３の電源電圧（ｖｐｐ）の和よ
シも大きな値に一時上昇され、第６図に示すよりなノ９
ルス状波形Ｐが現われる。そして、このノードＯＵＴ
（Ｄ電位がトランジスタＴ１１．Ｔ１０．Ｔ９を介し第
３の電源電圧（Ｖｐｐ）に放電され、飽和電圧としてト
ランジスタＴ９．ＴＩＯ，Ｔｌｌのしきい値電圧と第３
の電源電圧（Ｖｐｐ）の和の値になる。
ノードＢの電位の上昇がノードＡに伝達され、ノードＡ
の電位が上昇し、これがダイオード接続されたトランジ
スタＴ７ｔ−介しノードＯＵＴに伝達される。この時ノ
ードＯＵＴの電位は前記トランジスタＴ９．ＴＩＯ，Ｔ
ｌｌのしきい値電圧と第３の電源電圧（ｖｐｐ）の和よ
シも大きな値に一時上昇され、第６図に示すよりなノ９
ルス状波形Ｐが現われる。そして、このノードＯＵＴ
（Ｄ電位がトランジスタＴ１１．Ｔ１０．Ｔ９を介し第
３の電源電圧（Ｖｐｐ）に放電され、飽和電圧としてト
ランジスタＴ９．ＴＩＯ，Ｔｌｌのしきい値電圧と第３
の電源電圧（Ｖｐｐ）の和の値になる。
このように、第５図に示す昇圧回路によシ昇圧された電
圧波形がノ９ルス状波形を含んでいても、周辺回路上Ｎ
チャネル型ＭＯ８）ランジスタで構成した場合には影響
することはなかった。しかしながら、周辺回路をＣＭＯ
！ｉ！ ）ランジスタの回路で構成した場合には、第８
図に示すよりなフィードバック回路に於いて問題が起こ
ってくる。すなわち、Ｔ３０．Ｔ３１はエンハンスメン
ト型のＰＭＯＳトランジスタであシ、Ｎ−ウェルがドレ
インに接続嘔れている。ＳＷは昇圧回路によって昇圧さ
れた電圧で、第５図のノードＯＵＴに出力される電圧で
ある。この電圧ＳＷにパルス状波形Ｐが出ると、トラン
ジスタＴ３０．Ｔ３１のドレインはＮ−ウェルよりも電
位の伝わり方が速く、ドレインの方がＮ−ウェルよシも
電位が高くなシ、ドレインよυＮ−ウェルに電流が流れ
ラッチアップの原因となる。
圧波形がノ９ルス状波形を含んでいても、周辺回路上Ｎ
チャネル型ＭＯ８）ランジスタで構成した場合には影響
することはなかった。しかしながら、周辺回路をＣＭＯ
！ｉ！ ）ランジスタの回路で構成した場合には、第８
図に示すよりなフィードバック回路に於いて問題が起こ
ってくる。すなわち、Ｔ３０．Ｔ３１はエンハンスメン
ト型のＰＭＯＳトランジスタであシ、Ｎ−ウェルがドレ
インに接続嘔れている。ＳＷは昇圧回路によって昇圧さ
れた電圧で、第５図のノードＯＵＴに出力される電圧で
ある。この電圧ＳＷにパルス状波形Ｐが出ると、トラン
ジスタＴ３０．Ｔ３１のドレインはＮ−ウェルよりも電
位の伝わり方が速く、ドレインの方がＮ−ウェルよシも
電位が高くなシ、ドレインよυＮ−ウェルに電流が流れ
ラッチアップの原因となる。
また、ノードＯＵＴ １よシトランジスタＴ３０のゲー
トにフィードバックしているが、ノード０ＵＴ１に“ハ
イ”レベルが出力されている時はフィードバックによっ
てトランジスタＴ３０のｆ−）にも“ハイ”レベルがか
がシ、トランジスタＴ３０はオフして流れない。しかし
、電圧ＳＷにパルス状波形Ｐが出るとノードＯＵＴ １
にも同様の波形が出力されるが、これが時間的に遅れて
出力されるため電圧が直接印加されるトランジスタＴ３
０のソース電位よりもトランジスタＴ３０のダート電位
の変化が遅れてかかるため、このトランジスタ３０のｅ
−）がトランジスタＴ３０のしきい値電圧ｖｔｈ分低く
なった時、トランジスタＴ３０はオンして流れはじめ、
トランジスタＴ３２のダートにかがシトランジスタＴ３
２）５−オンして流れはじめ、ノードＯＵＴ ｌの出力
が下がシ誤動作の原因となる。
トにフィードバックしているが、ノード０ＵＴ１に“ハ
イ”レベルが出力されている時はフィードバックによっ
てトランジスタＴ３０のｆ−）にも“ハイ”レベルがか
がシ、トランジスタＴ３０はオフして流れない。しかし
、電圧ＳＷにパルス状波形Ｐが出るとノードＯＵＴ １
にも同様の波形が出力されるが、これが時間的に遅れて
出力されるため電圧が直接印加されるトランジスタＴ３
０のソース電位よりもトランジスタＴ３０のダート電位
の変化が遅れてかかるため、このトランジスタ３０のｅ
−）がトランジスタＴ３０のしきい値電圧ｖｔｈ分低く
なった時、トランジスタＴ３０はオンして流れはじめ、
トランジスタＴ３２のダートにかがシトランジスタＴ３
２）５−オンして流れはじめ、ノードＯＵＴ ｌの出力
が下がシ誤動作の原因となる。
（発明が解決しようとする問題点）
本発明は、従来技術が昇圧された出力電圧にパルス状波
形を含むという点に鑑みてなされたもので、昇圧された
出力電圧からパルス状波形を除去することによシ、０Ｍ
Ｏ８）ランジスタで構成した周辺回路への悪影響を取り
除き得る昇圧回路を提供することを目的とする。
形を含むという点に鑑みてなされたもので、昇圧された
出力電圧からパルス状波形を除去することによシ、０Ｍ
Ｏ８）ランジスタで構成した周辺回路への悪影響を取り
除き得る昇圧回路を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
上記目的を達成するため、容量結合された第１０ノード
および第２のノードと、この第１のノードにパルスを供
給する第１の回路と、前記第２のノードを充電する第２
の回路と、前記第２のノードと第３のノード間にダイオ
ード接続されたトランジスタと、前記第３のノードに接
続され第３のノードの電位を決める第３の回路と、前記
第３のノードに抽出される電圧波形からパルス状波形を
除去するために設けられたパルスの電位変化をゆるやか
にする第４の回路とよシなるものでおる。
および第２のノードと、この第１のノードにパルスを供
給する第１の回路と、前記第２のノードを充電する第２
の回路と、前記第２のノードと第３のノード間にダイオ
ード接続されたトランジスタと、前記第３のノードに接
続され第３のノードの電位を決める第３の回路と、前記
第３のノードに抽出される電圧波形からパルス状波形を
除去するために設けられたパルスの電位変化をゆるやか
にする第４の回路とよシなるものでおる。
（作用）
上記手段のように、昇圧回路に流れるパルスの電位をゆ
るやかにする回路を設けることによシ、昇圧された出力
電圧からパルス状波形を除去することができるため、０
ＭＯ８）ランジスタで構成した周辺回路への悪影響を取
シ除くことができる。
るやかにする回路を設けることによシ、昇圧された出力
電圧からパルス状波形を除去することができるため、０
ＭＯ８）ランジスタで構成した周辺回路への悪影響を取
シ除くことができる。
（実施例）
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例を示し、第５図と同一部
分は同一符号を付してその説明を省略する。すなわち１
．ノードＡとノードＢは容量結合され、このノードＢに
はＯ２０１、）ランジスタＴ １゜Ｔ、？、ＴＪ、Ｔ４
、第２の電源Ｖ、ｌＩ、第３の電源ＶＰｐよシなるノー
ドＢにノクルスを供給する回路が接続される。前記ノー
ドＡにはトランジスタＴ ５゜Ｔ６．Ｔ７．ＴＭ、第１
の電源Ｖｃｃ、第３の電源ＶＰＰよシなるノードＡを充
電する回路が接続され、前記トランジスタＴ７はノード
ＡとノードＯＵＴ間にダイオード接続される。前記ノー
ドＯＵＴにはトランジスタ’ｆ９．ＴＩＯ，Ｔｌｌ、第
３の電源ＶＰＰよシなるノードＯＵＴの電位を決める回
路が接続される。前記トランジスタＴ３のダートにはデ
ィプレッジ曹ン型トランジスタＴＡのダートが接続され
、このトランジスタＴＡのドレインおよびソースは第２
の電源Ｖｓｓに接続される。
分は同一符号を付してその説明を省略する。すなわち１
．ノードＡとノードＢは容量結合され、このノードＢに
はＯ２０１、）ランジスタＴ １゜Ｔ、？、ＴＪ、Ｔ４
、第２の電源Ｖ、ｌＩ、第３の電源ＶＰｐよシなるノー
ドＢにノクルスを供給する回路が接続される。前記ノー
ドＡにはトランジスタＴ ５゜Ｔ６．Ｔ７．ＴＭ、第１
の電源Ｖｃｃ、第３の電源ＶＰＰよシなるノードＡを充
電する回路が接続され、前記トランジスタＴ７はノード
ＡとノードＯＵＴ間にダイオード接続される。前記ノー
ドＯＵＴにはトランジスタ’ｆ９．ＴＩＯ，Ｔｌｌ、第
３の電源ＶＰＰよシなるノードＯＵＴの電位を決める回
路が接続される。前記トランジスタＴ３のダートにはデ
ィプレッジ曹ン型トランジスタＴＡのダートが接続され
、このトランジスタＴＡのドレインおよびソースは第２
の電源Ｖｓｓに接続される。
すなわち、前記トランジスタＴＡをキャノ臂シタとして
使用することによシ、トランジスタＴ３のダートに加わ
る・ぐルスの電位変化をゆるやかにし、トランジスタＴ
３のドレインからソースに流れる／４’ルスの電位変化
をゆるやかにし、ノードＢでの電位変化をゆるやかにす
る。従りて、ノードＢとノードＡの容量結合により、ノ
ードＢの電位がノードＡに伝達され、ノードＡの電位が
上昇し、これがダイオード接続されたトランジスタＴ７
を介し、ノードＯＵＴに伝達でれる時、ノードＢでの電
位変化をゆるやかにしているため、ノードＯＵＴの電位
は前記トランジスタＴ９ 、 Ｔｌ Ｏ、Ｔｌ １のし
きい値電圧と第３の電源電圧（Ｖｐ ｐ ）の和よシも
、大きな値に昇圧されることはなく、第２図に示すよう
に、ノードＯＵＴの出力電圧にはノ４ルス状波形が現わ
れることはない。
使用することによシ、トランジスタＴ３のダートに加わ
る・ぐルスの電位変化をゆるやかにし、トランジスタＴ
３のドレインからソースに流れる／４’ルスの電位変化
をゆるやかにし、ノードＢでの電位変化をゆるやかにす
る。従りて、ノードＢとノードＡの容量結合により、ノ
ードＢの電位がノードＡに伝達され、ノードＡの電位が
上昇し、これがダイオード接続されたトランジスタＴ７
を介し、ノードＯＵＴに伝達でれる時、ノードＢでの電
位変化をゆるやかにしているため、ノードＯＵＴの電位
は前記トランジスタＴ９ 、 Ｔｌ Ｏ、Ｔｌ １のし
きい値電圧と第３の電源電圧（Ｖｐ ｐ ）の和よシも
、大きな値に昇圧されることはなく、第２図に示すよう
に、ノードＯＵＴの出力電圧にはノ４ルス状波形が現わ
れることはない。
第３図は本発明の第２の実施例を示し、第１図と同一部
分は同一符号を付してその説明を省略する。すなわち、
トランジスタＴ３のソースとトランジスタＴ４のドレイ
ンの接続点と、ノードＢとの間にポリイ（Ｐｏｌｙ）抵
抗ＴＣを接続したもので、Ｏ８ＣＩの切換わシによるパ
ルスを抵抗を増すことにより、ノードＢでの電位変化を
ゆるやかにするものである。この場合にも、第２図に示
すように、ノードＯＵＴの出力電圧にはパルス状波形が
現われることはない。
分は同一符号を付してその説明を省略する。すなわち、
トランジスタＴ３のソースとトランジスタＴ４のドレイ
ンの接続点と、ノードＢとの間にポリイ（Ｐｏｌｙ）抵
抗ＴＣを接続したもので、Ｏ８ＣＩの切換わシによるパ
ルスを抵抗を増すことにより、ノードＢでの電位変化を
ゆるやかにするものである。この場合にも、第２図に示
すように、ノードＯＵＴの出力電圧にはパルス状波形が
現われることはない。
第４図は本発明の第３の実施例を示し、第１図と同一部
分は同一符号を付してその説明を省略する。すなわち、
トランジスタで７のソースにはディプレッジ田ン型トラ
ンジスタＴＢのドレインが接続され、このトランジスタ
ＴＢのダートおよびソースはノードＯＵＴに接続される
。従って、前記トランジスタＴＢはダイオード接続され
てノードＯＵＴでの電位変化をゆるやかにし、この場合
にも、第２図に示すように、ノードＯＵＴの出力電圧に
はパルス状波形が現われることはない。
分は同一符号を付してその説明を省略する。すなわち、
トランジスタで７のソースにはディプレッジ田ン型トラ
ンジスタＴＢのドレインが接続され、このトランジスタ
ＴＢのダートおよびソースはノードＯＵＴに接続される
。従って、前記トランジスタＴＢはダイオード接続され
てノードＯＵＴでの電位変化をゆるやかにし、この場合
にも、第２図に示すように、ノードＯＵＴの出力電圧に
はパルス状波形が現われることはない。
［発明の効果コ
以上述べたように本発明によれは、昇圧畑れた出力電圧
からパルス状波形を除去することばよシ、従来のＮチャ
ネル型ＭＯ８）ランジスタで構成した回路に使用された
昇圧回路を、バックバイアスやフィード・９ツク、ディ
レィなどが含まれる０Ｍ０３回路に於いても、他の回路
への影響や誤動作、電圧降下によるラッチアップなどを
気にせずに使用することができる。
からパルス状波形を除去することばよシ、従来のＮチャ
ネル型ＭＯ８）ランジスタで構成した回路に使用された
昇圧回路を、バックバイアスやフィード・９ツク、ディ
レィなどが含まれる０Ｍ０３回路に於いても、他の回路
への影響や誤動作、電圧降下によるラッチアップなどを
気にせずに使用することができる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明に係る出力電圧の一例を示す波形凶、第３因および第
４図は本発明の他の実施例を示す・・・グイプレッシ曹
ン型トランジスタ、ＴＣ・・・ポリイ込汎〇 出願人代理人 弁理士 鈴 江武彦 第１図 第２図
明に係る出力電圧の一例を示す波形凶、第３因および第
４図は本発明の他の実施例を示す・・・グイプレッシ曹
ン型トランジスタ、ＴＣ・・・ポリイ込汎〇 出願人代理人 弁理士 鈴 江武彦 第１図 第２図
Claims (4)
- （１）容量結合された第１のノードおよび第２のノード
と、この第１のノードにパルスを供給する第１の回路と
、前記第２のノードを充電する第２の回路と、前記第２
のノードと第３のノード間にダイオード接続されたトラ
ンジスタと、前記第３のノードに接続され第３のノード
の電位を決める第３の回路と、前記第３のノードに抽出
される電圧波形からパルス状波形を除去するために設け
られたパルスの電位変化をゆるやかにする第４の回路と
を具備することを特徴とする昇圧回路。 - （２）第４の回路として、第１の回路内にキャパシタと
して使用するディプレッシヨン型トランジスタを接続す
ることを特徴とする特許請求の範囲第１項記載の昇圧回
路。 - （３）第４の回路として、第１のノードと第１の回路と
の間にポリイ抵抗を接続することを特徴とする特許請求
の範囲第１項記載の昇圧回路。 - （４）第４の回路として、前記ダイオード接続されたト
ランジスタのソースにドレインが接続され、第３のノー
ドにゲートおよびソースが接続されたディプレッシヨン
型トランジスタを用いることを特徴とする特許請求の範
囲第１項記載の昇圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159742A JPH073947B2 (ja) | 1986-07-09 | 1986-07-09 | 昇圧回路 |
| US07/068,521 US4831592A (en) | 1986-07-09 | 1987-07-01 | Nonvolatile semiconductor memory device |
| EP87109877A EP0254139B1 (en) | 1986-07-09 | 1987-07-08 | Nonvolatile semiconductor memory device |
| DE8787109877T DE3778601D1 (de) | 1986-07-09 | 1987-07-08 | Nichtfluechtige halbleiterspeicheranordnung. |
| KR1019870007367A KR960002008B1 (ko) | 1986-07-09 | 1987-07-09 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159742A JPH073947B2 (ja) | 1986-07-09 | 1986-07-09 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316716A true JPS6316716A (ja) | 1988-01-23 |
| JPH073947B2 JPH073947B2 (ja) | 1995-01-18 |
Family
ID=15700276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159742A Expired - Lifetime JPH073947B2 (ja) | 1986-07-09 | 1986-07-09 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073947B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270000B1 (ko) * | 1995-12-11 | 2000-10-16 | 다니구찌 이찌로오, 기타오카 다카시 | 승압펄스 발생회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525220A (en) * | 1978-08-11 | 1980-02-22 | Oki Electric Ind Co Ltd | Substrate bias generation circuit |
| JPS57180235A (en) * | 1981-04-29 | 1982-11-06 | Mitsubishi Electric Corp | Driver circuit |
| JPS58118135A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPS60171090U (ja) * | 1984-04-17 | 1985-11-13 | 日本電子株式会社 | 直流高電圧発生装置 |
-
1986
- 1986-07-09 JP JP61159742A patent/JPH073947B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525220A (en) * | 1978-08-11 | 1980-02-22 | Oki Electric Ind Co Ltd | Substrate bias generation circuit |
| JPS57180235A (en) * | 1981-04-29 | 1982-11-06 | Mitsubishi Electric Corp | Driver circuit |
| JPS58118135A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPS60171090U (ja) * | 1984-04-17 | 1985-11-13 | 日本電子株式会社 | 直流高電圧発生装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270000B1 (ko) * | 1995-12-11 | 2000-10-16 | 다니구찌 이찌로오, 기타오카 다카시 | 승압펄스 발생회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073947B2 (ja) | 1995-01-18 |
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