JPS63160089A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ばバイポーラ型トランジスタとＣＭＯＳ（相補型ＭＯ３
）回路との組み合わせから構成されるスタティック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）に利用して有効
な技術に関するものである。

〔従来の技術〕

ＣＭＯＳスタティック型ＲＡＭの高速化のために、バイ
ポーラ型トランジスタを用いたものが特開昭５６−５８
１９３号公報により提案されている。このように、ＣＭ
ＯＳ回路とバイポーラ型トランジスタ回路とを組合せた
ＲＡＭが種々提案されている。

〔発明が解決しようとする問題点〕

上記のようなスタティック型ＲＡＭの出力回路は、その
出力端子に結合されてしまうプリント配線板等の実装基
板に存在する浮遊容量や信号入力装置の入力容量などか
らなる比較的大きな容量値の負荷容量（寄生容量）を駆
動できることが必要とされ、このような負荷容量を高速
に駆動するために比較的大きな電流供給能力を持つよう
にされる。したがって、上記出力回路は上記負荷容量を
駆動するとき、上記負荷容量をディスチャージしたり、
チャージアップさせるとき比較的大きな電流を流すよう
にされる。ＲＡＭ内の電源電圧線Ｖｃｃと回路の接地線
Ｖｓｓがそれぞれ無視できない抵抗成分及びインダクタ
ンス成分を持つので、それぞれに比較的大きなノイズが
発生する。

上記回路の接地電位に上記ノイズによる浮き上がりが生
じると、外部端子から供給される入力信号を受けるアド
レスバファ等の入力回路にあっては、回路の接地電位の
浮き上がり分だけ、そのロジックスレッショルド電圧も
上昇する。このため、外部端子から供給される入力信号
からみた場合、そのハイレベルマージンが低下してしま
う、すなわち、ハイレベルと判定されるべきレベルであ
っても、上記ノイズの発生によって上記ロジックスレッ
ショルド電圧の上昇してしまうためロウレベルと判定さ
れてしまうような誤動作が生じる戊れが生じるものであ
る。

特に、×４又は×８ビットのように複数ビットの単位で
アクセスするＲＡＭにあっては、４又は８個の出力回路
が一斉に動作を行うものであるため、ワーストケースで
の回路の接地電位の浮き上がりが無視できなくなるもの
である。

さらに、３状態出力機能を持つ出力回路においては、出
力信号の遷移期間に出力制御信号によって強制的に出力
ハイインピーダンス状態にさせると回路の接地電位側に
も大きなノイズが発生することが判明した。本願発明者
においてこの原因を検討した結果、上記出力信号の遷移
期間でのハイインピーダンス状態への切り換え時には負
荷容量のチャージアンプのために流れていた比較的太き
な電流が極短い時間内に遮断される結果、電源供給線に
おけるインダクタンス成分によって生じる逆起電力が、
回路の接地線との間での容量結合によって接地電位を浮
き上がらせるということが判明した。

この発明の目的は、高速動作化と動作マージンの向上を
図った半導体集積回路技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、出力回路に供給する入力信号を受けて、上記
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第１の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
２の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせるようにするものである。ま
た、３状態出力機能を持つ出力回路に対して、出力すべ
き相補的な信号の遅延信号により出力信号の遷移期間に
おいて出力ハイインピーダンス状態にする出力制御信号
を実質的に無効にさせるよう機能を付加するものである
。

〔作　用〕

上記した手段によれば、回路の接地電位が浮きｉがるよ
うな出力信号を形成するとき又は出力回路が非動作状態
にされるとき、入力回路の出力信号を固定するか又はロ
ジックスレッショルド電圧を回路の接地電位側にシフト
させることによって入力回路の誤動作を防止できる。ま
た、３状態出力回路に対して、その出力信号の遷移期間
出力ハイインピーダンス状態への切り換えを実質的に無
効にすることによってノイズの発生を抑えることができ
る。

〔実施例１〕 第２図には、この発明が適用されるスタティック型ＲＡ
Ｍのブロック図が示されている。同図において、破線で
囲まれた各回路部は、公知の半導体集積回路技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。

この実施例のスタティック型ＲＡＭは、特に制限されな
いが、それぞれが１２８列（ロウ）×１２８行（カラム
）＝１６３８４ビット（約１６にビット）の記憶容量を
持つ４つのマトリックス（メモリアレイＭ−ＡＲＹＩ〜
Ｍ−ＡＲＹ４）を有し、これにより合計で約６４にビッ
トの記憶容量を持つようにされている。複数のメモリセ
ルＭＣを有する各メモリアレイＭ−ＡＲＹ１〜メモリア
レイＭ−ＡＲＹ４から所望のメモリセルＭＣを選択する
めのアドレス回路は、アドレスバッファＡＤＢ、　ロウ
アドレスデコーダＲ−ＤＣＲ，カラムアドレスデコーダ
Ｃ−０ＣＲ，カラムスイッチＣ−３ＷＩ〜Ｃ−３Ｗ４等
から構成される。

上記メモリセルＭＣは、図示しないが、相互において同
じ構成とされており、特に制限されないが、そのゲート
、ドレイン間が互いに交差結線された一対のＮチャンネ
ル記憶ＭＯＳ　Ｆ　ＥＴと、そのドレインにそれぞれ設
けられた情報保持用抵抗、上記記憶ＭＯＳＦＥＴと一対
の相補データＩＤ。

Ｄとの間にそれぞれ設けられたＮチャンネル伝送ゲー）
ＭＯＳＦＥＴとで構成されている。上記メモリセルＭＣ
は、上記抵抗の接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。

上記抵抗は、記憶情報の保持状態におけるメモリセルＭ
Ｃの消費電力を減少させるため、例えば、数メグオーム
ないし数ギガオームのような高抵抗値にされる。また、
上記抵抗は、メモリセルの占有面積を減少させるため、
例えば、ＭＯＳ　Ｆ　ＥＴを形成する半導体基板の表面
に比較的厚い厚さのフィールド絶縁膜を介して形成され
た比較的高抵抗のポリシリコン層から構成される。

情報の読み出し／書き込みを扱う信号回路は、特に制限
されないが、データ入力回路ＤＩ８１〜ＤＩＢ４．デー
タ出力回路ＤＯＢ　ＮＤＯＢ４．センスアンプＳＡＩ　
Ｎ５Ａ１６から構成される。

情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路ＣＯＭ−ＧＥ、センスアンプ選択回路ＧＳから構成さ
れている。

ロウ系のアドレス選択線（ワード線Ｗ　１−Ｗ　１２８
）には、アドレス信号ＡＯ〜Ａ６に基づいて得られる１
２８通りのデコード出力信号がロウデコーダＲ−ＤＣＲ
より送出される。このデコード出力信号は、特に制限さ
れないが、ロウアドレスデコーダＲ−ＤＣＲを中心にし
て左右に配置された２つづつのメモリアレイＭ−ＡＲＹ
Ｉ、Ｍ−ＡＲＹ２とメモリアレイＭ−ＡＲＹ３．Ｍ−Ａ
ＲＹ４の上記ワード線Ｗ１〜Ｗ１２８に対して共通に供
給される。

カラム系のアドレス選択線Ｙｌ−Ｙ１２８には、アドレ
ス信号Ａ７〜Ａ１３に基づいて得られる１２８通りのデ
コード出力信号がカラムデコーダＣ−ＤＣＲより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダＣ−ＤＣＲを中心にして左右に
配置された２つづつのカラムスイッチＣ−３ＷＩ、Ｃ−
３Ｗ２とＣ−５Ｗ３．Ｃ−３Ｗ４に対して共通に供給さ
れる。

アドレスバッファＡＤＢは、外部端子から供給されたア
ドレス信号ＡＯ〜Ａ１３を受け、これに基づいた内部相
補アドレス信号上０〜土１３を形成する。なお、内部相
補アドレス信号ａＯは、アドレス信号ＡＯと同相の内部
アドレス信号ａＱと、アドレス信号ＡＯに対して位相反
転された内部アドレス信号ａＯとにより構成される。残
りの内部相補アドレス信号上１〜土１３についても同様
に、同相の内部アドレス信号３１〜ａ１３と位相反転さ
れた内部アドレス信号ａｌ−ａ１３とにより構成される
。

アドレスバッファＡＤＢによって形成された内部相補ア
ドレス信号ａ　Ｏ〜ａ　１３のうち、特に制限されない
が、内部相補アドレス信号上７〜ａ１３は、カラムアド
レスデコーダＣ−ＤＣＨに供給される。カラムアドレス
デコーダＣ−０ＣＲは、これらの内部相補アドレス信号
上７〜ａ１３を解読（デコード）し、デコードによって
得られた選択信号（デコード出力信号）を、カラムスイ
ッチＣ−３ＷＩ　〜Ｃ−３Ｗ４内のスイッチ用ＭＯＳＦ
ＥＴ（絶縁ゲート型電界効果トランジスタ）Ｑ６゜Ｑ６
〜Ｑ７．Ｑ７等のゲートに供給する。

各メモリアレイＭ−ＡＲＹ１〜メモリアレイＭ−ＡＲＹ
４におけるワード線Ｗ１〜Ｗ１２８のうち、外部からの
アドレス信号ＡＯ〜Ａ６の組み合わせによって指定され
た１本のワード線が上述したロウアドレスデコーダＲ−
ＤＣＲによって選択され、上述したカラムアドレスデコ
ーダＣ−ＤＣＲによって、外部からのアドレス信号Ａ７
〜Ａ１３の組み合わせによって指定された１対の相補デ
ータ線が１２８対の相補データ線のなかから選択される
。これにより、各メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲ
Ｙ４において、選択されたワード線と選択された相補デ
ータ線との交点に配置された、　それぞれ１個のメモリ
セルＭＣが選択される。

上記選択されたメモリセルＭＣから読み出された記憶情
報は、４対のサブコモン相補データ１ｃＤＩ、ＣＤＩ〜
ＣＤ４．ＣＤ４のうちの１つに現れる。すなわち、サブ
コモン相補データ１ｃＤ１゜ＣＤＩ〜ＣＤ４．ＣＤ４は
、代表として示されたメモリアレイＭ−ＡＲＹＩのよう
に、１２８対の相補データ線が３２対づつに分割された
メモリブロックＭｌ−Ｍ４に対応している。センスアン
プＳＡＩないしＳＡ４は、上記分割されたサブコモに対
応してそれぞれ設けられる。

この様にサブコモン相補データＷＣＤＩ、ＣＤ１〜ＣＤ
４．ＣＤ４に分割し、それぞれにセンスアンプＳＡＩな
いしＳＡ４を設けたねらいは、コモン相補データ線の寄
生容量を分割（低減）し、メモリセルからの情報読み出
し動作の畜速化を図ることるある。

センスアンプ選択回路ＧＳは、上記アドレス信号Ａ１２
．Ａ１３に基づいて４つの組合せに解読し、センスアン
プ選択信号ｍ１〜ｍ４を形成する。

上記４個のセンスアンプＳＡＩ〜ＳＡ４　（ＳＡ５〜Ｓ
Ａ８、ＳＡ９〜５Ａ１２及び５Ａ１３〜５Ａ１６）のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した１つのセンスアンプが選択信号ｍ　ｌ
　−ｍ　４とタイミング信号ＳａＣによって動作状態に
され、その出力をコモン相補データ線ＣＤＬ、ＣＤＬに
伝える。

このコモン相補データ線ＣＤＬ、ＣＤＬは、データ出力
回路ＤＯＢの入力端子とデータ入力回路ＤＩＢの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線ＣＤＩ、ＣＤＩ〜Ｃ
Ｄ４．ＣＤ４は、書き込み制御信号ｗｅを受ける伝送ゲ
ートＭＯＳＦＥＴＱＩ、Ｑｌ〜Ｑ５．Ｑ５によって短絡
させられる。

内部制御信号発生回路ＣＯＭ−ＧＳは、２つの外部制御
信号Ｃ３（チップセレクト信号）、ＷＥ（ライトイネー
ブル信号）を受けて、内部チップ選択信号ｃｓｌ、ｓａ
ｃ　　（センスアンプ動作タイミング信号）、ｗｅ（８
込み制御信号）、ｄｉｃ（データ入力制御信号）及びｄ
ｏｃ　（データ出力制御信号）等を送出する。

以上構成のＲＡＭに対して、その動作マージンの拡大を
図るめた、出力回路ＤＯＢ及びアドレスバッファＡＤＨ
に、次の各回路が付加される。

第１図には、上記出力回路ＤＯＢ、アドレスバッファＡ
ＤＢと、それぞれの付加回路の一実施例の回路図が示さ
れている。同図において、チャンネル部分に矢印を付し
たＭＯＳＦＥＴＱＩ　１等は、ＰチャンネルＭＯＳＦＥ
Ｔであり、ＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ等と区別
している。このことは、次に説明する第４図及び前記第
６図においても同様ある。

アドレスバッファＡＤＢを構成する単位回路は、次の各
回路素子から構成される。抵抗ＲとＭＯＳＦＥＴＱＩＯ
とは、入力端子Ａｔに印加される外部サージ電圧からＭ
ＯＳＦＥＴＱＩ　１．Ｑｌ　２のゲート絶縁膜を保護す
るゲート保護回路を構成する。

ＭＯＳＦＥＴＱＩ　１．Ｑｌ　２とＱｌ３．Ｑｌ４は、
２段カスケード接続されたＣＭＯＳインバータ回路を構
成する。これによって、ＣＭＯＳインバータ回路（Ｑｌ
　１．Ｑｌ２）の入力信号と同相の信号がＣＭＯＳイン
バータ回路（Ｑｌ３．Ｑｌ４）出力から得られる。

上記ＣＭＯＳインバータ回路（Ｑｌ３．Ｑｌ４）の出力
は、一方において、上記外部端子からのアドレス信号Ａ
ｉと同相の内部相補アドレス信号ａｔを形成する出力回
路に伝えられる。すなわち、上記出力は、図示しない容
量性負荷の充電用出力トランジスタＴ１のベースに供給
される。上記出力トランジスタＴＩとカスケード接続さ
れた出力トランジスタＴ２は、上記容量性負荷の放電を
行う。このため、このトランジスタＴ２のベースには、
ＰチャンネルＭＯＳＦＥＴＱ１５とＮチャンネルＭＯＳ
ＦＥＴＱＩ　６によって反転された上記ＣＭＯＳインバ
ータ回路（Ｑｌ　３．Ｑｌ　４）の出力信号が供給され
る。ただし、ＰチャンネルＭＯＳＦＥＴＱＩ　５のソー
スは、上記のＣＭＯＳインバータ回路と異なり、トラン
ジスタＴＩとＴ２の接続点（出力端子）に結合されてい
る。

上記ＣＭＯＳインバータ回路（Ｑｌ３．Ｑｌ４）の出力
は、他方において上記外部端子からのアドレス信号Ａｔ
と逆相の内部相補アドレス信号ａｔを形成する出力回路
に伝えられる。すなわち、上記出力は、上記同様なＣＭ
ＯＳインバータ回路ＩＶＩによって反転され、図示しな
い容量性負荷の充電用出力トランジスタＴ３のベースに
供給される。上記出力トランジスタＴ３とカスケード接
続された出力トランジスタＴ４は、上記容量性負荷の放
電を行う。このため、このトランジスタＴ４のベースに
は、上記ＣＭＯＳインバータ回路（Ｑｌ　３．Ｑｌ　４
）の出力がソースフォロワＭＯＳＦＥＴＱ１７を介して
供給される。ＭＯＳＦＥＴＱＩ８は、上記ソースフォロ
ワＭＯＳＦＥＴＱ１７の負荷として動作するばかりでな
く、トランジスタＴ４のベース蓄積電荷を放電させるた
めのスイッチＭＯＳ　Ｆ　ＥＴとしても動作する。

なお、トランジスタＴ２が飽和領域で駆動されることを
防止するため、ＭＯＳＦＥＴＱＩ　５のソ−スが上述の
ように電源電圧ＶｃｃではなくトランジスタＴ２のコレ
クタに接続され、同様にトランジスタＴ４が飽和領域で
駆動されることを防止するため、ＭＯＳＦＥＴＱ１７の
ドレインが電源電圧Ｖｃｃではなく、トランジスタＴ４
のコレクタに接続されている。これによって、スイッチ
ング動作の高速化を囲っている。

この実施例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のＭＯＳＦＥＴのゲートに付加されるゲート容量等
の比較的大きな容量値にされた寄生容量の充電／放電を
高速に行うことができる。このような出力回路は、上記
第２図におけるアドレスデコーダＲ−ＤＣＲ，Ｃ−ＤＣ
Ｒの出力部にも設けることによって、メモリアレイの選
択動作の高速化を図るものである（図示せず）。

この実施例では、外部端子Ａｉから供給される入力信号
のハイレベル側のレベルマージンを確保するために、上
記入力端子Ａｉから供給された信号は、縦列形態にされ
たインバータ回路Ｎ５ないしＮ８からなる遅延回路を介
してＭＯＳＦＥＴＱ４５のゲートに供給される。このＭ
ＯＳ　Ｆ　ＥＴＱ４５は、後述するスレッショルドシフ
トトリガ信号ＴＳＴを受けるＭＯＳＦＥＴＱ４４と直列
形態にされる。これらＭＯＳＦＥＴＱ４４とＱ４５から
なる直列回路は、上記ＣＭＯＳインバータ回路（Ｑｌｌ
とＱ１２）の出力端子と回路の接地電位との間に設けら
れる。

センスアンプＳＡは、サブコモン相補データ線ＣＤ、Ｃ
Ｄにベースが結合された差動のバイポーラトランジスタ
Ｔ５．Ｔ６と、その共通エミッタと回路の接地電位点と
の間に設けられ、制御信号ｓａｃ−ｍｉによって選択的
に動作電流を流すＮチャンネルＭＯＳＦＥＴＱ２１とに
より構成される。この差動トランジスタＴ５．Ｔ６のコ
レクタは、コモン相補データ線ＣＤＬ、ＣＤＬにそれぞ
れ結合される。なお、図示しないが、上記コモン相補デ
ータ線ＣＤＬ、ＣＤＬには、残り３個の同様なセンスア
ンプを構成する差動トランジスタのコレクタも共通に接
続される。

上記コモン相補データ線ｃｏｔ、、ＣＤＬに現れたセン
スアンプの出力信号は、データ出力回路ＤＯＢの初段回
路ＰＤＯによって、はＶＥＣＬ　（エミッタ・カップル
ド・ロジック）のような出力信号に増幅される。上記コ
モン相補データ線ＣＤＬ。

ＣＤＬは、ベース接地増幅トランジスタＴ７．Ｔ８のエ
ミッタに結合される。これらのトランジスタＴ７．Ｔ８
のベースには、ダイオードＤＩ、　Ｄ２とその動作電流
を流す定電流源としてのＭＯＳＦＥＴＱ２３とにより形
成されたバイアス電圧（Ｖｃｃ−２Ｖｆ）が供給される
。なお、Ｖｆは、ダイオードＤ１．Ｄ２の順方向電圧で
ある。上記トランジスタＴ７．Ｔ８のエミッタと回路の
接地電位点との間には、そのバイアス電流を流す定電流
源としてのＭＯＳＦＥＴＱ２２．Ｑ２４が設けられる。

そして、上記トランジスタＴ７．Ｔ８のコレクタには、
負荷抵抗Ｒ１，Ｒ２が設けられる。

これらのベース接地型増幅トランジスタＴ７．Ｔ８のコ
レクタ出力は、エミッタフォロワ出力トランジスタＴ９
．ＴＩＯとレベルシフトダイオードＤ３．Ｄ４を介して
次の出力回路ＯＢに伝えられる。

なお、上記出力トランジスタＴ９．ＴＩＯのエミッタに
は、定電流負荷としてのＭＯＳＦＥＴＱ２５、Ｑ２６が
設けられる。上記の各定電流源としてのＭＯＳＦＥＴＱ
２２〜Ｑ２６は、特に制限されないが、内部チップ選択
信号ｃｓにより選択的に動作状態にされる。これにより
、チップ非選択時に上記ＭＯＳＦＥＴＱ２２〜Ｑ２６を
オフ状態にして低消費電力化を図っている。

出力回路ＯＢは、パワースイッチＭＯＳＦＥＴによって
選択的に動作状態にされ、電流ミラー形態のアクティブ
負荷回路を持つ差動増幅回路によりレベル変換機能と、
出力イネーブル機能を実現するものである。すなわち、
初段回路ＰＤＯによって形成された上記ＥＣＬレベルの
相補信号は、一方においてＰチャンネル型の差動増幅Ｍ
ＯＳＦＥＴＱ２８．Ｑ２９のゲートに供給される。この
差動増幅ＭＯ５ＦＥＴＱ２８．Ｑ２９の共通化されたソ
ースと電源電圧Ｖｃｃとの間には、動作タイミング信号
ｄｏｃを受けるＰチャンネル型のパワースイッチＭＯＳ
ＦＥＴＱ２７が設けられる。上記差動増幅ＭＯＳＦＥＴ
Ｑ２８．Ｑ２９のドレインと回路の接地電位点との間に
は、電流ミラー形態にされたＮチャンネル型のアクティ
ブ負荷ＭＯＳＦＥＴＱ３１が設けられる。そして、上記
差動増幅回路の出力であるＭＯＳＦＥＴＱ２９．Ｑ３１
の共通化されたドレインと回路の接地電位点との間には
、上記制御信号ｄｏｃを受けるＮチャンネルＭＯＳＦＥ
ＴＱ３４が設けられる。

上記ＥＣＬレベルの相補信号は、他方において、上記類
偵の差動増幅回路（Ｑ３５〜Ｑ４０）の入力に逆相で供
給される。これによって、２つの差動増幅回路からは、
＃開信号ｄｏｃがロウレベルなら互いに逆相のＣＭＯＳ
レベルの出力信号が得られ、制御信号ｄｏｃがハイレベ
ルなら差動増幅回路が非動作状態にされるとともに、Ｎ
チャンネルＭＯＳＦＥＴＱ３４．Ｑ４０が共にオン状態
に、なって共にロウレベルの出力が得られる。

上記一対の差動増幅回路の出力信号は、外部端子Ｄｏｕ
ｔヘハイレベル出力信号を送出するバイポーラ型のＮＰ
Ｎ）ランジスタにより構成されたエミッタフォロワ出力
トランジスタＴｌｌのベースと、外部端子Ｄｏｕｔへロ
ウレベルの出方信号を送出するＮチャンネル出力ＭＯＳ
ＦＥＴＱ４１のゲートに伝えられる。なお、外部端子Ｄ
ｏｕｔへ送出する出力信号をＴＴＬレベルにするため、
上記トランジスタＴｌｌのエミツタにはレベルシフト用
のダイオードＤ５が設けられる。

上記出力回路には、出力信号Ｄｏｕｔがハイレベルから
ロウレベルに変化することを検出するための次の回路が
設けられる。上記出力端子には、ＭＯＳＦＥＴＱ４２と
Ｑ４３からなる直列ＭＯ′５ＦＥＴの一端が接続される
。これらの直列ＭＯ５ＦＥＴＱ４２とＱ４３を通して出
力信号Ｄｏｕｔのハイレベルが、上記信号ＴＳＴとして
アドレスバッファＡＤＢに設けられたＭＯＳＦＥＴＱ４
４のゲートに供給される。なお、上記信号線ＴＳＴは、
他の出力回路に設けられる同様な直列ＭＯ５ＦＥＴに共
通接続されるものであり、微小電流を流す定電流源１ｏ
により常時回路の接地電位にプルダウンされている。

上記ＭＯＳＦＥＴＱ４２のゲートには、出力トランジス
タＴｌｌをオン状態からオフ状態にさせるとき、その駆
動信号を形成する差動増幅回路におけるロウレベルから
ハイレベルに変化する信号であるＭＯＳＦＥＴＱ２８の
ドレイン出力が供給される。また、ＭＯＳＦＥＴＱ４３
＋７＞ゲートには、上記出力ＭＯＳＦＥＴＱ４１を駆動
する信号が、縦列形態にされたインバータ回路Ｎ２ない
しＮ４を通して反転遅延されて供給される。これにより
、第３図の動作波形図に示すように、出力信号Ｄｏｕｔ
がハイレベルからロウレベルに変化するとき、前記出力
端子Ｄｏｕｔに結合される負荷容量のディスチャージ動
作において、回路の接地電位線にノイズＮＳが発生する
タイミングにおいて、上記信号ＴＳＴがハイレベルにさ
れる。すなわち、出力信号Ｄｏｕｔがハイレベルからロ
ウレベルに変化するとき、出力トランジスタＴｌｌがオ
ン状態からオフ状態に切り換えられる。このような駆動
信号を形成する差動増幅回路においてはＭＯＳＦＥＴＱ
２Ｂのドレイン出力がロウレベルからハイレベルに変化
する。したがって、ＭＯＳＦＥＴＱ４２がオン状態にさ
れる。また、このとき、出力ＭＯＳＦＥＴＱ４１のゲー
ト電圧は、ロウレベルからハイレベルに変化する。した
がって、上記インバータ回路Ｎ２ないしＮ４を通した信
号は、遅れてハイレベルからロウレベルに変化する。そ
れ故、ＭＯＳＦＥＴＱ４３は上記インバータ回路Ｎ２な
いしＮ４により設定され時間だけ遅れてオン状態からオ
フ状態に切り換えられるため、上記ＭＯ５ＦＥＴＱ４２
のオン状態により信号ＴＳＴは出力信号Ｄｏｕｔのハイ
レベルが伝えられる。これによって、出力信号Ｄｏｕｔ
がハイレベルにされている間、上記信号ＴＳＴもハイレ
ベルになってＭＯＳＦＥＴＱ４４をオン状態にする。

このとき、アドレスバッファＡＤＢにおいていは、その
入力信号Ａｉがハイレベルのとき、インバータ回路Ｎ５
ないしＮ８を通してＭＯ８ＦＥＴＱ４５をオン状態にし
ている。したがって、ＭＯＳＦＥＴＱ４４とＱ４５の合
成コンダクタンスをＣＭＯＳインバータ回路を構成する
ＰチャンネルＭＯ５ＦＥＴＱＩ　１に比べて十分大きく
すれば、このＣＭＯＳインバータ回路（Ｑｌ　１．Ｑｌ
　２）の出力信号はロウレベルに固定される。また、上
記ＭＯＳＦＥＴＱ４４とＱ４５の合成コンダクタンスを
それ程大きくしない場合には、これらのＭＯＳＦＥＴＱ
４４とＱ４５がＮチャンネルＭＯＳＦＥＴＱ１２に対し
て並列形態にされるため、ＮチャンネルＭＯＳＦＥＴ側
の合成コンダクタンスが大きくなって、そのロジンクス
レフショルド電圧をロウレベル側にシフトさせる。これ
によって、上記ノイズＮＳが発生することによって、等
価的に入力信号Ａｔがロウレベルに遷移したとしても、
ＣＭＯＳインバータ回路（Ｑｌ　１．Ｑｌ　２）の出力
信号は変化しない、したがって、内部アドレス信号ａｔ
、ａｉが切り替わることによる誤動作を防止することが
できるものとなる。

上記入力回路は、アドレスバッファの他、チッ制御信号
を受ける入力回路にも同様に適用される。

これによって、例えばノイズＮＳにより一時的に書き込
み状態になってしまうという誤動作も同様に防止するこ
とができる。

なお、上記出力回路において、ＭＯＳＦＥＴＱ４３は、
出力信号がロウレベルからハイレベルに変化する一定期
間のみオン状態にされるため、出力信号のレベルが一定
のハイレベルにされた定常状態ではオフ状態にされる。

これによって、他の出力回路の出力端子とがＭＯＳＦＥ
ＴＱ４２．Ｑ４３等を介して結合されてしまうという不
都合が生じない。

〔実施例２〕 第４図には、この発明の他の要部一実施例の回路図が示
されている。

この実施例では、上記第１図に示したような出力信号Ｄ
ｏｕｔのハイレベルへの変化を検出して、信号ＴＳＴを
形成するものに代え、出力回路を動作状態から非動作状
態（出力ハイインピーダンス状態）に切り換える出力制
御信号ｄｏｃが発生されたときには、実際にノイズが発
生するか否かにかかわらず、上記信号ＴＳＴを発生させ
るものである。

このため、　内部制御信号発生回路ＣＯＭ−ＧＳに、次
の信号変化検出回路０ＥＴＤが設けられるものである。

内部制御信号発生回路ＣＯＭ−ＧＳは、特に制限されな
いが、内部のライトイネーブル信号ｗｅと、チップセレ
クト信号Ｃ９及び出力イネーブル信号Ｏｅを受けるノア
（ＮＯＲ）ゲート回路Ｇ１により、出力制御信号ｄｏｃ
を形成する。それ故、この実施例におけるＲＡＭは、第
２図において入力端子Ｄｉｎと出力端子Ｄｏｕｔとがチ
ップ内部で接続されて共通の外部端子に結合される。こ
のため、新たに出力イネーブル制御信号ＯＥが設けられ
るものである。このような入出力端子を用いる構成にお
いては、外部端子数を低減することができるものである
。

この実施例では、上記制御信号ｄｏｃがハイレベルから
ロウレベルに切り換えられるとき、言い換えるならば、
後述するように出力回路ＤＯＢが動作状態から非動作状
態に移行するとき、１シヨツトのパルスを発生させる次
の信号変化検出回路０ＥＴＤが設けられる。

上記信号ｄｏｃは、ノアゲート回路Ｇ２の一方の入力に
供給される。上記信号ｄｏｃは、反転遅延回路を構成す
る縦列形態のインバータ回路Ｎ９ないしＮ１３を介して
ノアゲート回路Ｇ２の他方の入力に供給される。このノ
アゲート回路Ｇ２の出力信号は、ハイレベルの出力信号
を形成するトランジスタＴ１２のベースに供給される。

このトランジスタＴ１２のエミッタと回路の接地電位点
との間には、レベルシフト用のダイオードＤ６及び回路
の接地電位側の出力信号を形成する出力ＭＯＳＦＥＴＱ
４６及びＱ４７が直列に設けられる。

上記ＭＯＳＦＥＴＱ４６のゲートには、上記ノアゲート
回路Ｇ２の他方の入力に供給される信号が遅延回路を構
成する縦列接続されたインバータ回路Ｎ１４とＮ１５を
通して供給される。また、上記ＭＯＳＦＥＴＱ４７のゲ
ートには、上記インバータ回路Ｎ９の出力信号が供給さ
れる。

上記ＭＯＳＦＥＴＱ４６とダイオードＤ６との接続点か
ら、前記同様なアドレスバファＡＤＨ等の入力回路に設
けられるＭＯＳＦＥＴＱ４４のゲートに供給される信号
ＴＳＴが送出される。この実施例では、多数のアドレス
バッファ等の入力回路に対して共通に上記信号ＴＳＴを
供給するため、上記のようにトランジスタＴ１２が用い
られるも−のである。

この実施例の動作は、第５図に示したタイミング図を参
照して次に説明する。

上記内部信号ｗｅは、読み出し動作のときロウレベルに
され、信号ｃｓはチップ選択状態のときにロウレベルに
され、信号ｏｅは出力イネーブル状態のときロウレベル
にされる。したがって、上記信号ｗｅ、τゴ及びτ１が
共にロウレベル（論理″０″）とき、上記ノアゲート回
路Ｇ１は出力制御信号ｄｏｃをハイレベルにする。そし
て、この信号ｄｏｃは図示しないインバータ回路等によ
って反転されて上記出力回路に供給される信号ｄｏｃと
される。この状態では、出力回路ＤＯＢが動作状態にな
って、上記共通の外部端子から出力信号Ｄｏｕｔを送出
している。

この状態において、ライトイネーブル信号ＷＥをハイレ
ベルからロウレベルに変化させて書き込み動作を指示す
ると、これに応じて内部信号ｗｅがロウレベルからハイ
レベルにされる。この結果、出力制御信号ｄｏｃがロウ
レベルになって前記出力回路ＤＯＢが動作状態から非動
作状態に切り換えられる。このようなタイミングにおい
て出力信号Ｄｏｕｔが信号の遷移期間にあると、出力回
路ＤＯＢにおいては、その駆動電流が極短い時間内に遮
断され、例えば電源電圧供給線に含まれるインダクタン
ス成分による逆起電力によって、大きなノイズが電源線
に発生する。このノイズは回路の接地線との容量結合に
よって、回路の接地電位を浮き上がらせる。この実施例
では、上記出力回路ＤＯＢを動作状態から非動作状態に
切り換えるとき、実際に上記のようなノイズが発生する
か否かに無関係に、このタイミングでは前記ノイズが発
生する戊れがあるため、上記信号変化検出回路０ＥＴＤ
により信号ＴＳＴを発生させ、前記同様に入力回路の出
力の固定ないしロジンクスレッシッルド電圧をロウレベ
ル側にシフトさせるものである。

すなわち、上記出力制御信号ｄｏｃがハイレベルからロ
ウレベルに変化すると、このタイミングでノアゲート回
路Ｇ２の一方の入力信号をロウレベルにして、その出力
信号をハイレベルに変化させる。このノアゲート回路Ｇ
２の出力信号のハイレベルに応じてトランジスタＴ１２
はオン状態になり、信号ＴＳＴはロウレベルからハイレ
ベルに変化させる。上記出力制御信号ｄｏｃは、インバ
ータ回路Ｎ９ないしＮ１３を通して反転遅延され、ノア
ゲート回路Ｇ２の他方の入力に供給される信号ハ、一定
期間後にロウレベルからハイレベルに変化する。これに
より、ノアゲート回路Ｇ２の出力信号はハイレベルから
ロウレベルに変化してトランジスタＴ１２がオン状態か
らオフ状態にされる。上記ノアゲート回路Ｇ２の他方の
入力に供給される信号は、インバータ回路Ｎ１４とＮ１
５により遅延されてＭＯＳＦＥＴＱ４６のゲートに伝え
られる。これによって、ＭＯＳＦＥＴＱ４６は、上記ト
ランジスタＴＩ２がオフ状態にされた後にオン状態にな
って、上記信号ＴＳＴをハイレベルからロウレベルに変
化させる。このとき、上記出力制御信号ｄｏｃのロウレ
ベルへの変化により、早いタイミングでインバータ回路
Ｎ９の出力信号がロウレベルからハイレベルに変化する
ため、ＭＯＳＦＥＴＱ４７はオン状態になっている。し
たがって、上記信号ＴＳＴのハイレベルからロウレベル
への変化は、上記ＭＯＳＦＥＴＱ４６のオン状態に同期
して行われる。なお、出力制御信号ｄＯＣがロウレベル
からハイレベルに変化するとき、早いタイミングでＭＯ
ＳＦＥＴＱ４７をオフ状態にするものである。

上記タイミングでは、アドレス信号等の入力信号が供給
されることはないから、上記のようにノイズの有無にか
かわらずに、上記のようなレベル固定ないしロジンクス
レフショルド電圧のシフトを行っても何等弊害が生じる
ことはない。

〔実施例３〕 第６図には、この発明の更に他の一実施例の要部回路図
が示されている。

この実施例では、出力回路ＤＯＢに次の回路を付加する
ことによって、ノイズの発生を抑えるものである。

すなわち、前記第１図に示したような出力回路ＤＯＢに
、次の回路が付加されるものである。電源電圧側の出力
信号を送出される出力トランジスタＴｌｌのベースと回
路の接地電位点との間に設けられ、上記出力制御信号ｄ
ｏｃを受けるＭＯＳＦＥＴＱ３４は、そのコンダクタン
スが小さく設定される。このＭＯＳＦＥＴＱ３４には、
大きなコンダクタンスを持つようにされた直列ＭＯＳＦ
ＥＴＱ４８とＱ４９が並列に設けられる。上記ＭＯＳＦ
ＥＴＱ４８のゲートには、上記出力制御信号ｄｏｃが供
給される。回路の接地電位側の出力ＭＯＳＦＥＴＱ４１
のゲートに供給される駆動信号は、縦列形態にされたイ
ンバータ回路Ｎ１６ないしＮ１８からなる反転遅延回路
を介して上記ＭＯＳＦＥＴＱ４９のゲートに供給される
。

この実施例においては、第７図の動作波形図に示すよう
に、出力ｒＭ路ＤＯ８がロウレベルからハイレベルに変
化する出力信号を形成している信号の遷移期間Ｔｒにお
いて、出力制御信号ｄｏｃがロウレベルからハイレベル
にされた場合でも、それが実質的に無効にされる。すな
わち、出力制御信号ｄＯＣのハイレベルにされるとき、
ＭＯ５ＦＥＴＱ３４がオン状態になるが、そのコンダク
タンスが比較的小さく設定されている。それ故、出力ト
ランジスタＴｌｌは急激にはオフ状態に切り替わること
がない。そして、インバータ回路Ｎ１６ないしＮ１８か
らなる反転遅延回路を介して、遅延時間ＴＤだけ遅れて
ＭＯＳＦＥＴＱ４９がオン状態になる。これにより、Ｍ
ＯＳＦＥＴＱ４８とＱ４９による大きなコンダクタンス
によってトランジスタＴｌｌのベース電位をハイレベル
からロウレベルに引き抜くため、トランジスタＴｌｌが
オフ状態にされる。このように、出力信号Ｄｏｕｔの遷
移期間において出力トランジスタＴ１１のオン状態から
オフ状態への切り換えを実質的に制限するため、電源供
給線に大きな負荷容量をチャージアンプするために流れ
ていた電流が、急激に遮断されてしまうことが防止でき
る。これによって、電源供給線におけるインダクタンス
成分による大きなノイズの発生を未然に防止することが
できる。これによって、回路の動作マージンを大きくで
きるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）出力回路に供給する入力信号を受けて、上記出力
信号が電源電圧側のレベルから回路の接地電位のレベル
に変化するとき一定期間上記出力端子の信号を送出させ
る回路と、この回路の出力信号に従って、外部端子から
供給される入力信号受ける入力回路に対して、上記一定
期間その出力信号を固定し又はそのロジンクスレフショ
ルド電圧を回路−の接地電位側にシフトさせるようにす
ることによって入力回路の動作マージンを大きくできる
という効果が得られる。

（２）出力回路を動作状態から非動作状態にさせる制御
信号の変化タイミングを検出する回路の出力信号に従っ
て、外部端子から供給される入力信号受ける入力回路に
対して、上記一定期間その出力信号を固定し又はロジッ
クスレッショルド電圧を回路の接地電位側にシフトさせ
るようにすることによって入力回路の動作マージンを大
きくできるという効果が得られる。

（３）３状態出力機能を持つ出力回路に対して、出力す
べき相補的な信号の遅延信号により出力信号の遷移期間
において出力ハイインピーダンス状態にする出力制御信
号を実質的に無効にさせるよう機能を付加することによ
って、出力電流が急激に遮断されることが防止できるか
らノイズの発生を抑えることができる。これによって、
動作マージンを大きくすることができるという効果が得
られる。

（４）上記（１）ないしく３）により、動作マージンの
大きくできるから、８ビツト等のような多ビットでの高
速アクセスを可能としたスタティック型ＲＡＭを実現で
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルＭ
Ｃは、抵抗に代えてＰチャンネルＭＯＳ　Ｆ　ＥＴを用
いたＣＭＯＳフリップフロップ回路を用いるものであっ
てもよい。

また、上記出力回路としては、トランジスタとＭＯＳＦ
ＥＴからなるプッシュプル出力回路の他、トランジスタ
に代えてＮチャンネルＭＯＳ　Ｆ　ＥＴ又はＰチャンネ
ルＭＯＳ　Ｆ　ＥＴとするものであってもよい。

第１図の回路において、ＭＯ５ＦＥＴＱ４２とＱ４３を
通して得られた信号は、インバータ回路等の増幅回路を
介して上記アドレスバッファ等の入力回路に設けられる
出力レベル固定又はロジックスレッショルド電圧を変化
させるＭＯＳＦＥＴに供給するものであってもよい。

また、第４図に示した信号変化検出回路０ＥＴＤの具体
的回路は、種々の実施形態を採ることができるものであ
る。さらに、第６図において出力ＭＯＳＦＥＴＱ４１に
も、上記トランジスタＴ１１のベースに設けられた制御
Ｊ１回路と同様な機能を持つ制御回路を設けるものであ
ってもよい。

上記スタティック型ＲＡＭを構成する他の周辺回路の具
体的回路構成は、種々の実施形態を採ることができる。

この発明は、前記のようなスタティック型ＲＡＭの他、
外部端子へＴＴＬレベル又はＣＭＯＳレベルのような比
較的大きな信号レベルの出力信号を送出する出力回路を
有する各種半導体集積回路装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、出力回路に供給する入力信号を受けてその
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第１の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
２の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせることにより、回路の接地電
位が浮き上がるような出力信号を形成するとき又は出力
回路が非動作状態にされるとき、入力回路の出力信号を
固定するか又はロジックスレッショルド電圧を回路の接
地電位側にシフトさせることによって入力回路の誤動作
を防止できる。また、３状態出力機能を持つ出力回路に
対して、出力すべき相補的な信号の遅延信号により出力
信号の遷移期間におい、て出力ハイインピーダンス状態
にする出力制御信号を実質的に無効にさせるよう機能を
付加することにより、ノイズの発生を抑えることができ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す要部具体的回路図
、 第２図は、この発明が適用されるスタティック型ＲＡＭ
の一実施例を示すブロック図、第３図は、その動作の一
例を説明するための波形図、 第４図は、この発明の他の一実施例を示す要部具体的回
路図、 第５図は、その動作の一例を説明するためのタイミング
図、 第６図は、この発明の更に他の一実施例を示す要部具体
的回路図、 第７図は、その動作の一例を説明するための波形図であ
る。 Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ４・・メモリアレイ（メモリ
マトリックス）　、ＭＣ・・メモリセル、ＧＳ・・セン
スアンプ選択回路、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＳＡＩ〜５Ａ１６・・センスアンプ、ＣＯＭ−Ｇ
Ｅ・・内部制御信号発生回路、Ｒ−ＤＣＲ・・ロウアド
レスデコーダ、ＡＤＢ・・アドレスバッファ、Ｃ−３Ｗ
Ｉ〜Ｃ−３Ｗ４・・カラムスイッチ、ＤＩＢＩ〜ＤＩＢ
４・・データ入力回路、ＤＯＢＩ　ＮＤＯＢ４・・デー
タ出力回路、０ＥＴＤ・・信号変化検出回路代理人弁理
士　小川　勝馬　゛゛ 第３図 第　４　図 第５図 第６図 　Ｖｃｃ 第７図

Claims (1)

1. 【特許請求の範囲】 １、外部端子へ出力信号を送出させるプッシュプル形態
   の出力素子からなる出力回路と、上記出力回路に供給す
   る入力信号を受けて、上記出力信号が電源電圧側のレベ
   ルから回路の接地電位のレベルに変化するとき一定期間
   上記出力端子の信号を送出させる第１の回路又は上記出
   力回路を動作状態から非動作状態にさせる出力制御信号
   の変化タイミングを検出する第２の回路と、上記第１又
   は第２の回路の出力信号に従って上記一定期間その出力
   信号が固定され又はそのロジックスレッショルド電圧が
   回路の接地電位側にシフトされる入力回路とを含むこと
   を特徴とする半導体集積回路装置。 ２、上記入力回路は、縦列形態にされたＣＭＯＳインバ
   ータ回路からなり、外部端子から供給される入力信号を
   受ける初段のＣＭＯＳインバータ回路の出力端子と回路
   の接地電位との間に、上記第１又は第２の出力信号によ
   ってオン状態にされるＭＯＳＦＥＴと、上記外部端子か
   ら供給される入力信号の遅延信号を受けるＭＯＳＦＥＴ
   とが直列形態にされるものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、メモリアレイがＣＭＯ
   Ｓ回路により構成され、その周辺回路がバイポーラ型ト
   ランジスタとＭＯＳＦＥＴとの組み合わせからなるスタ
   ティック型ＲＡＭであり、上記出力回路は電源電圧側の
   出力信号を形成するエミッタフォロワ出力トランジスタ
   と、Ｎチャンネル型出力ＭＯＳＦＥＴからなるものであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体集積回路装置。 ４、相補的な出力すべき信号をそれぞれ受けて外部端子
   へ出力信号を送出させるプッシュプル形態の出力素子を
   含み、３状態出力機能を持つ出力回路と、上記出力すべ
   き相補的な信号の遅延信号により出力信号の遷移期間に
   おいて出力ハイインピーダンス状態にする出力制御信号
   を実質的に無効にさせる第３の回路とを具備することを
   特徴とする半導体集積回路装置。 ５、上記第３の回路は、電源電圧側の出力信号を形成す
   る出力素子の制御端子と回路の接地電位との間に設けら
   れ、上記出力制御信号により制御される小さなコンダク
   タンスを持つようにされた第１のＭＯＳＦＥＴと、この
   第１のＭＯＳＦＥＴと並列形態にされ、上記制御信号に
   より制御される大きなコンダクタンスを持つようにされ
   た第２のＭＯＳＦＥＴと上記回路の接地電位側の出力信
   号に供給される入力信号の反転遅延信号を受ける大きな
   コンダクタンスを持つようにされた第３のＭＯＳＦＥＴ
   からなる直列回路とからなるものであることを特徴とす
   る特許請求の範囲第４項記載の半導体集積回路装置。 ６、上記半導体集積回路装置は、メモリアレイがＣＭＯ
   Ｓ回路により構成され、その周辺回路がバイポーラ型ト
   ランジスタとＭＯＳＦＥＴとの組み合わせからなるスタ
   ティック型ＲＡＭであり、上記出力回路は電源電圧側の
   出力信号を形成するエミッタフォロワ出力トランジスタ
   と、Ｎチャンネル型出力ＭＯＳＦＥＴからなるものであ
   ることを特徴とする特許請求の範囲第４又は第５項記載
   の半導体集積回路装置。