JPS63160089A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63160089A JPS63160089A JP61306462A JP30646286A JPS63160089A JP S63160089 A JPS63160089 A JP S63160089A JP 61306462 A JP61306462 A JP 61306462A JP 30646286 A JP30646286 A JP 30646286A JP S63160089 A JPS63160089 A JP S63160089A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- mosfet
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000003068 static effect Effects 0.000 claims abstract description 12
- 230000000295 complement effect Effects 0.000 claims description 34
- 230000008859 change Effects 0.000 claims description 16
- 230000007704 transition Effects 0.000 claims description 12
- 230000006870 function Effects 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 16
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000003491 array Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract description 2
- 230000000415 inactivating effect Effects 0.000 abstract 1
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- 101100466626 Homo sapiens PUS10 gene Proteins 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 102100039155 tRNA pseudouridine synthase Pus10 Human genes 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するもので、例え
ばバイポーラ型トランジスタとCMOS(相補型MO3
)回路との組み合わせから構成されるスタティック型R
AM (ランダム・アクセス・メモリ)に利用して有効
な技術に関するものである。
ばバイポーラ型トランジスタとCMOS(相補型MO3
)回路との組み合わせから構成されるスタティック型R
AM (ランダム・アクセス・メモリ)に利用して有効
な技術に関するものである。
CMOSスタティック型RAMの高速化のために、バイ
ポーラ型トランジスタを用いたものが特開昭56−58
193号公報により提案されている。このように、CM
OS回路とバイポーラ型トランジスタ回路とを組合せた
RAMが種々提案されている。
ポーラ型トランジスタを用いたものが特開昭56−58
193号公報により提案されている。このように、CM
OS回路とバイポーラ型トランジスタ回路とを組合せた
RAMが種々提案されている。
上記のようなスタティック型RAMの出力回路は、その
出力端子に結合されてしまうプリント配線板等の実装基
板に存在する浮遊容量や信号入力装置の入力容量などか
らなる比較的大きな容量値の負荷容量(寄生容量)を駆
動できることが必要とされ、このような負荷容量を高速
に駆動するために比較的大きな電流供給能力を持つよう
にされる。したがって、上記出力回路は上記負荷容量を
駆動するとき、上記負荷容量をディスチャージしたり、
チャージアップさせるとき比較的大きな電流を流すよう
にされる。RAM内の電源電圧線Vccと回路の接地線
Vssがそれぞれ無視できない抵抗成分及びインダクタ
ンス成分を持つので、それぞれに比較的大きなノイズが
発生する。
出力端子に結合されてしまうプリント配線板等の実装基
板に存在する浮遊容量や信号入力装置の入力容量などか
らなる比較的大きな容量値の負荷容量(寄生容量)を駆
動できることが必要とされ、このような負荷容量を高速
に駆動するために比較的大きな電流供給能力を持つよう
にされる。したがって、上記出力回路は上記負荷容量を
駆動するとき、上記負荷容量をディスチャージしたり、
チャージアップさせるとき比較的大きな電流を流すよう
にされる。RAM内の電源電圧線Vccと回路の接地線
Vssがそれぞれ無視できない抵抗成分及びインダクタ
ンス成分を持つので、それぞれに比較的大きなノイズが
発生する。
上記回路の接地電位に上記ノイズによる浮き上がりが生
じると、外部端子から供給される入力信号を受けるアド
レスバファ等の入力回路にあっては、回路の接地電位の
浮き上がり分だけ、そのロジックスレッショルド電圧も
上昇する。このため、外部端子から供給される入力信号
からみた場合、そのハイレベルマージンが低下してしま
う、すなわち、ハイレベルと判定されるべきレベルであ
っても、上記ノイズの発生によって上記ロジックスレッ
ショルド電圧の上昇してしまうためロウレベルと判定さ
れてしまうような誤動作が生じる戊れが生じるものであ
る。
じると、外部端子から供給される入力信号を受けるアド
レスバファ等の入力回路にあっては、回路の接地電位の
浮き上がり分だけ、そのロジックスレッショルド電圧も
上昇する。このため、外部端子から供給される入力信号
からみた場合、そのハイレベルマージンが低下してしま
う、すなわち、ハイレベルと判定されるべきレベルであ
っても、上記ノイズの発生によって上記ロジックスレッ
ショルド電圧の上昇してしまうためロウレベルと判定さ
れてしまうような誤動作が生じる戊れが生じるものであ
る。
特に、×4又は×8ビットのように複数ビットの単位で
アクセスするRAMにあっては、4又は8個の出力回路
が一斉に動作を行うものであるため、ワーストケースで
の回路の接地電位の浮き上がりが無視できなくなるもの
である。
アクセスするRAMにあっては、4又は8個の出力回路
が一斉に動作を行うものであるため、ワーストケースで
の回路の接地電位の浮き上がりが無視できなくなるもの
である。
さらに、3状態出力機能を持つ出力回路においては、出
力信号の遷移期間に出力制御信号によって強制的に出力
ハイインピーダンス状態にさせると回路の接地電位側に
も大きなノイズが発生することが判明した。本願発明者
においてこの原因を検討した結果、上記出力信号の遷移
期間でのハイインピーダンス状態への切り換え時には負
荷容量のチャージアンプのために流れていた比較的太き
な電流が極短い時間内に遮断される結果、電源供給線に
おけるインダクタンス成分によって生じる逆起電力が、
回路の接地線との間での容量結合によって接地電位を浮
き上がらせるということが判明した。
力信号の遷移期間に出力制御信号によって強制的に出力
ハイインピーダンス状態にさせると回路の接地電位側に
も大きなノイズが発生することが判明した。本願発明者
においてこの原因を検討した結果、上記出力信号の遷移
期間でのハイインピーダンス状態への切り換え時には負
荷容量のチャージアンプのために流れていた比較的太き
な電流が極短い時間内に遮断される結果、電源供給線に
おけるインダクタンス成分によって生じる逆起電力が、
回路の接地線との間での容量結合によって接地電位を浮
き上がらせるということが判明した。
この発明の目的は、高速動作化と動作マージンの向上を
図った半導体集積回路技術を提供することにある。
図った半導体集積回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
C問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。
を節単に説明すれば、下記の通りである。
すなわち、出力回路に供給する入力信号を受けて、上記
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第1の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
2の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせるようにするものである。ま
た、3状態出力機能を持つ出力回路に対して、出力すべ
き相補的な信号の遅延信号により出力信号の遷移期間に
おいて出力ハイインピーダンス状態にする出力制御信号
を実質的に無効にさせるよう機能を付加するものである
。
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第1の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
2の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせるようにするものである。ま
た、3状態出力機能を持つ出力回路に対して、出力すべ
き相補的な信号の遅延信号により出力信号の遷移期間に
おいて出力ハイインピーダンス状態にする出力制御信号
を実質的に無効にさせるよう機能を付加するものである
。
上記した手段によれば、回路の接地電位が浮きiがるよ
うな出力信号を形成するとき又は出力回路が非動作状態
にされるとき、入力回路の出力信号を固定するか又はロ
ジックスレッショルド電圧を回路の接地電位側にシフト
させることによって入力回路の誤動作を防止できる。ま
た、3状態出力回路に対して、その出力信号の遷移期間
出力ハイインピーダンス状態への切り換えを実質的に無
効にすることによってノイズの発生を抑えることができ
る。
うな出力信号を形成するとき又は出力回路が非動作状態
にされるとき、入力回路の出力信号を固定するか又はロ
ジックスレッショルド電圧を回路の接地電位側にシフト
させることによって入力回路の誤動作を防止できる。ま
た、3状態出力回路に対して、その出力信号の遷移期間
出力ハイインピーダンス状態への切り換えを実質的に無
効にすることによってノイズの発生を抑えることができ
る。
〔実施例1〕
第2図には、この発明が適用されるスタティック型RA
Mのブロック図が示されている。同図において、破線で
囲まれた各回路部は、公知の半導体集積回路技術によっ
て、特に制限されないが、1個の単結晶シリコンのよう
な半導体基板上において形成される。
Mのブロック図が示されている。同図において、破線で
囲まれた各回路部は、公知の半導体集積回路技術によっ
て、特に制限されないが、1個の単結晶シリコンのよう
な半導体基板上において形成される。
この実施例のスタティック型RAMは、特に制限されな
いが、それぞれが128列(ロウ)×128行(カラム
)=16384ビット(約16にビット)の記憶容量を
持つ4つのマトリックス(メモリアレイM−ARYI〜
M−ARY4)を有し、これにより合計で約64にビッ
トの記憶容量を持つようにされている。複数のメモリセ
ルMCを有する各メモリアレイM−ARY1〜メモリア
レイM−ARY4から所望のメモリセルMCを選択する
めのアドレス回路は、アドレスバッファADB、 ロウ
アドレスデコーダR−DCR,カラムアドレスデコーダ
C−0CR,カラムスイッチC−3WI〜C−3W4等
から構成される。
いが、それぞれが128列(ロウ)×128行(カラム
)=16384ビット(約16にビット)の記憶容量を
持つ4つのマトリックス(メモリアレイM−ARYI〜
M−ARY4)を有し、これにより合計で約64にビッ
トの記憶容量を持つようにされている。複数のメモリセ
ルMCを有する各メモリアレイM−ARY1〜メモリア
レイM−ARY4から所望のメモリセルMCを選択する
めのアドレス回路は、アドレスバッファADB、 ロウ
アドレスデコーダR−DCR,カラムアドレスデコーダ
C−0CR,カラムスイッチC−3WI〜C−3W4等
から構成される。
上記メモリセルMCは、図示しないが、相互において同
じ構成とされており、特に制限されないが、そのゲート
、ドレイン間が互いに交差結線された一対のNチャンネ
ル記憶MOS F ETと、そのドレインにそれぞれ設
けられた情報保持用抵抗、上記記憶MOSFETと一対
の相補データID。
じ構成とされており、特に制限されないが、そのゲート
、ドレイン間が互いに交差結線された一対のNチャンネ
ル記憶MOS F ETと、そのドレインにそれぞれ設
けられた情報保持用抵抗、上記記憶MOSFETと一対
の相補データID。
Dとの間にそれぞれ設けられたNチャンネル伝送ゲー)
MOSFETとで構成されている。上記メモリセルMC
は、上記抵抗の接続点に電源電圧Vccが供給されるこ
とによって記憶情報を保持する。
MOSFETとで構成されている。上記メモリセルMC
は、上記抵抗の接続点に電源電圧Vccが供給されるこ
とによって記憶情報を保持する。
上記抵抗は、記憶情報の保持状態におけるメモリセルM
Cの消費電力を減少させるため、例えば、数メグオーム
ないし数ギガオームのような高抵抗値にされる。また、
上記抵抗は、メモリセルの占有面積を減少させるため、
例えば、MOS F ETを形成する半導体基板の表面
に比較的厚い厚さのフィールド絶縁膜を介して形成され
た比較的高抵抗のポリシリコン層から構成される。
Cの消費電力を減少させるため、例えば、数メグオーム
ないし数ギガオームのような高抵抗値にされる。また、
上記抵抗は、メモリセルの占有面積を減少させるため、
例えば、MOS F ETを形成する半導体基板の表面
に比較的厚い厚さのフィールド絶縁膜を介して形成され
た比較的高抵抗のポリシリコン層から構成される。
情報の読み出し/書き込みを扱う信号回路は、特に制限
されないが、データ入力回路DI81〜DIB4.デー
タ出力回路DOB NDOB4.センスアンプSAI
N5A16から構成される。
されないが、データ入力回路DI81〜DIB4.デー
タ出力回路DOB NDOB4.センスアンプSAI
N5A16から構成される。
情報の読み出し/書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路COM−GE、センスアンプ選択回路GSから構成さ
れている。
ング回路は、特に制限されないが、内部制御信号発生回
路COM−GE、センスアンプ選択回路GSから構成さ
れている。
ロウ系のアドレス選択線(ワード線W 1−W 128
)には、アドレス信号AO〜A6に基づいて得られる1
28通りのデコード出力信号がロウデコーダR−DCR
より送出される。このデコード出力信号は、特に制限さ
れないが、ロウアドレスデコーダR−DCRを中心にし
て左右に配置された2つづつのメモリアレイM−ARY
I、M−ARY2とメモリアレイM−ARY3.M−A
RY4の上記ワード線W1〜W128に対して共通に供
給される。
)には、アドレス信号AO〜A6に基づいて得られる1
28通りのデコード出力信号がロウデコーダR−DCR
より送出される。このデコード出力信号は、特に制限さ
れないが、ロウアドレスデコーダR−DCRを中心にし
て左右に配置された2つづつのメモリアレイM−ARY
I、M−ARY2とメモリアレイM−ARY3.M−A
RY4の上記ワード線W1〜W128に対して共通に供
給される。
カラム系のアドレス選択線Yl−Y128には、アドレ
ス信号A7〜A13に基づいて得られる128通りのデ
コード出力信号がカラムデコーダC−DCRより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダC−DCRを中心にして左右に
配置された2つづつのカラムスイッチC−3WI、C−
3W2とC−5W3.C−3W4に対して共通に供給さ
れる。
ス信号A7〜A13に基づいて得られる128通りのデ
コード出力信号がカラムデコーダC−DCRより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダC−DCRを中心にして左右に
配置された2つづつのカラムスイッチC−3WI、C−
3W2とC−5W3.C−3W4に対して共通に供給さ
れる。
アドレスバッファADBは、外部端子から供給されたア
ドレス信号AO〜A13を受け、これに基づいた内部相
補アドレス信号上0〜土13を形成する。なお、内部相
補アドレス信号aOは、アドレス信号AOと同相の内部
アドレス信号aQと、アドレス信号AOに対して位相反
転された内部アドレス信号aOとにより構成される。残
りの内部相補アドレス信号上1〜土13についても同様
に、同相の内部アドレス信号31〜a13と位相反転さ
れた内部アドレス信号al−a13とにより構成される
。
ドレス信号AO〜A13を受け、これに基づいた内部相
補アドレス信号上0〜土13を形成する。なお、内部相
補アドレス信号aOは、アドレス信号AOと同相の内部
アドレス信号aQと、アドレス信号AOに対して位相反
転された内部アドレス信号aOとにより構成される。残
りの内部相補アドレス信号上1〜土13についても同様
に、同相の内部アドレス信号31〜a13と位相反転さ
れた内部アドレス信号al−a13とにより構成される
。
アドレスバッファADBによって形成された内部相補ア
ドレス信号a O〜a 13のうち、特に制限されない
が、内部相補アドレス信号上7〜a13は、カラムアド
レスデコーダC−DCHに供給される。カラムアドレス
デコーダC−0CRは、これらの内部相補アドレス信号
上7〜a13を解読(デコード)し、デコードによって
得られた選択信号(デコード出力信号)を、カラムスイ
ッチC−3WI 〜C−3W4内のスイッチ用MOSF
ET(絶縁ゲート型電界効果トランジスタ)Q6゜Q6
〜Q7.Q7等のゲートに供給する。
ドレス信号a O〜a 13のうち、特に制限されない
が、内部相補アドレス信号上7〜a13は、カラムアド
レスデコーダC−DCHに供給される。カラムアドレス
デコーダC−0CRは、これらの内部相補アドレス信号
上7〜a13を解読(デコード)し、デコードによって
得られた選択信号(デコード出力信号)を、カラムスイ
ッチC−3WI 〜C−3W4内のスイッチ用MOSF
ET(絶縁ゲート型電界効果トランジスタ)Q6゜Q6
〜Q7.Q7等のゲートに供給する。
各メモリアレイM−ARY1〜メモリアレイM−ARY
4におけるワード線W1〜W128のうち、外部からの
アドレス信号AO〜A6の組み合わせによって指定され
た1本のワード線が上述したロウアドレスデコーダR−
DCRによって選択され、上述したカラムアドレスデコ
ーダC−DCRによって、外部からのアドレス信号A7
〜A13の組み合わせによって指定された1対の相補デ
ータ線が128対の相補データ線のなかから選択される
。これにより、各メモリアレイM−ARY1〜M−AR
Y4において、選択されたワード線と選択された相補デ
ータ線との交点に配置された、 それぞれ1個のメモリ
セルMCが選択される。
4におけるワード線W1〜W128のうち、外部からの
アドレス信号AO〜A6の組み合わせによって指定され
た1本のワード線が上述したロウアドレスデコーダR−
DCRによって選択され、上述したカラムアドレスデコ
ーダC−DCRによって、外部からのアドレス信号A7
〜A13の組み合わせによって指定された1対の相補デ
ータ線が128対の相補データ線のなかから選択される
。これにより、各メモリアレイM−ARY1〜M−AR
Y4において、選択されたワード線と選択された相補デ
ータ線との交点に配置された、 それぞれ1個のメモリ
セルMCが選択される。
上記選択されたメモリセルMCから読み出された記憶情
報は、4対のサブコモン相補データ1cDI、CDI〜
CD4.CD4のうちの1つに現れる。すなわち、サブ
コモン相補データ1cD1゜CDI〜CD4.CD4は
、代表として示されたメモリアレイM−ARYIのよう
に、128対の相補データ線が32対づつに分割された
メモリブロックMl−M4に対応している。センスアン
プSAIないしSA4は、上記分割されたサブコモに対
応してそれぞれ設けられる。
報は、4対のサブコモン相補データ1cDI、CDI〜
CD4.CD4のうちの1つに現れる。すなわち、サブ
コモン相補データ1cD1゜CDI〜CD4.CD4は
、代表として示されたメモリアレイM−ARYIのよう
に、128対の相補データ線が32対づつに分割された
メモリブロックMl−M4に対応している。センスアン
プSAIないしSA4は、上記分割されたサブコモに対
応してそれぞれ設けられる。
この様にサブコモン相補データWCDI、CD1〜CD
4.CD4に分割し、それぞれにセンスアンプSAIな
いしSA4を設けたねらいは、コモン相補データ線の寄
生容量を分割(低減)し、メモリセルからの情報読み出
し動作の畜速化を図ることるある。
4.CD4に分割し、それぞれにセンスアンプSAIな
いしSA4を設けたねらいは、コモン相補データ線の寄
生容量を分割(低減)し、メモリセルからの情報読み出
し動作の畜速化を図ることるある。
センスアンプ選択回路GSは、上記アドレス信号A12
.A13に基づいて4つの組合せに解読し、センスアン
プ選択信号m1〜m4を形成する。
.A13に基づいて4つの組合せに解読し、センスアン
プ選択信号m1〜m4を形成する。
上記4個のセンスアンプSAI〜SA4 (SA5〜S
A8、SA9〜5A12及び5A13〜5A16)のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した1つのセンスアンプが選択信号m l
−m 4とタイミング信号SaCによって動作状態に
され、その出力をコモン相補データ線CDL、CDLに
伝える。
A8、SA9〜5A12及び5A13〜5A16)のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した1つのセンスアンプが選択信号m l
−m 4とタイミング信号SaCによって動作状態に
され、その出力をコモン相補データ線CDL、CDLに
伝える。
このコモン相補データ線CDL、CDLは、データ出力
回路DOBの入力端子とデータ入力回路DIBの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線CDI、CDI〜C
D4.CD4は、書き込み制御信号weを受ける伝送ゲ
ートMOSFETQI、Ql〜Q5.Q5によって短絡
させられる。
回路DOBの入力端子とデータ入力回路DIBの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線CDI、CDI〜C
D4.CD4は、書き込み制御信号weを受ける伝送ゲ
ートMOSFETQI、Ql〜Q5.Q5によって短絡
させられる。
内部制御信号発生回路COM−GSは、2つの外部制御
信号C3(チップセレクト信号)、WE(ライトイネー
ブル信号)を受けて、内部チップ選択信号csl、sa
c (センスアンプ動作タイミング信号)、we(8
込み制御信号)、dic(データ入力制御信号)及びd
oc (データ出力制御信号)等を送出する。
信号C3(チップセレクト信号)、WE(ライトイネー
ブル信号)を受けて、内部チップ選択信号csl、sa
c (センスアンプ動作タイミング信号)、we(8
込み制御信号)、dic(データ入力制御信号)及びd
oc (データ出力制御信号)等を送出する。
以上構成のRAMに対して、その動作マージンの拡大を
図るめた、出力回路DOB及びアドレスバッファADH
に、次の各回路が付加される。
図るめた、出力回路DOB及びアドレスバッファADH
に、次の各回路が付加される。
第1図には、上記出力回路DOB、アドレスバッファA
DBと、それぞれの付加回路の一実施例の回路図が示さ
れている。同図において、チャンネル部分に矢印を付し
たMOSFETQI 1等は、PチャンネルMOSFE
Tであり、NチャンネルMOSFETQI O等と区別
している。このことは、次に説明する第4図及び前記第
6図においても同様ある。
DBと、それぞれの付加回路の一実施例の回路図が示さ
れている。同図において、チャンネル部分に矢印を付し
たMOSFETQI 1等は、PチャンネルMOSFE
Tであり、NチャンネルMOSFETQI O等と区別
している。このことは、次に説明する第4図及び前記第
6図においても同様ある。
アドレスバッファADBを構成する単位回路は、次の各
回路素子から構成される。抵抗RとMOSFETQIO
とは、入力端子Atに印加される外部サージ電圧からM
OSFETQI 1.Ql 2のゲート絶縁膜を保護す
るゲート保護回路を構成する。
回路素子から構成される。抵抗RとMOSFETQIO
とは、入力端子Atに印加される外部サージ電圧からM
OSFETQI 1.Ql 2のゲート絶縁膜を保護す
るゲート保護回路を構成する。
MOSFETQI 1.Ql 2とQl3.Ql4は、
2段カスケード接続されたCMOSインバータ回路を構
成する。これによって、CMOSインバータ回路(Ql
1.Ql2)の入力信号と同相の信号がCMOSイン
バータ回路(Ql3.Ql4)出力から得られる。
2段カスケード接続されたCMOSインバータ回路を構
成する。これによって、CMOSインバータ回路(Ql
1.Ql2)の入力信号と同相の信号がCMOSイン
バータ回路(Ql3.Ql4)出力から得られる。
上記CMOSインバータ回路(Ql3.Ql4)の出力
は、一方において、上記外部端子からのアドレス信号A
iと同相の内部相補アドレス信号atを形成する出力回
路に伝えられる。すなわち、上記出力は、図示しない容
量性負荷の充電用出力トランジスタT1のベースに供給
される。上記出力トランジスタTIとカスケード接続さ
れた出力トランジスタT2は、上記容量性負荷の放電を
行う。このため、このトランジスタT2のベースには、
PチャンネルMOSFETQ15とNチャンネルMOS
FETQI 6によって反転された上記CMOSインバ
ータ回路(Ql 3.Ql 4)の出力信号が供給され
る。ただし、PチャンネルMOSFETQI 5のソー
スは、上記のCMOSインバータ回路と異なり、トラン
ジスタTIとT2の接続点(出力端子)に結合されてい
る。
は、一方において、上記外部端子からのアドレス信号A
iと同相の内部相補アドレス信号atを形成する出力回
路に伝えられる。すなわち、上記出力は、図示しない容
量性負荷の充電用出力トランジスタT1のベースに供給
される。上記出力トランジスタTIとカスケード接続さ
れた出力トランジスタT2は、上記容量性負荷の放電を
行う。このため、このトランジスタT2のベースには、
PチャンネルMOSFETQ15とNチャンネルMOS
FETQI 6によって反転された上記CMOSインバ
ータ回路(Ql 3.Ql 4)の出力信号が供給され
る。ただし、PチャンネルMOSFETQI 5のソー
スは、上記のCMOSインバータ回路と異なり、トラン
ジスタTIとT2の接続点(出力端子)に結合されてい
る。
上記CMOSインバータ回路(Ql3.Ql4)の出力
は、他方において上記外部端子からのアドレス信号At
と逆相の内部相補アドレス信号atを形成する出力回路
に伝えられる。すなわち、上記出力は、上記同様なCM
OSインバータ回路IVIによって反転され、図示しな
い容量性負荷の充電用出力トランジスタT3のベースに
供給される。上記出力トランジスタT3とカスケード接
続された出力トランジスタT4は、上記容量性負荷の放
電を行う。このため、このトランジスタT4のベースに
は、上記CMOSインバータ回路(Ql 3.Ql 4
)の出力がソースフォロワMOSFETQ17を介して
供給される。MOSFETQI8は、上記ソースフォロ
ワMOSFETQ17の負荷として動作するばかりでな
く、トランジスタT4のベース蓄積電荷を放電させるた
めのスイッチMOS F ETとしても動作する。
は、他方において上記外部端子からのアドレス信号At
と逆相の内部相補アドレス信号atを形成する出力回路
に伝えられる。すなわち、上記出力は、上記同様なCM
OSインバータ回路IVIによって反転され、図示しな
い容量性負荷の充電用出力トランジスタT3のベースに
供給される。上記出力トランジスタT3とカスケード接
続された出力トランジスタT4は、上記容量性負荷の放
電を行う。このため、このトランジスタT4のベースに
は、上記CMOSインバータ回路(Ql 3.Ql 4
)の出力がソースフォロワMOSFETQ17を介して
供給される。MOSFETQI8は、上記ソースフォロ
ワMOSFETQ17の負荷として動作するばかりでな
く、トランジスタT4のベース蓄積電荷を放電させるた
めのスイッチMOS F ETとしても動作する。
なお、トランジスタT2が飽和領域で駆動されることを
防止するため、MOSFETQI 5のソ−スが上述の
ように電源電圧VccではなくトランジスタT2のコレ
クタに接続され、同様にトランジスタT4が飽和領域で
駆動されることを防止するため、MOSFETQ17の
ドレインが電源電圧Vccではなく、トランジスタT4
のコレクタに接続されている。これによって、スイッチ
ング動作の高速化を囲っている。
防止するため、MOSFETQI 5のソ−スが上述の
ように電源電圧VccではなくトランジスタT2のコレ
クタに接続され、同様にトランジスタT4が飽和領域で
駆動されることを防止するため、MOSFETQ17の
ドレインが電源電圧Vccではなく、トランジスタT4
のコレクタに接続されている。これによって、スイッチ
ング動作の高速化を囲っている。
この実施例では、アドレスバッファの出力部に電流駆動
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のMOSFETのゲートに付加されるゲート容量等
の比較的大きな容量値にされた寄生容量の充電/放電を
高速に行うことができる。このような出力回路は、上記
第2図におけるアドレスデコーダR−DCR,C−DC
Rの出力部にも設けることによって、メモリアレイの選
択動作の高速化を図るものである(図示せず)。
能力の大きなバイポーラ型トランジスタを用いることに
よって、その負荷としてのアドレスデコーダを構成する
多数のMOSFETのゲートに付加されるゲート容量等
の比較的大きな容量値にされた寄生容量の充電/放電を
高速に行うことができる。このような出力回路は、上記
第2図におけるアドレスデコーダR−DCR,C−DC
Rの出力部にも設けることによって、メモリアレイの選
択動作の高速化を図るものである(図示せず)。
この実施例では、外部端子Aiから供給される入力信号
のハイレベル側のレベルマージンを確保するために、上
記入力端子Aiから供給された信号は、縦列形態にされ
たインバータ回路N5ないしN8からなる遅延回路を介
してMOSFETQ45のゲートに供給される。このM
OS F ETQ45は、後述するスレッショルドシフ
トトリガ信号TSTを受けるMOSFETQ44と直列
形態にされる。これらMOSFETQ44とQ45から
なる直列回路は、上記CMOSインバータ回路(Qll
とQ12)の出力端子と回路の接地電位との間に設けら
れる。
のハイレベル側のレベルマージンを確保するために、上
記入力端子Aiから供給された信号は、縦列形態にされ
たインバータ回路N5ないしN8からなる遅延回路を介
してMOSFETQ45のゲートに供給される。このM
OS F ETQ45は、後述するスレッショルドシフ
トトリガ信号TSTを受けるMOSFETQ44と直列
形態にされる。これらMOSFETQ44とQ45から
なる直列回路は、上記CMOSインバータ回路(Qll
とQ12)の出力端子と回路の接地電位との間に設けら
れる。
センスアンプSAは、サブコモン相補データ線CD、C
Dにベースが結合された差動のバイポーラトランジスタ
T5.T6と、その共通エミッタと回路の接地電位点と
の間に設けられ、制御信号sac−miによって選択的
に動作電流を流すNチャンネルMOSFETQ21とに
より構成される。この差動トランジスタT5.T6のコ
レクタは、コモン相補データ線CDL、CDLにそれぞ
れ結合される。なお、図示しないが、上記コモン相補デ
ータ線CDL、CDLには、残り3個の同様なセンスア
ンプを構成する差動トランジスタのコレクタも共通に接
続される。
Dにベースが結合された差動のバイポーラトランジスタ
T5.T6と、その共通エミッタと回路の接地電位点と
の間に設けられ、制御信号sac−miによって選択的
に動作電流を流すNチャンネルMOSFETQ21とに
より構成される。この差動トランジスタT5.T6のコ
レクタは、コモン相補データ線CDL、CDLにそれぞ
れ結合される。なお、図示しないが、上記コモン相補デ
ータ線CDL、CDLには、残り3個の同様なセンスア
ンプを構成する差動トランジスタのコレクタも共通に接
続される。
上記コモン相補データ線cot、、CDLに現れたセン
スアンプの出力信号は、データ出力回路DOBの初段回
路PDOによって、はVECL (エミッタ・カップル
ド・ロジック)のような出力信号に増幅される。上記コ
モン相補データ線CDL。
スアンプの出力信号は、データ出力回路DOBの初段回
路PDOによって、はVECL (エミッタ・カップル
ド・ロジック)のような出力信号に増幅される。上記コ
モン相補データ線CDL。
CDLは、ベース接地増幅トランジスタT7.T8のエ
ミッタに結合される。これらのトランジスタT7.T8
のベースには、ダイオードDI、 D2とその動作電流
を流す定電流源としてのMOSFETQ23とにより形
成されたバイアス電圧(Vcc−2Vf)が供給される
。なお、Vfは、ダイオードD1.D2の順方向電圧で
ある。上記トランジスタT7.T8のエミッタと回路の
接地電位点との間には、そのバイアス電流を流す定電流
源としてのMOSFETQ22.Q24が設けられる。
ミッタに結合される。これらのトランジスタT7.T8
のベースには、ダイオードDI、 D2とその動作電流
を流す定電流源としてのMOSFETQ23とにより形
成されたバイアス電圧(Vcc−2Vf)が供給される
。なお、Vfは、ダイオードD1.D2の順方向電圧で
ある。上記トランジスタT7.T8のエミッタと回路の
接地電位点との間には、そのバイアス電流を流す定電流
源としてのMOSFETQ22.Q24が設けられる。
そして、上記トランジスタT7.T8のコレクタには、
負荷抵抗R1,R2が設けられる。
負荷抵抗R1,R2が設けられる。
これらのベース接地型増幅トランジスタT7.T8のコ
レクタ出力は、エミッタフォロワ出力トランジスタT9
.TIOとレベルシフトダイオードD3.D4を介して
次の出力回路OBに伝えられる。
レクタ出力は、エミッタフォロワ出力トランジスタT9
.TIOとレベルシフトダイオードD3.D4を介して
次の出力回路OBに伝えられる。
なお、上記出力トランジスタT9.TIOのエミッタに
は、定電流負荷としてのMOSFETQ25、Q26が
設けられる。上記の各定電流源としてのMOSFETQ
22〜Q26は、特に制限されないが、内部チップ選択
信号csにより選択的に動作状態にされる。これにより
、チップ非選択時に上記MOSFETQ22〜Q26を
オフ状態にして低消費電力化を図っている。
は、定電流負荷としてのMOSFETQ25、Q26が
設けられる。上記の各定電流源としてのMOSFETQ
22〜Q26は、特に制限されないが、内部チップ選択
信号csにより選択的に動作状態にされる。これにより
、チップ非選択時に上記MOSFETQ22〜Q26を
オフ状態にして低消費電力化を図っている。
出力回路OBは、パワースイッチMOSFETによって
選択的に動作状態にされ、電流ミラー形態のアクティブ
負荷回路を持つ差動増幅回路によりレベル変換機能と、
出力イネーブル機能を実現するものである。すなわち、
初段回路PDOによって形成された上記ECLレベルの
相補信号は、一方においてPチャンネル型の差動増幅M
OSFETQ28.Q29のゲートに供給される。この
差動増幅MO5FETQ28.Q29の共通化されたソ
ースと電源電圧Vccとの間には、動作タイミング信号
docを受けるPチャンネル型のパワースイッチMOS
FETQ27が設けられる。上記差動増幅MOSFET
Q28.Q29のドレインと回路の接地電位点との間に
は、電流ミラー形態にされたNチャンネル型のアクティ
ブ負荷MOSFETQ31が設けられる。そして、上記
差動増幅回路の出力であるMOSFETQ29.Q31
の共通化されたドレインと回路の接地電位点との間には
、上記制御信号docを受けるNチャンネルMOSFE
TQ34が設けられる。
選択的に動作状態にされ、電流ミラー形態のアクティブ
負荷回路を持つ差動増幅回路によりレベル変換機能と、
出力イネーブル機能を実現するものである。すなわち、
初段回路PDOによって形成された上記ECLレベルの
相補信号は、一方においてPチャンネル型の差動増幅M
OSFETQ28.Q29のゲートに供給される。この
差動増幅MO5FETQ28.Q29の共通化されたソ
ースと電源電圧Vccとの間には、動作タイミング信号
docを受けるPチャンネル型のパワースイッチMOS
FETQ27が設けられる。上記差動増幅MOSFET
Q28.Q29のドレインと回路の接地電位点との間に
は、電流ミラー形態にされたNチャンネル型のアクティ
ブ負荷MOSFETQ31が設けられる。そして、上記
差動増幅回路の出力であるMOSFETQ29.Q31
の共通化されたドレインと回路の接地電位点との間には
、上記制御信号docを受けるNチャンネルMOSFE
TQ34が設けられる。
上記ECLレベルの相補信号は、他方において、上記類
偵の差動増幅回路(Q35〜Q40)の入力に逆相で供
給される。これによって、2つの差動増幅回路からは、
#開信号docがロウレベルなら互いに逆相のCMOS
レベルの出力信号が得られ、制御信号docがハイレベ
ルなら差動増幅回路が非動作状態にされるとともに、N
チャンネルMOSFETQ34.Q40が共にオン状態
に、なって共にロウレベルの出力が得られる。
偵の差動増幅回路(Q35〜Q40)の入力に逆相で供
給される。これによって、2つの差動増幅回路からは、
#開信号docがロウレベルなら互いに逆相のCMOS
レベルの出力信号が得られ、制御信号docがハイレベ
ルなら差動増幅回路が非動作状態にされるとともに、N
チャンネルMOSFETQ34.Q40が共にオン状態
に、なって共にロウレベルの出力が得られる。
上記一対の差動増幅回路の出力信号は、外部端子Dou
tヘハイレベル出力信号を送出するバイポーラ型のNP
N)ランジスタにより構成されたエミッタフォロワ出力
トランジスタTllのベースと、外部端子Doutへロ
ウレベルの出方信号を送出するNチャンネル出力MOS
FETQ41のゲートに伝えられる。なお、外部端子D
outへ送出する出力信号をTTLレベルにするため、
上記トランジスタTllのエミツタにはレベルシフト用
のダイオードD5が設けられる。
tヘハイレベル出力信号を送出するバイポーラ型のNP
N)ランジスタにより構成されたエミッタフォロワ出力
トランジスタTllのベースと、外部端子Doutへロ
ウレベルの出方信号を送出するNチャンネル出力MOS
FETQ41のゲートに伝えられる。なお、外部端子D
outへ送出する出力信号をTTLレベルにするため、
上記トランジスタTllのエミツタにはレベルシフト用
のダイオードD5が設けられる。
上記出力回路には、出力信号Doutがハイレベルから
ロウレベルに変化することを検出するための次の回路が
設けられる。上記出力端子には、MOSFETQ42と
Q43からなる直列MO′5FETの一端が接続される
。これらの直列MO5FETQ42とQ43を通して出
力信号Doutのハイレベルが、上記信号TSTとして
アドレスバッファADBに設けられたMOSFETQ4
4のゲートに供給される。なお、上記信号線TSTは、
他の出力回路に設けられる同様な直列MO5FETに共
通接続されるものであり、微小電流を流す定電流源1o
により常時回路の接地電位にプルダウンされている。
ロウレベルに変化することを検出するための次の回路が
設けられる。上記出力端子には、MOSFETQ42と
Q43からなる直列MO′5FETの一端が接続される
。これらの直列MO5FETQ42とQ43を通して出
力信号Doutのハイレベルが、上記信号TSTとして
アドレスバッファADBに設けられたMOSFETQ4
4のゲートに供給される。なお、上記信号線TSTは、
他の出力回路に設けられる同様な直列MO5FETに共
通接続されるものであり、微小電流を流す定電流源1o
により常時回路の接地電位にプルダウンされている。
上記MOSFETQ42のゲートには、出力トランジス
タTllをオン状態からオフ状態にさせるとき、その駆
動信号を形成する差動増幅回路におけるロウレベルから
ハイレベルに変化する信号であるMOSFETQ28の
ドレイン出力が供給される。また、MOSFETQ43
+7>ゲートには、上記出力MOSFETQ41を駆動
する信号が、縦列形態にされたインバータ回路N2ない
しN4を通して反転遅延されて供給される。これにより
、第3図の動作波形図に示すように、出力信号Dout
がハイレベルからロウレベルに変化するとき、前記出力
端子Doutに結合される負荷容量のディスチャージ動
作において、回路の接地電位線にノイズNSが発生する
タイミングにおいて、上記信号TSTがハイレベルにさ
れる。すなわち、出力信号Doutがハイレベルからロ
ウレベルに変化するとき、出力トランジスタTllがオ
ン状態からオフ状態に切り換えられる。このような駆動
信号を形成する差動増幅回路においてはMOSFETQ
2Bのドレイン出力がロウレベルからハイレベルに変化
する。したがって、MOSFETQ42がオン状態にさ
れる。また、このとき、出力MOSFETQ41のゲー
ト電圧は、ロウレベルからハイレベルに変化する。した
がって、上記インバータ回路N2ないしN4を通した信
号は、遅れてハイレベルからロウレベルに変化する。そ
れ故、MOSFETQ43は上記インバータ回路N2な
いしN4により設定され時間だけ遅れてオン状態からオ
フ状態に切り換えられるため、上記MO5FETQ42
のオン状態により信号TSTは出力信号Doutのハイ
レベルが伝えられる。これによって、出力信号Dout
がハイレベルにされている間、上記信号TSTもハイレ
ベルになってMOSFETQ44をオン状態にする。
タTllをオン状態からオフ状態にさせるとき、その駆
動信号を形成する差動増幅回路におけるロウレベルから
ハイレベルに変化する信号であるMOSFETQ28の
ドレイン出力が供給される。また、MOSFETQ43
+7>ゲートには、上記出力MOSFETQ41を駆動
する信号が、縦列形態にされたインバータ回路N2ない
しN4を通して反転遅延されて供給される。これにより
、第3図の動作波形図に示すように、出力信号Dout
がハイレベルからロウレベルに変化するとき、前記出力
端子Doutに結合される負荷容量のディスチャージ動
作において、回路の接地電位線にノイズNSが発生する
タイミングにおいて、上記信号TSTがハイレベルにさ
れる。すなわち、出力信号Doutがハイレベルからロ
ウレベルに変化するとき、出力トランジスタTllがオ
ン状態からオフ状態に切り換えられる。このような駆動
信号を形成する差動増幅回路においてはMOSFETQ
2Bのドレイン出力がロウレベルからハイレベルに変化
する。したがって、MOSFETQ42がオン状態にさ
れる。また、このとき、出力MOSFETQ41のゲー
ト電圧は、ロウレベルからハイレベルに変化する。した
がって、上記インバータ回路N2ないしN4を通した信
号は、遅れてハイレベルからロウレベルに変化する。そ
れ故、MOSFETQ43は上記インバータ回路N2な
いしN4により設定され時間だけ遅れてオン状態からオ
フ状態に切り換えられるため、上記MO5FETQ42
のオン状態により信号TSTは出力信号Doutのハイ
レベルが伝えられる。これによって、出力信号Dout
がハイレベルにされている間、上記信号TSTもハイレ
ベルになってMOSFETQ44をオン状態にする。
このとき、アドレスバッファADBにおいていは、その
入力信号Aiがハイレベルのとき、インバータ回路N5
ないしN8を通してMO8FETQ45をオン状態にし
ている。したがって、MOSFETQ44とQ45の合
成コンダクタンスをCMOSインバータ回路を構成する
PチャンネルMO5FETQI 1に比べて十分大きく
すれば、このCMOSインバータ回路(Ql 1.Ql
2)の出力信号はロウレベルに固定される。また、上
記MOSFETQ44とQ45の合成コンダクタンスを
それ程大きくしない場合には、これらのMOSFETQ
44とQ45がNチャンネルMOSFETQ12に対し
て並列形態にされるため、NチャンネルMOSFET側
の合成コンダクタンスが大きくなって、そのロジンクス
レフショルド電圧をロウレベル側にシフトさせる。これ
によって、上記ノイズNSが発生することによって、等
価的に入力信号Atがロウレベルに遷移したとしても、
CMOSインバータ回路(Ql 1.Ql 2)の出力
信号は変化しない、したがって、内部アドレス信号at
、aiが切り替わることによる誤動作を防止することが
できるものとなる。
入力信号Aiがハイレベルのとき、インバータ回路N5
ないしN8を通してMO8FETQ45をオン状態にし
ている。したがって、MOSFETQ44とQ45の合
成コンダクタンスをCMOSインバータ回路を構成する
PチャンネルMO5FETQI 1に比べて十分大きく
すれば、このCMOSインバータ回路(Ql 1.Ql
2)の出力信号はロウレベルに固定される。また、上
記MOSFETQ44とQ45の合成コンダクタンスを
それ程大きくしない場合には、これらのMOSFETQ
44とQ45がNチャンネルMOSFETQ12に対し
て並列形態にされるため、NチャンネルMOSFET側
の合成コンダクタンスが大きくなって、そのロジンクス
レフショルド電圧をロウレベル側にシフトさせる。これ
によって、上記ノイズNSが発生することによって、等
価的に入力信号Atがロウレベルに遷移したとしても、
CMOSインバータ回路(Ql 1.Ql 2)の出力
信号は変化しない、したがって、内部アドレス信号at
、aiが切り替わることによる誤動作を防止することが
できるものとなる。
上記入力回路は、アドレスバッファの他、チッ制御信号
を受ける入力回路にも同様に適用される。
を受ける入力回路にも同様に適用される。
これによって、例えばノイズNSにより一時的に書き込
み状態になってしまうという誤動作も同様に防止するこ
とができる。
み状態になってしまうという誤動作も同様に防止するこ
とができる。
なお、上記出力回路において、MOSFETQ43は、
出力信号がロウレベルからハイレベルに変化する一定期
間のみオン状態にされるため、出力信号のレベルが一定
のハイレベルにされた定常状態ではオフ状態にされる。
出力信号がロウレベルからハイレベルに変化する一定期
間のみオン状態にされるため、出力信号のレベルが一定
のハイレベルにされた定常状態ではオフ状態にされる。
これによって、他の出力回路の出力端子とがMOSFE
TQ42.Q43等を介して結合されてしまうという不
都合が生じない。
TQ42.Q43等を介して結合されてしまうという不
都合が生じない。
〔実施例2〕
第4図には、この発明の他の要部一実施例の回路図が示
されている。
されている。
この実施例では、上記第1図に示したような出力信号D
outのハイレベルへの変化を検出して、信号TSTを
形成するものに代え、出力回路を動作状態から非動作状
態(出力ハイインピーダンス状態)に切り換える出力制
御信号docが発生されたときには、実際にノイズが発
生するか否かにかかわらず、上記信号TSTを発生させ
るものである。
outのハイレベルへの変化を検出して、信号TSTを
形成するものに代え、出力回路を動作状態から非動作状
態(出力ハイインピーダンス状態)に切り換える出力制
御信号docが発生されたときには、実際にノイズが発
生するか否かにかかわらず、上記信号TSTを発生させ
るものである。
このため、 内部制御信号発生回路COM−GSに、次
の信号変化検出回路0ETDが設けられるものである。
の信号変化検出回路0ETDが設けられるものである。
内部制御信号発生回路COM−GSは、特に制限されな
いが、内部のライトイネーブル信号weと、チップセレ
クト信号C9及び出力イネーブル信号Oeを受けるノア
(NOR)ゲート回路G1により、出力制御信号doc
を形成する。それ故、この実施例におけるRAMは、第
2図において入力端子Dinと出力端子Doutとがチ
ップ内部で接続されて共通の外部端子に結合される。こ
のため、新たに出力イネーブル制御信号OEが設けられ
るものである。このような入出力端子を用いる構成にお
いては、外部端子数を低減することができるものである
。
いが、内部のライトイネーブル信号weと、チップセレ
クト信号C9及び出力イネーブル信号Oeを受けるノア
(NOR)ゲート回路G1により、出力制御信号doc
を形成する。それ故、この実施例におけるRAMは、第
2図において入力端子Dinと出力端子Doutとがチ
ップ内部で接続されて共通の外部端子に結合される。こ
のため、新たに出力イネーブル制御信号OEが設けられ
るものである。このような入出力端子を用いる構成にお
いては、外部端子数を低減することができるものである
。
この実施例では、上記制御信号docがハイレベルから
ロウレベルに切り換えられるとき、言い換えるならば、
後述するように出力回路DOBが動作状態から非動作状
態に移行するとき、1シヨツトのパルスを発生させる次
の信号変化検出回路0ETDが設けられる。
ロウレベルに切り換えられるとき、言い換えるならば、
後述するように出力回路DOBが動作状態から非動作状
態に移行するとき、1シヨツトのパルスを発生させる次
の信号変化検出回路0ETDが設けられる。
上記信号docは、ノアゲート回路G2の一方の入力に
供給される。上記信号docは、反転遅延回路を構成す
る縦列形態のインバータ回路N9ないしN13を介して
ノアゲート回路G2の他方の入力に供給される。このノ
アゲート回路G2の出力信号は、ハイレベルの出力信号
を形成するトランジスタT12のベースに供給される。
供給される。上記信号docは、反転遅延回路を構成す
る縦列形態のインバータ回路N9ないしN13を介して
ノアゲート回路G2の他方の入力に供給される。このノ
アゲート回路G2の出力信号は、ハイレベルの出力信号
を形成するトランジスタT12のベースに供給される。
このトランジスタT12のエミッタと回路の接地電位点
との間には、レベルシフト用のダイオードD6及び回路
の接地電位側の出力信号を形成する出力MOSFETQ
46及びQ47が直列に設けられる。
との間には、レベルシフト用のダイオードD6及び回路
の接地電位側の出力信号を形成する出力MOSFETQ
46及びQ47が直列に設けられる。
上記MOSFETQ46のゲートには、上記ノアゲート
回路G2の他方の入力に供給される信号が遅延回路を構
成する縦列接続されたインバータ回路N14とN15を
通して供給される。また、上記MOSFETQ47のゲ
ートには、上記インバータ回路N9の出力信号が供給さ
れる。
回路G2の他方の入力に供給される信号が遅延回路を構
成する縦列接続されたインバータ回路N14とN15を
通して供給される。また、上記MOSFETQ47のゲ
ートには、上記インバータ回路N9の出力信号が供給さ
れる。
上記MOSFETQ46とダイオードD6との接続点か
ら、前記同様なアドレスバファADH等の入力回路に設
けられるMOSFETQ44のゲートに供給される信号
TSTが送出される。この実施例では、多数のアドレス
バッファ等の入力回路に対して共通に上記信号TSTを
供給するため、上記のようにトランジスタT12が用い
られるも−のである。
ら、前記同様なアドレスバファADH等の入力回路に設
けられるMOSFETQ44のゲートに供給される信号
TSTが送出される。この実施例では、多数のアドレス
バッファ等の入力回路に対して共通に上記信号TSTを
供給するため、上記のようにトランジスタT12が用い
られるも−のである。
この実施例の動作は、第5図に示したタイミング図を参
照して次に説明する。
照して次に説明する。
上記内部信号weは、読み出し動作のときロウレベルに
され、信号csはチップ選択状態のときにロウレベルに
され、信号oeは出力イネーブル状態のときロウレベル
にされる。したがって、上記信号we、τゴ及びτ1が
共にロウレベル(論理″0″)とき、上記ノアゲート回
路G1は出力制御信号docをハイレベルにする。そし
て、この信号docは図示しないインバータ回路等によ
って反転されて上記出力回路に供給される信号docと
される。この状態では、出力回路DOBが動作状態にな
って、上記共通の外部端子から出力信号Doutを送出
している。
され、信号csはチップ選択状態のときにロウレベルに
され、信号oeは出力イネーブル状態のときロウレベル
にされる。したがって、上記信号we、τゴ及びτ1が
共にロウレベル(論理″0″)とき、上記ノアゲート回
路G1は出力制御信号docをハイレベルにする。そし
て、この信号docは図示しないインバータ回路等によ
って反転されて上記出力回路に供給される信号docと
される。この状態では、出力回路DOBが動作状態にな
って、上記共通の外部端子から出力信号Doutを送出
している。
この状態において、ライトイネーブル信号WEをハイレ
ベルからロウレベルに変化させて書き込み動作を指示す
ると、これに応じて内部信号weがロウレベルからハイ
レベルにされる。この結果、出力制御信号docがロウ
レベルになって前記出力回路DOBが動作状態から非動
作状態に切り換えられる。このようなタイミングにおい
て出力信号Doutが信号の遷移期間にあると、出力回
路DOBにおいては、その駆動電流が極短い時間内に遮
断され、例えば電源電圧供給線に含まれるインダクタン
ス成分による逆起電力によって、大きなノイズが電源線
に発生する。このノイズは回路の接地線との容量結合に
よって、回路の接地電位を浮き上がらせる。この実施例
では、上記出力回路DOBを動作状態から非動作状態に
切り換えるとき、実際に上記のようなノイズが発生する
か否かに無関係に、このタイミングでは前記ノイズが発
生する戊れがあるため、上記信号変化検出回路0ETD
により信号TSTを発生させ、前記同様に入力回路の出
力の固定ないしロジンクスレッシッルド電圧をロウレベ
ル側にシフトさせるものである。
ベルからロウレベルに変化させて書き込み動作を指示す
ると、これに応じて内部信号weがロウレベルからハイ
レベルにされる。この結果、出力制御信号docがロウ
レベルになって前記出力回路DOBが動作状態から非動
作状態に切り換えられる。このようなタイミングにおい
て出力信号Doutが信号の遷移期間にあると、出力回
路DOBにおいては、その駆動電流が極短い時間内に遮
断され、例えば電源電圧供給線に含まれるインダクタン
ス成分による逆起電力によって、大きなノイズが電源線
に発生する。このノイズは回路の接地線との容量結合に
よって、回路の接地電位を浮き上がらせる。この実施例
では、上記出力回路DOBを動作状態から非動作状態に
切り換えるとき、実際に上記のようなノイズが発生する
か否かに無関係に、このタイミングでは前記ノイズが発
生する戊れがあるため、上記信号変化検出回路0ETD
により信号TSTを発生させ、前記同様に入力回路の出
力の固定ないしロジンクスレッシッルド電圧をロウレベ
ル側にシフトさせるものである。
すなわち、上記出力制御信号docがハイレベルからロ
ウレベルに変化すると、このタイミングでノアゲート回
路G2の一方の入力信号をロウレベルにして、その出力
信号をハイレベルに変化させる。このノアゲート回路G
2の出力信号のハイレベルに応じてトランジスタT12
はオン状態になり、信号TSTはロウレベルからハイレ
ベルに変化させる。上記出力制御信号docは、インバ
ータ回路N9ないしN13を通して反転遅延され、ノア
ゲート回路G2の他方の入力に供給される信号ハ、一定
期間後にロウレベルからハイレベルに変化する。これに
より、ノアゲート回路G2の出力信号はハイレベルから
ロウレベルに変化してトランジスタT12がオン状態か
らオフ状態にされる。上記ノアゲート回路G2の他方の
入力に供給される信号は、インバータ回路N14とN1
5により遅延されてMOSFETQ46のゲートに伝え
られる。これによって、MOSFETQ46は、上記ト
ランジスタTI2がオフ状態にされた後にオン状態にな
って、上記信号TSTをハイレベルからロウレベルに変
化させる。このとき、上記出力制御信号docのロウレ
ベルへの変化により、早いタイミングでインバータ回路
N9の出力信号がロウレベルからハイレベルに変化する
ため、MOSFETQ47はオン状態になっている。し
たがって、上記信号TSTのハイレベルからロウレベル
への変化は、上記MOSFETQ46のオン状態に同期
して行われる。なお、出力制御信号dOCがロウレベル
からハイレベルに変化するとき、早いタイミングでMO
SFETQ47をオフ状態にするものである。
ウレベルに変化すると、このタイミングでノアゲート回
路G2の一方の入力信号をロウレベルにして、その出力
信号をハイレベルに変化させる。このノアゲート回路G
2の出力信号のハイレベルに応じてトランジスタT12
はオン状態になり、信号TSTはロウレベルからハイレ
ベルに変化させる。上記出力制御信号docは、インバ
ータ回路N9ないしN13を通して反転遅延され、ノア
ゲート回路G2の他方の入力に供給される信号ハ、一定
期間後にロウレベルからハイレベルに変化する。これに
より、ノアゲート回路G2の出力信号はハイレベルから
ロウレベルに変化してトランジスタT12がオン状態か
らオフ状態にされる。上記ノアゲート回路G2の他方の
入力に供給される信号は、インバータ回路N14とN1
5により遅延されてMOSFETQ46のゲートに伝え
られる。これによって、MOSFETQ46は、上記ト
ランジスタTI2がオフ状態にされた後にオン状態にな
って、上記信号TSTをハイレベルからロウレベルに変
化させる。このとき、上記出力制御信号docのロウレ
ベルへの変化により、早いタイミングでインバータ回路
N9の出力信号がロウレベルからハイレベルに変化する
ため、MOSFETQ47はオン状態になっている。し
たがって、上記信号TSTのハイレベルからロウレベル
への変化は、上記MOSFETQ46のオン状態に同期
して行われる。なお、出力制御信号dOCがロウレベル
からハイレベルに変化するとき、早いタイミングでMO
SFETQ47をオフ状態にするものである。
上記タイミングでは、アドレス信号等の入力信号が供給
されることはないから、上記のようにノイズの有無にか
かわらずに、上記のようなレベル固定ないしロジンクス
レフショルド電圧のシフトを行っても何等弊害が生じる
ことはない。
されることはないから、上記のようにノイズの有無にか
かわらずに、上記のようなレベル固定ないしロジンクス
レフショルド電圧のシフトを行っても何等弊害が生じる
ことはない。
〔実施例3〕
第6図には、この発明の更に他の一実施例の要部回路図
が示されている。
が示されている。
この実施例では、出力回路DOBに次の回路を付加する
ことによって、ノイズの発生を抑えるものである。
ことによって、ノイズの発生を抑えるものである。
すなわち、前記第1図に示したような出力回路DOBに
、次の回路が付加されるものである。電源電圧側の出力
信号を送出される出力トランジスタTllのベースと回
路の接地電位点との間に設けられ、上記出力制御信号d
ocを受けるMOSFETQ34は、そのコンダクタン
スが小さく設定される。このMOSFETQ34には、
大きなコンダクタンスを持つようにされた直列MOSF
ETQ48とQ49が並列に設けられる。上記MOSF
ETQ48のゲートには、上記出力制御信号docが供
給される。回路の接地電位側の出力MOSFETQ41
のゲートに供給される駆動信号は、縦列形態にされたイ
ンバータ回路N16ないしN18からなる反転遅延回路
を介して上記MOSFETQ49のゲートに供給される
。
、次の回路が付加されるものである。電源電圧側の出力
信号を送出される出力トランジスタTllのベースと回
路の接地電位点との間に設けられ、上記出力制御信号d
ocを受けるMOSFETQ34は、そのコンダクタン
スが小さく設定される。このMOSFETQ34には、
大きなコンダクタンスを持つようにされた直列MOSF
ETQ48とQ49が並列に設けられる。上記MOSF
ETQ48のゲートには、上記出力制御信号docが供
給される。回路の接地電位側の出力MOSFETQ41
のゲートに供給される駆動信号は、縦列形態にされたイ
ンバータ回路N16ないしN18からなる反転遅延回路
を介して上記MOSFETQ49のゲートに供給される
。
この実施例においては、第7図の動作波形図に示すよう
に、出力rM路DO8がロウレベルからハイレベルに変
化する出力信号を形成している信号の遷移期間Trにお
いて、出力制御信号docがロウレベルからハイレベル
にされた場合でも、それが実質的に無効にされる。すな
わち、出力制御信号dOCのハイレベルにされるとき、
MO5FETQ34がオン状態になるが、そのコンダク
タンスが比較的小さく設定されている。それ故、出力ト
ランジスタTllは急激にはオフ状態に切り替わること
がない。そして、インバータ回路N16ないしN18か
らなる反転遅延回路を介して、遅延時間TDだけ遅れて
MOSFETQ49がオン状態になる。これにより、M
OSFETQ48とQ49による大きなコンダクタンス
によってトランジスタTllのベース電位をハイレベル
からロウレベルに引き抜くため、トランジスタTllが
オフ状態にされる。このように、出力信号Doutの遷
移期間において出力トランジスタT11のオン状態から
オフ状態への切り換えを実質的に制限するため、電源供
給線に大きな負荷容量をチャージアンプするために流れ
ていた電流が、急激に遮断されてしまうことが防止でき
る。これによって、電源供給線におけるインダクタンス
成分による大きなノイズの発生を未然に防止することが
できる。これによって、回路の動作マージンを大きくで
きるものである。
に、出力rM路DO8がロウレベルからハイレベルに変
化する出力信号を形成している信号の遷移期間Trにお
いて、出力制御信号docがロウレベルからハイレベル
にされた場合でも、それが実質的に無効にされる。すな
わち、出力制御信号dOCのハイレベルにされるとき、
MO5FETQ34がオン状態になるが、そのコンダク
タンスが比較的小さく設定されている。それ故、出力ト
ランジスタTllは急激にはオフ状態に切り替わること
がない。そして、インバータ回路N16ないしN18か
らなる反転遅延回路を介して、遅延時間TDだけ遅れて
MOSFETQ49がオン状態になる。これにより、M
OSFETQ48とQ49による大きなコンダクタンス
によってトランジスタTllのベース電位をハイレベル
からロウレベルに引き抜くため、トランジスタTllが
オフ状態にされる。このように、出力信号Doutの遷
移期間において出力トランジスタT11のオン状態から
オフ状態への切り換えを実質的に制限するため、電源供
給線に大きな負荷容量をチャージアンプするために流れ
ていた電流が、急激に遮断されてしまうことが防止でき
る。これによって、電源供給線におけるインダクタンス
成分による大きなノイズの発生を未然に防止することが
できる。これによって、回路の動作マージンを大きくで
きるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。
る。
(1)出力回路に供給する入力信号を受けて、上記出力
信号が電源電圧側のレベルから回路の接地電位のレベル
に変化するとき一定期間上記出力端子の信号を送出させ
る回路と、この回路の出力信号に従って、外部端子から
供給される入力信号受ける入力回路に対して、上記一定
期間その出力信号を固定し又はそのロジンクスレフショ
ルド電圧を回路−の接地電位側にシフトさせるようにす
ることによって入力回路の動作マージンを大きくできる
という効果が得られる。
信号が電源電圧側のレベルから回路の接地電位のレベル
に変化するとき一定期間上記出力端子の信号を送出させ
る回路と、この回路の出力信号に従って、外部端子から
供給される入力信号受ける入力回路に対して、上記一定
期間その出力信号を固定し又はそのロジンクスレフショ
ルド電圧を回路−の接地電位側にシフトさせるようにす
ることによって入力回路の動作マージンを大きくできる
という効果が得られる。
(2)出力回路を動作状態から非動作状態にさせる制御
信号の変化タイミングを検出する回路の出力信号に従っ
て、外部端子から供給される入力信号受ける入力回路に
対して、上記一定期間その出力信号を固定し又はロジッ
クスレッショルド電圧を回路の接地電位側にシフトさせ
るようにすることによって入力回路の動作マージンを大
きくできるという効果が得られる。
信号の変化タイミングを検出する回路の出力信号に従っ
て、外部端子から供給される入力信号受ける入力回路に
対して、上記一定期間その出力信号を固定し又はロジッ
クスレッショルド電圧を回路の接地電位側にシフトさせ
るようにすることによって入力回路の動作マージンを大
きくできるという効果が得られる。
(3)3状態出力機能を持つ出力回路に対して、出力す
べき相補的な信号の遅延信号により出力信号の遷移期間
において出力ハイインピーダンス状態にする出力制御信
号を実質的に無効にさせるよう機能を付加することによ
って、出力電流が急激に遮断されることが防止できるか
らノイズの発生を抑えることができる。これによって、
動作マージンを大きくすることができるという効果が得
られる。
べき相補的な信号の遅延信号により出力信号の遷移期間
において出力ハイインピーダンス状態にする出力制御信
号を実質的に無効にさせるよう機能を付加することによ
って、出力電流が急激に遮断されることが防止できるか
らノイズの発生を抑えることができる。これによって、
動作マージンを大きくすることができるという効果が得
られる。
(4)上記(1)ないしく3)により、動作マージンの
大きくできるから、8ビツト等のような多ビットでの高
速アクセスを可能としたスタティック型RAMを実現で
きるという効果が得られる。
大きくできるから、8ビツト等のような多ビットでの高
速アクセスを可能としたスタティック型RAMを実現で
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルM
Cは、抵抗に代えてPチャンネルMOS F ETを用
いたCMOSフリップフロップ回路を用いるものであっ
てもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリセルM
Cは、抵抗に代えてPチャンネルMOS F ETを用
いたCMOSフリップフロップ回路を用いるものであっ
てもよい。
また、上記出力回路としては、トランジスタとMOSF
ETからなるプッシュプル出力回路の他、トランジスタ
に代えてNチャンネルMOS F ET又はPチャンネ
ルMOS F ETとするものであってもよい。
ETからなるプッシュプル出力回路の他、トランジスタ
に代えてNチャンネルMOS F ET又はPチャンネ
ルMOS F ETとするものであってもよい。
第1図の回路において、MO5FETQ42とQ43を
通して得られた信号は、インバータ回路等の増幅回路を
介して上記アドレスバッファ等の入力回路に設けられる
出力レベル固定又はロジックスレッショルド電圧を変化
させるMOSFETに供給するものであってもよい。
通して得られた信号は、インバータ回路等の増幅回路を
介して上記アドレスバッファ等の入力回路に設けられる
出力レベル固定又はロジックスレッショルド電圧を変化
させるMOSFETに供給するものであってもよい。
また、第4図に示した信号変化検出回路0ETDの具体
的回路は、種々の実施形態を採ることができるものであ
る。さらに、第6図において出力MOSFETQ41に
も、上記トランジスタT11のベースに設けられた制御
J1回路と同様な機能を持つ制御回路を設けるものであ
ってもよい。
的回路は、種々の実施形態を採ることができるものであ
る。さらに、第6図において出力MOSFETQ41に
も、上記トランジスタT11のベースに設けられた制御
J1回路と同様な機能を持つ制御回路を設けるものであ
ってもよい。
上記スタティック型RAMを構成する他の周辺回路の具
体的回路構成は、種々の実施形態を採ることができる。
体的回路構成は、種々の実施形態を採ることができる。
この発明は、前記のようなスタティック型RAMの他、
外部端子へTTLレベル又はCMOSレベルのような比
較的大きな信号レベルの出力信号を送出する出力回路を
有する各種半導体集積回路装置に広く利用できる。
外部端子へTTLレベル又はCMOSレベルのような比
較的大きな信号レベルの出力信号を送出する出力回路を
有する各種半導体集積回路装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、出力回路に供給する入力信号を受けてその
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第1の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
2の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせることにより、回路の接地電
位が浮き上がるような出力信号を形成するとき又は出力
回路が非動作状態にされるとき、入力回路の出力信号を
固定するか又はロジックスレッショルド電圧を回路の接
地電位側にシフトさせることによって入力回路の誤動作
を防止できる。また、3状態出力機能を持つ出力回路に
対して、出力すべき相補的な信号の遅延信号により出力
信号の遷移期間におい、て出力ハイインピーダンス状態
にする出力制御信号を実質的に無効にさせるよう機能を
付加することにより、ノイズの発生を抑えることができ
る。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、出力回路に供給する入力信号を受けてその
出力信号が電源電圧側のレベルから回路の接地電位のレ
ベルに変化するとき一定期間上記出力端子の信号を送出
させる第1の回路又は上記出力回路を動作状態から非動
作状態にさせる制御信号の変化タイミングを検出する第
2の回路の出力信号に従って、外部端子から供給される
入力信号受ける入力回路に対して、上記一定期間その出
力信号を固定し又はロジックスレッショルド電圧を回路
の接地電位側にシフトさせることにより、回路の接地電
位が浮き上がるような出力信号を形成するとき又は出力
回路が非動作状態にされるとき、入力回路の出力信号を
固定するか又はロジックスレッショルド電圧を回路の接
地電位側にシフトさせることによって入力回路の誤動作
を防止できる。また、3状態出力機能を持つ出力回路に
対して、出力すべき相補的な信号の遅延信号により出力
信号の遷移期間におい、て出力ハイインピーダンス状態
にする出力制御信号を実質的に無効にさせるよう機能を
付加することにより、ノイズの発生を抑えることができ
る。
第1図は、この発明の一実施例を示す要部具体的回路図
、 第2図は、この発明が適用されるスタティック型RAM
の一実施例を示すブロック図、第3図は、その動作の一
例を説明するための波形図、 第4図は、この発明の他の一実施例を示す要部具体的回
路図、 第5図は、その動作の一例を説明するためのタイミング
図、 第6図は、この発明の更に他の一実施例を示す要部具体
的回路図、 第7図は、その動作の一例を説明するための波形図であ
る。 M−ARY1〜M−ARY4・・メモリアレイ(メモリ
マトリックス) 、MC・・メモリセル、GS・・セン
スアンプ選択回路、C−DCR・・カラムアドレスデコ
ーダ、SAI〜5A16・・センスアンプ、COM−G
E・・内部制御信号発生回路、R−DCR・・ロウアド
レスデコーダ、ADB・・アドレスバッファ、C−3W
I〜C−3W4・・カラムスイッチ、DIBI〜DIB
4・・データ入力回路、DOBI NDOB4・・デー
タ出力回路、0ETD・・信号変化検出回路代理人弁理
士 小川 勝馬 ゛゛ 第3図 第 4 図 第5図 第6図 Vcc 第7図
、 第2図は、この発明が適用されるスタティック型RAM
の一実施例を示すブロック図、第3図は、その動作の一
例を説明するための波形図、 第4図は、この発明の他の一実施例を示す要部具体的回
路図、 第5図は、その動作の一例を説明するためのタイミング
図、 第6図は、この発明の更に他の一実施例を示す要部具体
的回路図、 第7図は、その動作の一例を説明するための波形図であ
る。 M−ARY1〜M−ARY4・・メモリアレイ(メモリ
マトリックス) 、MC・・メモリセル、GS・・セン
スアンプ選択回路、C−DCR・・カラムアドレスデコ
ーダ、SAI〜5A16・・センスアンプ、COM−G
E・・内部制御信号発生回路、R−DCR・・ロウアド
レスデコーダ、ADB・・アドレスバッファ、C−3W
I〜C−3W4・・カラムスイッチ、DIBI〜DIB
4・・データ入力回路、DOBI NDOB4・・デー
タ出力回路、0ETD・・信号変化検出回路代理人弁理
士 小川 勝馬 ゛゛ 第3図 第 4 図 第5図 第6図 Vcc 第7図
Claims (1)
- 【特許請求の範囲】 1、外部端子へ出力信号を送出させるプッシュプル形態
の出力素子からなる出力回路と、上記出力回路に供給す
る入力信号を受けて、上記出力信号が電源電圧側のレベ
ルから回路の接地電位のレベルに変化するとき一定期間
上記出力端子の信号を送出させる第1の回路又は上記出
力回路を動作状態から非動作状態にさせる出力制御信号
の変化タイミングを検出する第2の回路と、上記第1又
は第2の回路の出力信号に従って上記一定期間その出力
信号が固定され又はそのロジックスレッショルド電圧が
回路の接地電位側にシフトされる入力回路とを含むこと
を特徴とする半導体集積回路装置。 2、上記入力回路は、縦列形態にされたCMOSインバ
ータ回路からなり、外部端子から供給される入力信号を
受ける初段のCMOSインバータ回路の出力端子と回路
の接地電位との間に、上記第1又は第2の出力信号によ
ってオン状態にされるMOSFETと、上記外部端子か
ら供給される入力信号の遅延信号を受けるMOSFET
とが直列形態にされるものであることを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置。 3、上記半導体集積回路装置は、メモリアレイがCMO
S回路により構成され、その周辺回路がバイポーラ型ト
ランジスタとMOSFETとの組み合わせからなるスタ
ティック型RAMであり、上記出力回路は電源電圧側の
出力信号を形成するエミッタフォロワ出力トランジスタ
と、Nチャンネル型出力MOSFETからなるものであ
ることを特徴とする特許請求の範囲第1又は第2項記載
の半導体集積回路装置。 4、相補的な出力すべき信号をそれぞれ受けて外部端子
へ出力信号を送出させるプッシュプル形態の出力素子を
含み、3状態出力機能を持つ出力回路と、上記出力すべ
き相補的な信号の遅延信号により出力信号の遷移期間に
おいて出力ハイインピーダンス状態にする出力制御信号
を実質的に無効にさせる第3の回路とを具備することを
特徴とする半導体集積回路装置。 5、上記第3の回路は、電源電圧側の出力信号を形成す
る出力素子の制御端子と回路の接地電位との間に設けら
れ、上記出力制御信号により制御される小さなコンダク
タンスを持つようにされた第1のMOSFETと、この
第1のMOSFETと並列形態にされ、上記制御信号に
より制御される大きなコンダクタンスを持つようにされ
た第2のMOSFETと上記回路の接地電位側の出力信
号に供給される入力信号の反転遅延信号を受ける大きな
コンダクタンスを持つようにされた第3のMOSFET
からなる直列回路とからなるものであることを特徴とす
る特許請求の範囲第4項記載の半導体集積回路装置。 6、上記半導体集積回路装置は、メモリアレイがCMO
S回路により構成され、その周辺回路がバイポーラ型ト
ランジスタとMOSFETとの組み合わせからなるスタ
ティック型RAMであり、上記出力回路は電源電圧側の
出力信号を形成するエミッタフォロワ出力トランジスタ
と、Nチャンネル型出力MOSFETからなるものであ
ることを特徴とする特許請求の範囲第4又は第5項記載
の半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61306462A JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
KR870014135A KR880008336A (ko) | 1986-12-24 | 1987-12-11 | 반도체 집적회로 장치 |
US07/293,760 US4879681A (en) | 1986-12-24 | 1989-01-05 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61306462A JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63160089A true JPS63160089A (ja) | 1988-07-02 |
JPH0736272B2 JPH0736272B2 (ja) | 1995-04-19 |
Family
ID=17957299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61306462A Expired - Lifetime JPH0736272B2 (ja) | 1986-12-24 | 1986-12-24 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4879681A (ja) |
JP (1) | JPH0736272B2 (ja) |
KR (1) | KR880008336A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2635600A1 (fr) * | 1988-08-19 | 1990-02-23 | Philips Nv | Unite de memoire adressable a circuit de selection d'unite ameliore |
US5075885A (en) * | 1988-12-21 | 1991-12-24 | National Semiconductor Corporation | Ecl eprom with cmos programming |
JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
US5045726A (en) * | 1990-05-16 | 1991-09-03 | North American Philips Corporation | Low power programming circuit for user programmable digital logic array |
KR930003001B1 (ko) * | 1990-07-19 | 1993-04-16 | 삼성전자 주식회사 | 저잡음 cmos 드라이버 |
JP2646850B2 (ja) * | 1990-11-30 | 1997-08-27 | 日本電気株式会社 | 半導体メモリ回路 |
KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
US5402387A (en) * | 1992-03-12 | 1995-03-28 | Sharp Kabushiki Kaisha | Semiconductor memory |
US5291455A (en) * | 1992-05-08 | 1994-03-01 | Motorola, Inc. | Memory having distributed reference and bias voltages |
JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
US5864509A (en) * | 1997-02-21 | 1999-01-26 | Cypress Semiconductor Corp. | Method and apparatus for reducing continuous write cycle current in memory device |
US6429665B1 (en) * | 1998-09-21 | 2002-08-06 | International Business Machines Corporation | Circuit for detecting an impedance change at a circuit input |
JP3540243B2 (ja) * | 2000-04-24 | 2004-07-07 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5954094A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
JPS62271296A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
-
1986
- 1986-12-24 JP JP61306462A patent/JPH0736272B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-11 KR KR870014135A patent/KR880008336A/ko not_active Application Discontinuation
-
1989
- 1989-01-05 US US07/293,760 patent/US4879681A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5954094A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
JPS62271296A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
KR880008336A (ko) | 1988-08-30 |
JPH0736272B2 (ja) | 1995-04-19 |
US4879681A (en) | 1989-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5303191A (en) | Memory with compensation for voltage, temperature, and processing variations | |
EP0471289A1 (en) | High speed output buffer unit preliminarily shifting output voltage level | |
JPH0795395B2 (ja) | 半導体集積回路 | |
JPS63160089A (ja) | 半導体集積回路装置 | |
US5226014A (en) | Low power pseudo-static ROM | |
JPS63201989A (ja) | 半導体記憶装置 | |
JPH02101694A (ja) | 半導体記憶装置と半導体記憶装置の動作方法 | |
US5426381A (en) | Latching ECL to CMOS input buffer circuit | |
JPH0562479A (ja) | 入力バツフア再生ラツチ | |
JPS61246993A (ja) | 半導体集積回路装置 | |
JP2631925B2 (ja) | Mos型ram | |
JPS63175293A (ja) | ダイナミツク型ram | |
JPH01134787A (ja) | 半導体集積回路装置 | |
JPS6050795A (ja) | 半導体集積回路 | |
JP2753705B2 (ja) | 半導体記憶装置 | |
JPS61211896A (ja) | 半導体集積回路装置 | |
JPH0448816A (ja) | 半導体集積回路 | |
JPH0193922A (ja) | 半導体集積回路装置 | |
JPH0536285A (ja) | 半導体記憶回路 | |
JPS61214551A (ja) | 半導体集積回路装置 | |
JPS61217982A (ja) | 半導体集積回路装置 | |
JPS63197090A (ja) | 半導体記憶装置 | |
JPS60234292A (ja) | Mosスタテイツク型ram | |
JPS61294692A (ja) | 半導体集積回路装置 | |
JPS61190791A (ja) | 半導体記憶装置 |