JPS6315627B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は例えばアレイプロセツサのメモリの
アクセス競合による性能低下の防止に関するもの
である。

第１図は従来のこの種の装置のブロツク図の１
例であり、第２図はメモリ装置における従来ある
いはこの発明に共通した構成図である。図におい
て１は選択回路を持つたレジスタ、２はレジス
タ、３は１と２に格納されたデータを加算した結
果を出力する加算回路、５はレジスタ、１０１は
レジスタ１に格納するデータを送るパス、１０２
はレジスタ２に格納するデータを送るパス、１０
３はレジスタ５に格納するデータを送るパス、１
０４はレジスタ１のデータを加算回路３に送るパ
ス、１０５はレジスタ２のデータを加算回路３に
送るパス、１０６は加算回路３の出力をレジスタ
１に送るパス、６は競合検出回路、１０７はレジ
スタ１の右の２ビツトの情報を競合検出回路６及
び制御回路１２に送るパス、１０８はレジスタ５
の右２ビツトの情報を競合検出回路６及び制御回
路１２に送るパス、７〜１０はメモリ回路、１１
は各ビツトがメモリ回路７，８，１０に対応して
おり、メモリ回路７〜１０がアクセスされている
最中であるか否かを示す４ビツトのレジスタ、１
０９はレジスタ１１の情報を競合検出回路６に送
るパス、１２はレジスタ１１のセツト・リセツト
及び全体の制御を行なう制御を図路、１１０，１
１１は競合検出回路６の出力を制御回路１２に送
るパス、１１２は制御回路１２の制御信号をレジ
スタ１１に送るパス、１３は第１図に対応するメ
モリ制御回路の全体、１４はメモリ制御回路の１
部分、１５，１６はレジスタ、１７〜２６は選択
回路を持つたレジスタ、１１３はレジスタ１５に
データを送るパス、１１４はレジスタ１６にデー
タを送るパス、１１５はレジスタ１の右の２ビツ
トを除いたデータをレジスタ２１〜２４に送るパ
ス、１１６は加算回路３の右２ビツトを除いたデ
ータをレジスタ２１〜２４に送るパス、１１７は
レジスタ１５のデータをレジスタ１７〜２０に送
るパス、１１８はレジスタ１６のデータをレジス
タ１７〜２０に送るパス、１１９〜１２２は各々
レジスタ１７〜２０のデータをメモリ回路７〜１
０に送るパス、１２３〜１２６は各々レジスタ２
１〜２４のデータをメモリ回路７〜１０にアドレ
スデータとして送るパス、１２７〜１３０は各々
メモリ回路７〜１０のデータをレジスタ２５及び
２６に送るパス、１３１はレジスタ２５のデータ
を出力するパス、１３２はレジスタ２６のデータ
を出力するパスである。

次に動作について説明する。メモリ回路７〜１
０には第３図に示す形式でベクトルデータ、Ａと
Ｂが格納されているものとする。第３図でメモリ
０，１，２，３のデータは各々メモリ回路７，
８，９，１０に格納されているデータを、アドレ
スは各メモリ回路のアドレスを示す。またメモリ
回路のサイクルタイムはマシンサイクルタイムの
２倍であるとする。

まずメモリ回路にデータを格納する場合につい
て説明する。１つの例として、ベクトルデータＡ
をＡ０，Ａ１，Ａ２，…のように添字を１ずつ増
加しながら格納し、同時にＢ１，Ｂ３，Ｂ１０を
遂次格納する場合について説明する。まず第１の
マシンサイクルタイムでレジスタ１５にＡ０のデ
ータが、レジスタ１６にＢ１のデータが納納さ
れ、同時に選択回路のついたレジスタ１にＡ０の
メモリ全体におけるアドレスが・レジスタ５にＢ
１のメモリ全体におけるアドレスが格納される。

メモリ全体におけるアドレス（以後メモリアド
レスと呼ぶ）の右の２ビツトはメモリ回路の番号
（すなわち０ならばデータはメモリ０に格納され
る）、右の２ビツトを除いた情報はメモリ回路に
おけるアドレスになる。この時、同時にレジスタ
２にはＡの添字の増分１が格納される。次にレジ
スタ１，５の下位２ビツトの情報とメモリ回路が
アクセス中であるか否かの情報を格納しているレ
ジスタ１１の情報が競合検出回路６に送られる。
第１のマシンサイクルの最初から半サイクルタイ
ム経過した時１１の各ビツトは対応するメモリ回
路が次のマシンサイクルにもアクセスされている
場合１を、アクセスされていない場合０が格納さ
れている。競合検出回路６ではレジスタ１の下位
２ビツトで示されるメモリ回路に対応するレジス
タ１１のビツトが０の場合パス１１０に１を、１
の場合パス１１０に０を出力し、またレジスタ５
の下位２ビツトで示されるメモリ回路に対応する
レジスタ１１のビツトが０でかつレジスタ５の下
位２ビツトとレジスタ１の下位２ビツトが一致し
ない場合パス１１１に１を、その他の場合パス１
１１に０を出力する。第２のマシンサイクルで１
１０によつて制御回路１２に１が送られた場合、
レジスタ１の右の２ビツトで示されるメモリ回路
に結ばれたレジスタ１７〜２０うちの１つのレジ
スタにレジスタ１５のデータが格納され、同様に
レジスタ２１〜２４のうちの１つのレジスタにレ
ジスタ１の右の２ビツトを除いたデータが格納さ
れ、次に前述のメモリ回路のアクセスを開始する
と共に対応するレジスタ１１のビツトをセツトす
る。前記の動作と並行して１１１に１が出力され
ている場合、加算回路３の右の２ビツトで示され
るメモリ回路に結ばれたレジスタ１７〜２０のう
ちの１つのレジスタにレジスタ１６のデータが格
納され、同様にレジスタ２１〜２４のうちの１つ
のレジスタにレジスタ５の右の２ビツトを除いた
データが格納され、次に前述のメモリ回路のアク
セスを開始すると共に対応するレジスタ１１のビ
ツトをセツトする。同時に前記のパス１１０に出
力された信号が１の場合、レジスタ１５に次のデ
ータであるＡ１のデータが、レジスタ１にレジス
タ１のデータとレジスタ２のデータが加算された
データすなわちＡ１のアドレスが格納され、また
前記のパス１１１に出力された信号が１の場合、
レジスタ１６に次のデータであるＢ３のデータ
が、レジスタ３にＢ３のメモリアドレスが格納さ
れる。この時、各々について信号が０の場合各レ
ジスタのデータは更新されない。次に競合検出回
路６でレジスタ１とレジスタ５の右の２ビツトの
データについて第１のマシンサイクルと同様の動
作が実行される。第３以後のマシンサイクルにつ
いては上記の第２のマシンサイクルと同様の動作
を繰り返し、またレジスタ１１の各ビツトはセツ
トされた後メモリサイクルタイムよりも半サイク
ルタイム短い時間が経過するとリセツトされる。

メモリ回路からデータを読み出す場合制御回路
１３の動作は上記の例と同様であり、入力データ
がレジスタ１５あるいは１６に格納されず、メモ
リ回路に対応するレジスタ１１のビツトがセツト
されてから２マシンサイクルの後に前記メモリ回
路の出力がレジスタ２５あるいはレジスタ２６に
格納される。

このように従来の装置では競合が起こらない限
り、複数の入力データを分割されたメモリ回路に
並列に格納したり、また複数の出力データを分割
されたメモリ回路から並列に読み出し、競合が起
こつた場合待ち状態になるようになつている。

しかし従来の装置は以上のように構成されてい
るので、２つのベクトルデータのうちＡに関して
はアクセスする添字が規則的に増加するにもかか
わらず、添字が不規則に増加するベクトルデータ
Ｂと並列にアクセスする場合メモリアクセス競合
による待ち時間が生じるという欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、２つ以上のベクト
ルデータを並列にアクセスする場合に規則的に添
字を増加させながらアクセスされるデータをメモ
リアクセス競合による待ち時間なしにアクセスで
きるメモリアクセス制御装置を提供することを目
的としている。

以下、この発明の一実施例を図について説明す
る。第４図において競合検出回路６を除くレジス
タ１〜３，５，１１，制御回路１２，パス１０１
〜１１２，１１５，１１６は第１図と同一または
相当部分を示すものであり、３１は各ビツトがメ
モリ回路７〜１０に対応している４ビツトのレジ
スタ、３２はレジスタ３１の各ビツトのセツト、
リセツトを行なう制御回路、３３は競合検出回
路、２０１はレジスタ２の下位２ビツトのデータ
を制御回路３２に送るパス、２０２は制御回路３
２の制御信号をレジスタ３１に送るパス、２０３
はレジスタ３１のデータを競合検出回路３３に送
るパスである。

次に動作について説明する。メモリ回路７〜１
０のデータの格納型式とメモリ回路のサイクルタ
イムは第２図に示したものと同様である。第１図
並び第２図に示したものの動作の説明と同じく、
ベクトルデータＡ０，Ａ１，Ａ２，…とＢ１，Ｂ
３，Ｂ１０をアクセスする例について説明する。

まずメモリ回路にデータを格納する場合につい
て説明する。第１のマシンサイクルで第２図に示
したものと同様にレジスタ１，２，５，１５，１
６に各々Ａ０のメモリアドレス、Ａ添字の増分、
Ｂ１のメモリアドレス、Ａ０のデータ、Ｂ１のデ
ータが格納され、次にレジスタ１，２の下位２ビ
ツトが制御回路３２に送られる。３２では遂次ベ
クトルＡのデータが格納されるメモリ回路に対応
するレジスタ３１のビツトをメモリ回路のサイク
ル数だけセツトする。この場合、Ａ０，Ａ１，Ａ
２，…とアクセスされるから、ビツトの番号は
０，１，２，…であり、メモリ回路のサイクル数
は２であるからビツト０，ビツト１の２つがセツ
トされる。次にレジスタ１１，３１のデータと、
レジスタ１，５の下位２ビツトのデーータが競合
検出回路３３に送られ、３３では従来装置の競合
検出回路６と同じ条件によつてパス１１０に１，
０の信号を出力し、またパス１１１には従来装置
の信号１を出力する条件の他にレジスタ５の下位
２ビツトで示されるレジスタ３１のビツトのデー
タが０の場合に１を出力し、その他の場合には０
を出力する。第２のマシンサイクルでレジスタ１
７〜２４，１１で第２図に示したものと同様の動
作が行なわれてメモリ回路のアクセスが開始され
ると共に、レジスタ３１のビツトのうちベクトル
データＡのアクセスが開始されたメモリ回路に対
応するビツトはリセツトされる。この場合、Ａ０
に対応するビツト０がリセツトされる。同時に上
記の従来装置の動作と同様にパス１１０，１１１
に出力された信号によつてレジスタ１，３，１
５，１６にデータが格納、あるいは保持され、次
に制御回路３２によつてレジスタ３１の前にセツ
トされたビツトに対応するメモリ回路の次にアク
セスされるメモリ回路に対応するビツトがセツト
される。この場合、前にセツトされたビツト１に
対応するＡ１の次にアクセスされるのはＡ２であ
るからビツト２がセツトされる。次に上記の第１
のマシンサイクルの動作と同様に競合検出回路３
３から１，０の信号がパス１１０，１１１に出力
される。第３以後のマシンサイクルについて上記
の第２のマシンサイクルと同様の動作を繰り返
し、またレジスタ１１の各ビツトは上記の従来装
置の動作と同様にリセツトされる。第５図にマシ
ンサイクルに関するレジスタ１１，３１の各ビツ
トの値の変化を示す。各ビツトの上段ａがレジス
タ３１の動作であり、下段６がレジスタ１１の動
作であり、下段の下に示すのがレジスタ１１がセ
ツトされた時にアクセスされた変数である。図に
示されるようにベクトルデータＡのアクセスを妨
げるようなベクトルデータＢのアクセスはレジス
タ３１のビツトをセツトすることによつて禁止さ
れ、Ｂのアクセスはレジスタ１１，３１のメモリ
回路に対応するビツトが共に０のとき開始され
る。

メモリ回路からデータを読み出す場合、制御回
路１３の動作は上記の例と同様であり、入力デー
タがレジスタ１５あるいは１６に格納されず、メ
モリ回路に対応するレジスタ１１のビツトがセツ
トされてから２マシンサイクルの後に前記メモリ
回路の出力がレジスタ２５あるいは２７に格納さ
れる。

なお、上記の実施例ではレジスタ１，２，３１
と加算回路３、制御回路３２は１組しか持たなか
つたが、３個以上のベクトルデータを同時にアク
セスする場合には２組以上持つても同様の効果が
期待できる。この場合、例えば２組の場合１方は
他方のレジスタ３１のセツトされているビツトに
対応するメモリ回路のアクセスは禁止される。

以上のように、この発明によれば複数のベクト
ルデータを並列にアクセスする場合に添字が一定
の幅で増加するベクトルデータのメモリアクセス
競合による遅延を小さくできる。

【図面の簡単な説明】

第１図は従来のメモリアクセス制御装置のブロ
ツク図、第２図は従来あるいはこの発明のメモリ
アクセス制御装置を含むメモリ装置、第３図は従
来あるいはこの発明の実施例で用いるメモリ回路
のベクトルデータの格納形式を示す図、第４図は
この発明の一実施例を示すブロツク図、第５図は
この発明の実施例で用いるレジスタの動作を示す
図である。 図において、７〜１０はメモリ回路、１１，３
１はレジスタ、１２，３２は制御回路、３３は競
合検出回路である。なお各図中同一符号は同一ま
たは相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 複数の同時にアクセス可能なメモリ回路を持
   ち、メモリのアドレスがｍ，ｍ＋ｋ，ｍ＋2k，
   ｍ＋3k，…，（ただし、ｍ，ｋは自然数）である
   ようなデータ群を順次読み出し、あるいは書き込
   みし、この動作と同時に他のデータを読み出し、
   あるいは書き込みできる機能を持つたメモリ装置
   において、上記他のデータによつてアクセスされ
   た場合、上記データ群のデータのアクセスが妨げ
   られるような上記メモリ回路の選択を示す情報を
   格納する第１のレジスタと、上記情報を検出して
   上記第１のレジスタの情報の更新を行なう第１の
   制御回路と、上記メモリ回路のうちアクセス中の
   メモリ回路を指示す情報を格納する第２のレジス
   タと、上記データを書き込みあるいは読み出しす
   るメモリ回路がアクセス中であるか否かを検出し
   てアクセスされていない場合、第１のアクセス可
   能信号を出力し、また上記他のデータを書き込み
   あるいは読み出しするメモリ回路がアクセスを行
   なつた場合、上記のデータ群のデータのアクセス
   を妨げるものではないという第１の条件と、かつ
   このメモリ回路がアクセス中ではないという第２
   の条件を満たすか否かを検出し、上記第１と第２
   の条件を満たす場合第２のアクセス可能信号を出
   力する機能を持つた回路と、上記第１のアクセス
   可能信号が出力された場合に上記データ群のデー
   タのアクセスを行ない、また上記第２のアクセス
   可能信号が出力された場合に上記他のデータのア
   クセスを行ない、また上記第２のレジスタの情報
   を更新する機能を持つた第２の制御回路を備えた
   ことを特徴とするメモリアクセス制御装置。