JPS63152096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63152096A JPS63152096A JP61298714A JP29871486A JPS63152096A JP S63152096 A JPS63152096 A JP S63152096A JP 61298714 A JP61298714 A JP 61298714A JP 29871486 A JP29871486 A JP 29871486A JP S63152096 A JPS63152096 A JP S63152096A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がCMO3(相補型MO3)回路により構成さ
れ、内部同期式のダイナミック型RAM (擬似スタテ
ィック型RAM)に利用して有効な技術に関するもので
ある。
周辺回路がCMO3(相補型MO3)回路により構成さ
れ、内部同期式のダイナミック型RAM (擬似スタテ
ィック型RAM)に利用して有効な技術に関するもので
ある。
本願出顆人においては、先にアドレス信号の変化を検出
して内部回路の動作に必要な各種タイミング信号を形成
するものとした擬似スタティック型RAMを開発した(
特願昭57−164831号参照)。すなわち、情報を
電荷の形態で記憶するキャパシタとアドレス選択用MO
5FETとによって構成されるダイナミック型メモリセ
ルを用いるとともに、その周辺回路をCMOSスタティ
ツク型回路で構成し、上記アドレス信号の変化を検出し
て必要なタイミング信号を得ることによって、外部から
はスタティック型RAMと同等に扱えるようにするもの
である。
して内部回路の動作に必要な各種タイミング信号を形成
するものとした擬似スタティック型RAMを開発した(
特願昭57−164831号参照)。すなわち、情報を
電荷の形態で記憶するキャパシタとアドレス選択用MO
5FETとによって構成されるダイナミック型メモリセ
ルを用いるとともに、その周辺回路をCMOSスタティ
ツク型回路で構成し、上記アドレス信号の変化を検出し
て必要なタイミング信号を得ることによって、外部から
はスタティック型RAMと同等に扱えるようにするもの
である。
半導体基板上において形成されるダイナミック型メモリ
セルは、上記キャパシタに蓄積された電荷が、リーク電
流等によって時間の経過とともに減少してしまう。した
がって、常にメモリセルに正確な情報を記憶させておく
ために、上記擬似スタティック型RAMには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書き込
む動作、いわゆるセルフリフレッシュ機能が設けられる
。
セルは、上記キャパシタに蓄積された電荷が、リーク電
流等によって時間の経過とともに減少してしまう。した
がって、常にメモリセルに正確な情報を記憶させておく
ために、上記擬似スタティック型RAMには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書き込
む動作、いわゆるセルフリフレッシュ機能が設けられる
。
本廓発明者において上記の擬似スタティック型RAMの
セルフリフレッシュ機能を利用してスタティック型RA
Mと同様なバッテリーバックアップを行うことを検討し
た結果、次のような問題の生じることが判明した。バッ
テリーバックアップ時に上記セルフリフレッシュ動作を
行わせると、全センスアンプが一斉にその動作を開始す
るためパルス状の比較的大きな電流が消費されてしまう
。
セルフリフレッシュ機能を利用してスタティック型RA
Mと同様なバッテリーバックアップを行うことを検討し
た結果、次のような問題の生じることが判明した。バッ
テリーバックアップ時に上記セルフリフレッシュ動作を
行わせると、全センスアンプが一斉にその動作を開始す
るためパルス状の比較的大きな電流が消費されてしまう
。
このため、大きな電流供給能力を持つバッテリーを用い
ることが必要になる。また、上記パルス状の電流によっ
て動作電圧が低下してしまうことを防止するために、大
きな容量値を持つコンデンサーをバッテリーに並列形態
に接続することが必要となる。このため、バンクアンプ
電源が大型化してしまうものとなる。
ることが必要になる。また、上記パルス状の電流によっ
て動作電圧が低下してしまうことを防止するために、大
きな容量値を持つコンデンサーをバッテリーに並列形態
に接続することが必要となる。このため、バンクアンプ
電源が大型化してしまうものとなる。
この発明の目的は、簡単な構成によりバッテリーバンク
アップを容易にした半4体記憶装置を提供することにあ
る。
アップを容易にした半4体記憶装置を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ダイナミック型メモリセルがマトリックス配
置されて構成される複数のメモリアレイのうち1つの選
択を指示するアドレス信号を、書き込み/読み出し動作
のとき無効として、リフレッシュ動作のとき有効にして
ロウ系のアドレス選択を行うようにするものである。
置されて構成される複数のメモリアレイのうち1つの選
択を指示するアドレス信号を、書き込み/読み出し動作
のとき無効として、リフレッシュ動作のとき有効にして
ロウ系のアドレス選択を行うようにするものである。
上記した手段によれば、リフレッシュ動作のとき、選択
されたメモリアレイに設けられるセンスアンプだけが動
作状態になるため、1つのリフレッシュサイクルで動作
するセンスアンプの数を減らせるため、バッテリーバン
クアップが簡単な電源回路により容易に行える。
されたメモリアレイに設けられるセンスアンプだけが動
作状態になるため、1つのリフレッシュサイクルで動作
するセンスアンプの数を減らせるため、バッテリーバン
クアップが簡単な電源回路により容易に行える。
第1図には、この発明が適用された内部同期式(いわゆ
る、擬似スタティック型RAM)のダイナミック型RA
Mの一実施例の回路図が示されている。同図の各回路素
子は、公知のCMO3集積回路の製造技術によって、1
個の単結晶シリコンのような半導体基板上において形成
される。同図において、チャンネル部分に矢印が付加さ
れたMOSFETはPチャンネル型である。
る、擬似スタティック型RAM)のダイナミック型RA
Mの一実施例の回路図が示されている。同図の各回路素
子は、公知のCMO3集積回路の製造技術によって、1
個の単結晶シリコンのような半導体基板上において形成
される。同図において、チャンネル部分に矢印が付加さ
れたMOSFETはPチャンネル型である。
特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。Nチャンネル部分
S F ETは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。PチャンネルMO3FETは、上記半
導体基板表面に形成されたN型ウェル領域に形成される
。
からなる半導体基板に形成される。Nチャンネル部分
S F ETは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。PチャンネルMO3FETは、上記半
導体基板表面に形成されたN型ウェル領域に形成される
。
これによって、半導体基板は、その上に形成された複数
のNチャンネルMOSFETの共通の基板ゲートを構成
する。N型ウェル領域は、その上に形成されたPチャン
ネルMO5FETの基板ゲートを構成する。Pチャンネ
ルMO3FETの基板ゲートすなわちN型ウェル領域は
、第1図の電源端子Vccに結合される。基板バイアス
電圧発生回路vBGは、半導体基板に供給すべき負のバ
ックバイアス電圧−vbbを発生する。これによって、
NチャンネルMOSFETの基板ゲートにバンクバイア
ス電圧が加えられることになり、その結果として、Nチ
ャンネル領域 S F ETのソース、ドレインと基板
間の寄生容量値が減少させられるため回路の高速動作化
が図られるとともに、基板に発生するマイノリティ (
少数)キャリアが吸収され、情報記憶キャパシタに蓄積
された情報電荷が失われることが軽減されるためメモリ
セルのリフレッシュ周期を長くすることができる。
のNチャンネルMOSFETの共通の基板ゲートを構成
する。N型ウェル領域は、その上に形成されたPチャン
ネルMO5FETの基板ゲートを構成する。Pチャンネ
ルMO3FETの基板ゲートすなわちN型ウェル領域は
、第1図の電源端子Vccに結合される。基板バイアス
電圧発生回路vBGは、半導体基板に供給すべき負のバ
ックバイアス電圧−vbbを発生する。これによって、
NチャンネルMOSFETの基板ゲートにバンクバイア
ス電圧が加えられることになり、その結果として、Nチ
ャンネル領域 S F ETのソース、ドレインと基板
間の寄生容量値が減少させられるため回路の高速動作化
が図られるとともに、基板に発生するマイノリティ (
少数)キャリアが吸収され、情報記憶キャパシタに蓄積
された情報電荷が失われることが軽減されるためメモリ
セルのリフレッシュ周期を長くすることができる。
集積回路のより具体的な構造は、大まかに説明すると次
のようになる。
のようになる。
すなわち、単結晶P型シリコンからなり、かつN型ウェ
ル領域が形成された半淳体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びNチャンネル及びPチャ
ンネル領域 S F ETのソース、ドレイン及びチャ
ンネル形成領域(ゲート形成領域)とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。特に制限さ
れないが、キャパシタ形成領域上には、比較的薄い厚さ
の絶縁膜(酸化膜)を介して1層目ポリシリコン層が形
成されている。1層目ポリシリコン層は、フィールド絶
縁膜上まで延長されている。
ル領域が形成された半淳体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びNチャンネル及びPチャ
ンネル領域 S F ETのソース、ドレイン及びチャ
ンネル形成領域(ゲート形成領域)とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。特に制限さ
れないが、キャパシタ形成領域上には、比較的薄い厚さ
の絶縁膜(酸化膜)を介して1層目ポリシリコン層が形
成されている。1層目ポリシリコン層は、フィールド絶
縁膜上まで延長されている。
1層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるN型領域が形成されること(又は所定の電
圧が供給されること)によってチャンネルが形成される
。これによって、1層目ポリシリコン層、薄い絶縁膜及
びチャンネル領域からなるキャパシタが形成される。フ
ィールド酸化膜上の1層目ポリシリコン層は、1種の配
線とみなされる。
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるN型領域が形成されること(又は所定の電
圧が供給されること)によってチャンネルが形成される
。これによって、1層目ポリシリコン層、薄い絶縁膜及
びチャンネル領域からなるキャパシタが形成される。フ
ィールド酸化膜上の1層目ポリシリコン層は、1種の配
線とみなされる。
チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための2層目ポリシリコン層が形成されて
いる。この2N目ポリシリコン層は、フィールド絶!!
膜上及び1層目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、2層目ポリシリコン層から
構成される。
ト電極とするための2層目ポリシリコン層が形成されて
いる。この2N目ポリシリコン層は、フィールド絶!!
膜上及び1層目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、2層目ポリシリコン層から
構成される。
フィールド絶縁膜、1層目及び2@目ポリシリコン、層
によって覆われていない活性領域表面には、それらを不
純?I導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れている。
によって覆われていない活性領域表面には、それらを不
純?I導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れている。
1層目及び27層月ポリシリコン層上を含む半導体基板
表面上に比較的jIい厚さの層間絶縁膜が形成され、こ
の層間絶縁膜上には、アルミニュウムからなるような導
体層が形成されている。導体層は、その下の絶縁膜に設
けられたコンタクト孔を介してポリシリコン層、半導体
領域に電気的に結合されている。後で説明するメモリア
レイにおけるデータ線は、特に制限されないが、この層
間絶縁膜上に延長された導体層から構成される。
表面上に比較的jIい厚さの層間絶縁膜が形成され、こ
の層間絶縁膜上には、アルミニュウムからなるような導
体層が形成されている。導体層は、その下の絶縁膜に設
けられたコンタクト孔を介してポリシリコン層、半導体
領域に電気的に結合されている。後で説明するメモリア
レイにおけるデータ線は、特に制限されないが、この層
間絶縁膜上に延長された導体層から構成される。
層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。
特に開平されないが、この実施例においては、2つのメ
モリアレイ (又はメモリマット) M−ARYIとM
−ARY2を持つ。同図では、そのうち1つのメモリア
レイM−ARY1及びその選択回路が例示的に示されて
いる。メモリアレイM−ARY1は、特に制限されない
が、2交点(折り返しビット線又はディジット線)方式
とされる。
モリアレイ (又はメモリマット) M−ARYIとM
−ARY2を持つ。同図では、そのうち1つのメモリア
レイM−ARY1及びその選択回路が例示的に示されて
いる。メモリアレイM−ARY1は、特に制限されない
が、2交点(折り返しビット線又はディジット線)方式
とされる。
第1図には、その一対のデータ線が具体的に示されてい
る。すなわち、一対の平行に配置された相補データ線(
ビット線又はディシフト線)D、Dに、アドレス選択用
MO3FETQmと情報記憶用キャパシタCsとで構成
された複数のメモリセルのそれぞれの入出力ノードが同
図に示すように所定の規則性をもって配分されて結合さ
れる。
る。すなわち、一対の平行に配置された相補データ線(
ビット線又はディシフト線)D、Dに、アドレス選択用
MO3FETQmと情報記憶用キャパシタCsとで構成
された複数のメモリセルのそれぞれの入出力ノードが同
図に示すように所定の規則性をもって配分されて結合さ
れる。
プリチャージ回路PCは、代表として示されたMO3F
ETQ5のように、相補データ線り、 D間に設けら
れたスイッチMO3FETにより構成される。このMO
3FETQ5は、後にタイミング図を参照して詳細に説
明するように、そのゲートにメモリサイクルの最初に発
生されるプリチャージ信号φpcが供給されることによ
ってオン状態にされる。これにより、前の動作サイクル
において、後述するセンスアンプSAの増幅動作による
相補データ線り、Dのハイレベルとロウレベルを短絡し
て、相補データ線り、Dを約Vcc/2のプリチャージ
電圧とする。なお、RAMがチップ選択状態にされ、上
記プリチャージMOS F ETQ5等がオン状態にさ
れる前に、上記センスアンプSAは非動作状態にされる
。これにより、上記相補データ線り、Dはハイインピー
ダンス状態でハイレベルとロウレベルを保持するものと
なっている。また、センスアンプSAが動作状態にされ
る前に上記プリチャージMO3FETQ5等はオフ状態
にされる。これにより、相補データ線り、 Dは、ハ
イインピーダンス状態で上記ハーフプリチャージレベル
を保持するものである。
ETQ5のように、相補データ線り、 D間に設けら
れたスイッチMO3FETにより構成される。このMO
3FETQ5は、後にタイミング図を参照して詳細に説
明するように、そのゲートにメモリサイクルの最初に発
生されるプリチャージ信号φpcが供給されることによ
ってオン状態にされる。これにより、前の動作サイクル
において、後述するセンスアンプSAの増幅動作による
相補データ線り、Dのハイレベルとロウレベルを短絡し
て、相補データ線り、Dを約Vcc/2のプリチャージ
電圧とする。なお、RAMがチップ選択状態にされ、上
記プリチャージMOS F ETQ5等がオン状態にさ
れる前に、上記センスアンプSAは非動作状態にされる
。これにより、上記相補データ線り、Dはハイインピー
ダンス状態でハイレベルとロウレベルを保持するものと
なっている。また、センスアンプSAが動作状態にされ
る前に上記プリチャージMO3FETQ5等はオフ状態
にされる。これにより、相補データ線り、 Dは、ハ
イインピーダンス状態で上記ハーフプリチャージレベル
を保持するものである。
このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Dのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプSAの増幅動作において、上記プリチ
ャージレベルを中心として相補データ線り、Dがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。
ータ線り、Dのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプSAの増幅動作において、上記プリチ
ャージレベルを中心として相補データ線り、Dがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。
センスアンプSAは、その単位回路USAが例示的に示
されており、PチャンネルMOS F ETQ7.Q9
と、NチャンネルMO3FETQ6゜Q8とからなるC
MOSラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。
されており、PチャンネルMOS F ETQ7.Q9
と、NチャンネルMO3FETQ6゜Q8とからなるC
MOSラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。
Dに結合されている。また、上記ランチ回路には、特に
制限されないが、並列形態のPチャンネルMO3FET
QI 2.Ql 3を通して電源電圧Vccが供給され
、並列形態のNチャンネルMO3FETQIO,Qll
を通して回路の接地電圧Vssが供給される。これらの
パワースイッチMO3FF。
制限されないが、並列形態のPチャンネルMO3FET
QI 2.Ql 3を通して電源電圧Vccが供給され
、並列形態のNチャンネルMO3FETQIO,Qll
を通して回路の接地電圧Vssが供給される。これらの
パワースイッチMO3FF。
TQI O,Ql 1及びMO3FETQ12.Q13
は、同じメモリアレイ又はメモリマット内の他の同様な
行に設けられたラッチ回路(単位回路)に対して共通に
用いられる。
は、同じメモリアレイ又はメモリマット内の他の同様な
行に設けられたラッチ回路(単位回路)に対して共通に
用いられる。
上記MO3FETQI O,Ql 2のゲートには、動
作サイクルではセンスアンプSAを活性化させる相補タ
イミングパルスφpal I φpalが印加され、
MO3FETQI 1.Ql 3のゲートには、上記タ
イミングパルスφpal、 φpalより遅れた、相
補タイミングパルスφpa2 、 φpa2が印加さ
れる。このようにすることによって、センスアンプSA
の動作は2段階に分けられる。タイミングパルスφpa
l、φpalが発生されたとき、すなわち第1段階にお
いては、比較的小さいコンダクタンスを持つMO3FE
TQ、io及びQ12による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプSAでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φpa2.φpa2が発生されると、すなわち第2段階
に入ると、比較的大きなコンダクタンスを持つMO3F
ETQI 1.Ql 3がオン状態にされる。
作サイクルではセンスアンプSAを活性化させる相補タ
イミングパルスφpal I φpalが印加され、
MO3FETQI 1.Ql 3のゲートには、上記タ
イミングパルスφpal、 φpalより遅れた、相
補タイミングパルスφpa2 、 φpa2が印加さ
れる。このようにすることによって、センスアンプSA
の動作は2段階に分けられる。タイミングパルスφpa
l、φpalが発生されたとき、すなわち第1段階にお
いては、比較的小さいコンダクタンスを持つMO3FE
TQ、io及びQ12による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプSAでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φpa2.φpa2が発生されると、すなわち第2段階
に入ると、比較的大きなコンダクタンスを持つMO3F
ETQI 1.Ql 3がオン状態にされる。
センスアンプSAの増幅動作は、MOS F ETQl
l、Q13がオン状態にされることによって速(される
。このように2段階に分けて、センスアンプSAの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつデータの高速読み出しを行うこ
とができる。
l、Q13がオン状態にされることによって速(される
。このように2段階に分けて、センスアンプSAの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつデータの高速読み出しを行うこ
とができる。
ロウデコーダR−DCRは、特に制限されないが、2分
割されたロウデコーダR−DCR1とR−DCR2との
組み合わせによって構成される。
割されたロウデコーダR−DCR1とR−DCR2との
組み合わせによって構成される。
同図には、第2のロウデコーダR−DCR2の単位回路
(ワード線4本分)UDCRが代表として示されている
。図示の構成に従うと、アドレス信号a2〜丁9は、直
列形態にされたNチャンネル型の駆動MO3FETMO
3FETQ32〜Q34のゲートに供給される。Pチャ
ンネル型の負荷MO3FETQ35のゲートには、特に
制限されないが、動作状態のときにロウレベルにされる
制御信号XDPが供給される。これによって、RAMが
動作状態にされたときのみ、上記MO3FETQ32な
いしQ35からなるナンド(NAND)ゲート回路が動
作状態にされ、上記4本分のワード線選択信号が形成さ
れる。上記ナンドゲート回路の出力は、一方において、
CMOSインバータIVIで反転されNチャンネル型の
カットMO3FETQ28〜Q31を通して、スイッチ
回路としてのNチャンネル型伝送ゲートMO3FETQ
24〜Q27のゲートに伝えられる。
(ワード線4本分)UDCRが代表として示されている
。図示の構成に従うと、アドレス信号a2〜丁9は、直
列形態にされたNチャンネル型の駆動MO3FETMO
3FETQ32〜Q34のゲートに供給される。Pチャ
ンネル型の負荷MO3FETQ35のゲートには、特に
制限されないが、動作状態のときにロウレベルにされる
制御信号XDPが供給される。これによって、RAMが
動作状態にされたときのみ、上記MO3FETQ32な
いしQ35からなるナンド(NAND)ゲート回路が動
作状態にされ、上記4本分のワード線選択信号が形成さ
れる。上記ナンドゲート回路の出力は、一方において、
CMOSインバータIVIで反転されNチャンネル型の
カットMO3FETQ28〜Q31を通して、スイッチ
回路としてのNチャンネル型伝送ゲートMO3FETQ
24〜Q27のゲートに伝えられる。
第1のロウデコーダR−DCRIは、その具体的回路を
図示しないが、2ビツトの後述するような内部相補アド
レス信号aQ、alを解読して形成されたデコード信号
によって選択される上記同様な伝送ゲートMO3FET
とカットMO3FETとからなるスイッチ回路を通して
ワード線選択タイミング信号φXから4通りのワード線
選択タイミング信号φXOOないしφxllを形成する
。これらのワード線選択タイミング信号φx00〜φx
11は、上記伝送ケ゛−ト上記MO3FETQ24〜Q
27を介して各ワード線に伝えられる。なお、特に制限
されないが、ロウデコーダR−DCR1及びロウデコー
ダR−DCR2は完全CMOSスタティック型のデコー
ダであってもよい。
図示しないが、2ビツトの後述するような内部相補アド
レス信号aQ、alを解読して形成されたデコード信号
によって選択される上記同様な伝送ゲートMO3FET
とカットMO3FETとからなるスイッチ回路を通して
ワード線選択タイミング信号φXから4通りのワード線
選択タイミング信号φXOOないしφxllを形成する
。これらのワード線選択タイミング信号φx00〜φx
11は、上記伝送ケ゛−ト上記MO3FETQ24〜Q
27を介して各ワード線に伝えられる。なお、特に制限
されないが、ロウデコーダR−DCR1及びロウデコー
ダR−DCR2は完全CMOSスタティック型のデコー
ダであってもよい。
なお、上記のようにアドレス信号a2ないしi9に応じ
て8個の駆動MO5FETが直列形態にされる場合、そ
の合成コンダクタンスを上記負荷MO3FETQ35に
対して十分大きく設定することが必要とされる。このた
め、上記駆動MO3FETQ32ないしQ34は、その
サイズを比較的大きく形成することが必要となる。そこ
で、上記メモリアレイの選択を指示するアドレス信号T
9を除く、他のアドレス信号a2なしいa8を、一旦他
のデコーダ回路によりデコードして、上記駆動MO3F
ETの数を減らすよ・うにするものであってもよい。例
えば、アドレス信号12ないし工4からなる3ビツトの
アドレス信号をデコードして形成される1/8のデコー
ド出力信号と、アドレス信号土5と16をデコードして
形成される1/4のデコード出力信号と、アドレス信号
a7とa8をデコードして形成される1/4のデコード
出力信号とを上記ナントゲート回路を構成するMO3F
ETQ32ないしQ33等に供給するものであってもよ
い。この場合には、上記3つのデコード出力信号と、ア
ドレス信号τ9とを受ける合計4つの駆動MOSFET
によりナントゲート回路が構成できるものとなる。
て8個の駆動MO5FETが直列形態にされる場合、そ
の合成コンダクタンスを上記負荷MO3FETQ35に
対して十分大きく設定することが必要とされる。このた
め、上記駆動MO3FETQ32ないしQ34は、その
サイズを比較的大きく形成することが必要となる。そこ
で、上記メモリアレイの選択を指示するアドレス信号T
9を除く、他のアドレス信号a2なしいa8を、一旦他
のデコーダ回路によりデコードして、上記駆動MO3F
ETの数を減らすよ・うにするものであってもよい。例
えば、アドレス信号12ないし工4からなる3ビツトの
アドレス信号をデコードして形成される1/8のデコー
ド出力信号と、アドレス信号土5と16をデコードして
形成される1/4のデコード出力信号と、アドレス信号
a7とa8をデコードして形成される1/4のデコード
出力信号とを上記ナントゲート回路を構成するMO3F
ETQ32ないしQ33等に供給するものであってもよ
い。この場合には、上記3つのデコード出力信号と、ア
ドレス信号τ9とを受ける合計4つの駆動MOSFET
によりナントゲート回路が構成できるものとなる。
特に制限されないが、タイミング信号φxOOは、アド
レス信号aQ及びalがロウレベルにされているとき、
タイミング信号φXに同期してハイレベルにされる。同
様に、タイミング信号φxOI、φxlO及びφxll
は、それぞれアドレス信号aO及びal、及びaO及び
τ1、及びTO及びτ1がロウレベルにされているとき
タイミング信号φXに同期してハイレベルにされる。
レス信号aQ及びalがロウレベルにされているとき、
タイミング信号φXに同期してハイレベルにされる。同
様に、タイミング信号φxOI、φxlO及びφxll
は、それぞれアドレス信号aO及びal、及びaO及び
τ1、及びTO及びτ1がロウレベルにされているとき
タイミング信号φXに同期してハイレベルにされる。
これによって、アドレス信号al及びalは、複数のワ
ード線のうちのデータ%%Dに結合されたメモリセルに
対応されたワード線群(WO,Wl、以下、第1ワード
線群と称する)と、データ線りに結合されたメモリセル
に対応されたワード線群(W2、W3、以下、第2ワー
ド線群と称する)とを識別するための一種のワード線群
選択信号とみなされる。
ード線のうちのデータ%%Dに結合されたメモリセルに
対応されたワード線群(WO,Wl、以下、第1ワード
線群と称する)と、データ線りに結合されたメモリセル
に対応されたワード線群(W2、W3、以下、第2ワー
ド線群と称する)とを識別するための一種のワード線群
選択信号とみなされる。
上記のようにアドレス選択用MOS F ETQmと情
報記憶用キャパシタCsとからなるグイナミソク型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Csにフルライトを行うため、言い換えるならば、アド
レス選択用MOS F ETQm等のしきい値電圧によ
り情報記憶用キャパシタC3への書込みハイレベルのレ
ベル損失が生じないようにするため、ワード線選択タイ
ミング信号φXによって起動されるワード線ブートスト
ラップ回路(図示せず)が設けられる。このワード線ブ
ートストラップ回路は、ワード線選択タイミング信号φ
Xとその遅延信号を用いて、ワード線選択タイミング信
号φXのハイレベルを電源電圧VCC以上の高レベルと
する。
報記憶用キャパシタCsとからなるグイナミソク型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Csにフルライトを行うため、言い換えるならば、アド
レス選択用MOS F ETQm等のしきい値電圧によ
り情報記憶用キャパシタC3への書込みハイレベルのレ
ベル損失が生じないようにするため、ワード線選択タイ
ミング信号φXによって起動されるワード線ブートスト
ラップ回路(図示せず)が設けられる。このワード線ブ
ートストラップ回路は、ワード線選択タイミング信号φ
Xとその遅延信号を用いて、ワード線選択タイミング信
号φXのハイレベルを電源電圧VCC以上の高レベルと
する。
ロウデコーダR−DCR1とR−DCR2のようにロウ
デコーダを2分割することによって、ロウデコーダR−
DCR2のピッチ(間隔)とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、MO
3FETQ20〜Q23が設けられ、そのゲートに上記
NAND回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。
デコーダを2分割することによって、ロウデコーダR−
DCR2のピッチ(間隔)とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、MO
3FETQ20〜Q23が設けられ、そのゲートに上記
NAND回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。
特に制限されないが、上記ワード線には、その遠端側(
デコーダ側と反対側の端)にリセット用のNチャンネル
MO3FETQI〜Q4が設けられており、リセットパ
ルスφp−を受けてこれらのMO3FETQI〜Q4が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。
デコーダ側と反対側の端)にリセット用のNチャンネル
MO3FETQI〜Q4が設けられており、リセットパ
ルスφp−を受けてこれらのMO3FETQI〜Q4が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。
カラムスイッチCWI (CW2)は、代表として示
されているNチャンネルMO3FETQ42゜Q43の
ように、相補データ線り、Dと共通相補データvACD
、CDを選択的に結合させる。これらのMO3FETQ
42.Q43のゲートには、後述するカラムデコーダC
−DCRからの選択信号が供給される。
されているNチャンネルMO3FETQ42゜Q43の
ように、相補データ線り、Dと共通相補データvACD
、CDを選択的に結合させる。これらのMO3FETQ
42.Q43のゲートには、後述するカラムデコーダC
−DCRからの選択信号が供給される。
ロウアドレスバッファR−ADHは、後述するチップイ
ネーブル信号GEがロウレベルにされることによって動
作状態にされ、その動作状態において外部端子から供給
されたアドレス信号AOないしA9を取り込み、それを
保持するととに内部相補アドレス信号aO−a9を形成
して上記ロウデコーダR−DCR1及びR−DCR2に
伝える。
ネーブル信号GEがロウレベルにされることによって動
作状態にされ、その動作状態において外部端子から供給
されたアドレス信号AOないしA9を取り込み、それを
保持するととに内部相補アドレス信号aO−a9を形成
して上記ロウデコーダR−DCR1及びR−DCR2に
伝える。
ここで、上記外部端子から供給されたアドレス信号AO
と同相の内部アドレス信号aOと逆相の内部アドレス信
号aOとを合わせて相補アドレス信号aOのように表し
ている(以下、同じ)。ロウデコーダR−DCR1とR
−DCR2は、上述のように上記相補アドレス信号10
〜土9を解読して、ワード線選択タイミング信号φXに
同期してワード線の選択動作を行う。
と同相の内部アドレス信号aOと逆相の内部アドレス信
号aOとを合わせて相補アドレス信号aOのように表し
ている(以下、同じ)。ロウデコーダR−DCR1とR
−DCR2は、上述のように上記相補アドレス信号10
〜土9を解読して、ワード線選択タイミング信号φXに
同期してワード線の選択動作を行う。
一方、カラムアドレスバッファC−ADHは、後述する
チップイネーブル信号CBがロウレベルにされることに
よって動作状態にされ、その動作状態において外部端子
から供給されたアドレス信号AIOないしA16を取り
込み、それを保持するととに内部相補アドレス信号上1
0−土16を形成して上記カラムアドレスデコーダC−
DCRに伝える。
チップイネーブル信号CBがロウレベルにされることに
よって動作状態にされ、その動作状態において外部端子
から供給されたアドレス信号AIOないしA16を取り
込み、それを保持するととに内部相補アドレス信号上1
0−土16を形成して上記カラムアドレスデコーダC−
DCRに伝える。
カラムデコーダC−DCRは、上記アドレスデコーダR
−DCR2と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファC−ADBから供給される
内部アドレス信号alo〜a16と逆相のアドレス信号
alO〜a16からなる相補アドレス信号310〜31
6を解読してデータ線選択タイミング信号φyに同期し
て上記カラムスイッチCWI (CW2)に供給すべ
き選択信号を形成する。
−DCR2と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファC−ADBから供給される
内部アドレス信号alo〜a16と逆相のアドレス信号
alO〜a16からなる相補アドレス信号310〜31
6を解読してデータ線選択タイミング信号φyに同期し
て上記カラムスイッチCWI (CW2)に供給すべ
き選択信号を形成する。
上記共通相補データ線CD、CD間には、上記同様なプ
リチャージ回路を構成するNチャンネル型のプリチャー
ジMO3FETQ44が設けられている。この共通相補
データ線CD、CDには、上記単位のセンスアンプUS
Aと同様な回路構成のメインアンプMAの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファDOBを介して外部端子Dou
tへ送出される。読み出し動作ならば、データ出力バッ
ファDOBはそのタイミング信号φr−によって動作状
態にされ、上記メインアンプMAの出力信号を増幅して
外部端子I10から送出する。なお、書込み動作なら、
上記タイミング信号φr賀によってデータ出力バッファ
DOBの出力はハイインピーダンス状態される。
リチャージ回路を構成するNチャンネル型のプリチャー
ジMO3FETQ44が設けられている。この共通相補
データ線CD、CDには、上記単位のセンスアンプUS
Aと同様な回路構成のメインアンプMAの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファDOBを介して外部端子Dou
tへ送出される。読み出し動作ならば、データ出力バッ
ファDOBはそのタイミング信号φr−によって動作状
態にされ、上記メインアンプMAの出力信号を増幅して
外部端子I10から送出する。なお、書込み動作なら、
上記タイミング信号φr賀によってデータ出力バッファ
DOBの出力はハイインピーダンス状態される。
上記共通相補データ線CD、CDは、データ入カバソフ
ァI)rBの出力端子が結合される。書込み動作ならば
、データ入カバソファDIBは、そのタイミング信号φ
rhによって動作状態にされ、外部端子Dinから供給
された書込み信号に従った相補書込み信号を上記共通相
補データ線CD、CDに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φrwによってデータ入カバ
ソファDIBの出力はハイインピーダンス状態にされる
。
ァI)rBの出力端子が結合される。書込み動作ならば
、データ入カバソファDIBは、そのタイミング信号φ
rhによって動作状態にされ、外部端子Dinから供給
された書込み信号に従った相補書込み信号を上記共通相
補データ線CD、CDに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φrwによってデータ入カバ
ソファDIBの出力はハイインピーダンス状態にされる
。
上述した各種タイミング信号は、次の内部制御信号発生
回路TGにより形成される。内部制御信号発生回路TG
は、2つの外部制御信号CE(チップイネーブル信号)
、WE(ライトイネーブル信号)と、その内部に設けら
れ、上記アドレス信号ao−a16を受けるアドレス信
号変化検出回路ATDで形成されたアドレス信号の変化
検出信号φに基づいて、メモリ動作に必要な各種タイミ
ング信号を形成して送出する。上記アドレス信号変化検
出回路ATDは、特に制限されないが、アドレス信号a
O〜16と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。このアドレス信
号変化検出回路ATDは、アドレス信号aOないしA1
6のうち、いずれか1つでもそのレベルが変化すると、
その変化タイミングに同期したアドレス信号変化検出パ
ルスφを形成する。これによって、RAMは、内部で形
成したタイミング信号によって動作させられるので、I
Cの外部からはスタティック型RAMと同様(擬似スタ
ティック型RAM)にして動作させることができる。
回路TGにより形成される。内部制御信号発生回路TG
は、2つの外部制御信号CE(チップイネーブル信号)
、WE(ライトイネーブル信号)と、その内部に設けら
れ、上記アドレス信号ao−a16を受けるアドレス信
号変化検出回路ATDで形成されたアドレス信号の変化
検出信号φに基づいて、メモリ動作に必要な各種タイミ
ング信号を形成して送出する。上記アドレス信号変化検
出回路ATDは、特に制限されないが、アドレス信号a
O〜16と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。このアドレス信
号変化検出回路ATDは、アドレス信号aOないしA1
6のうち、いずれか1つでもそのレベルが変化すると、
その変化タイミングに同期したアドレス信号変化検出パ
ルスφを形成する。これによって、RAMは、内部で形
成したタイミング信号によって動作させられるので、I
Cの外部からはスタティック型RAMと同様(擬似スタ
ティック型RAM)にして動作させることができる。
また、内部制御信号発生回路TGは、上記アドレス信号
a9と後述する自動リフレッシュ制御回路REFCから
供給される信号srfを受けて、上記メモリアレイM−
ARY1とM−ARY2に対応したセンスアンプSAI
、SA2の動作タイミング信号φpa(φpa1.φp
alとφpa2.φpa)を後述するように発生させる
。
a9と後述する自動リフレッシュ制御回路REFCから
供給される信号srfを受けて、上記メモリアレイM−
ARY1とM−ARY2に対応したセンスアンプSAI
、SA2の動作タイミング信号φpa(φpa1.φp
alとφpa2.φpa)を後述するように発生させる
。
回路記号REFCで示されているのは、自動リフレッシ
ュ回路であり、後述するようにタイマー回路及びリフレ
ッシュアドレスカウンタ等を含んでいる。この自動リフ
レッシュ回路REFCは、特に制限されないが、タイマ
ー回路は、外部端子から供給されるリフレッシュ制御信
号REFが1メモリサイクル以上の比較的長い時間ハイ
レベルにされると、これを検出してセフルリフレソシュ
動作を開始させる。すなわち、セルフリフレッシュ動作
は、上記信号REFがロウレベルにされている間、上記
タイマー回路によって設定される周期に従ってアドレス
歩進動作により、連続的なリフレッシュ動作が行われる
。また、上記信号REFが上記lサイクルのような短い
時間だけロウレベルにされると、オートリフレッシュ動
作が実行される。すなわち、上記信号REFがロウレベ
ルにされる毎に、リフレッシュアドレスの歩進動作が行
われるものとなる。上記アドレスカウンタ回路は、リフ
レッシュ用アドレス信号aQl ないしa9”を形成す
る。このリフレッシュ用アドレス信号aQl ないしa
91 は、マルチプレクサ機能を持つロウアドレスバッ
ファR−ADBを介して1:l”77)’し7!、7’
D−ダR−DCRI、R−DCR2に伝えられ、ロウ系
の選択動作によってリフレッシュ動作が行われる。
ュ回路であり、後述するようにタイマー回路及びリフレ
ッシュアドレスカウンタ等を含んでいる。この自動リフ
レッシュ回路REFCは、特に制限されないが、タイマ
ー回路は、外部端子から供給されるリフレッシュ制御信
号REFが1メモリサイクル以上の比較的長い時間ハイ
レベルにされると、これを検出してセフルリフレソシュ
動作を開始させる。すなわち、セルフリフレッシュ動作
は、上記信号REFがロウレベルにされている間、上記
タイマー回路によって設定される周期に従ってアドレス
歩進動作により、連続的なリフレッシュ動作が行われる
。また、上記信号REFが上記lサイクルのような短い
時間だけロウレベルにされると、オートリフレッシュ動
作が実行される。すなわち、上記信号REFがロウレベ
ルにされる毎に、リフレッシュアドレスの歩進動作が行
われるものとなる。上記アドレスカウンタ回路は、リフ
レッシュ用アドレス信号aQl ないしa9”を形成す
る。このリフレッシュ用アドレス信号aQl ないしa
91 は、マルチプレクサ機能を持つロウアドレスバッ
ファR−ADBを介して1:l”77)’し7!、7’
D−ダR−DCRI、R−DCR2に伝えられ、ロウ系
の選択動作によってリフレッシュ動作が行われる。
上記セルフリフレッシュ動作におけるピーク電流値を低
減されるために、この実施例では上記セルフリフレッシ
ュ動作モードのとき、自動リフレッシュ制御皿回路RE
FCからセルフリフレッシュ動作を示すHa[信号sr
fが形成される。この信号は、特に制限されないが、上
記ロウデコーダR−DCR2を構成する単位回路UDC
R2におけるナントゲート回路に設けられるMO3FE
TQ36のゲートに供給される。このMO3FETQ3
6は、メモリアレイ又はメモリマットの選択を指示する
アドレス信号T9を受けるMO3FETQ34に対して
並列形態に設けられる。上記信号srfは、上記アドレ
ス信号子9の有効/無効を指示するものである。すなわ
ち、信号srfがハイレベルにされると、MO3FET
Q36がオン状態にされるため、アドレス信号子9のハ
イレベル/ロウレベルに無関係に、他のアドレス信号a
2ないしa8によってナントゲート回路の出力信号が決
定される。これに対して、上記信号srfがロウレベル
にされると、上記MO3FETQ36がオフ状態にされ
るため、反転のアドレス信号a9がハイレベルのとき、
メモリアレイM−ARYl側のロウ選択動作が行われる
。このとき、非反転のアドレス信号a9のロウレベルに
よってメモリアレイM−ARY2のロウ系の選択動作が
行われない。これに応じて、メモリアレイM−ARY2
のセンスアンプSA2も非動作状態にされる。
減されるために、この実施例では上記セルフリフレッシ
ュ動作モードのとき、自動リフレッシュ制御皿回路RE
FCからセルフリフレッシュ動作を示すHa[信号sr
fが形成される。この信号は、特に制限されないが、上
記ロウデコーダR−DCR2を構成する単位回路UDC
R2におけるナントゲート回路に設けられるMO3FE
TQ36のゲートに供給される。このMO3FETQ3
6は、メモリアレイ又はメモリマットの選択を指示する
アドレス信号T9を受けるMO3FETQ34に対して
並列形態に設けられる。上記信号srfは、上記アドレ
ス信号子9の有効/無効を指示するものである。すなわ
ち、信号srfがハイレベルにされると、MO3FET
Q36がオン状態にされるため、アドレス信号子9のハ
イレベル/ロウレベルに無関係に、他のアドレス信号a
2ないしa8によってナントゲート回路の出力信号が決
定される。これに対して、上記信号srfがロウレベル
にされると、上記MO3FETQ36がオフ状態にされ
るため、反転のアドレス信号a9がハイレベルのとき、
メモリアレイM−ARYl側のロウ選択動作が行われる
。このとき、非反転のアドレス信号a9のロウレベルに
よってメモリアレイM−ARY2のロウ系の選択動作が
行われない。これに応じて、メモリアレイM−ARY2
のセンスアンプSA2も非動作状態にされる。
すなわち、センスアンプSA2の動作タイミング信号φ
paLφpa2は、ロウレベルのままにされ、タイミン
グ信号φpal、φpa2はハイレベルのままにされる
。逆に、非反転のアドレス信号a9がハイレベルのとき
、メモリアレイM−ARY2側のロウ選択動作が行われ
る。このとき、反転のアドレス(8号a9のロウレベル
によってメモリアレイM−ARY1のロウ系の選択動作
が行われない。
paLφpa2は、ロウレベルのままにされ、タイミン
グ信号φpal、φpa2はハイレベルのままにされる
。逆に、非反転のアドレス信号a9がハイレベルのとき
、メモリアレイM−ARY2側のロウ選択動作が行われ
る。このとき、反転のアドレス(8号a9のロウレベル
によってメモリアレイM−ARY1のロウ系の選択動作
が行われない。
これに応じて、メモリアレイM−ARY1のセンスアン
プSAIも非動作状態にされる。すなわち、センスアン
プSAIの動作タイミング信号φpal。
プSAIも非動作状態にされる。すなわち、センスアン
プSAIの動作タイミング信号φpal。
φpa2は、ロウレベルのままにされ、タイミング信号
φpaLφpa2はハイレベルのままにされる。
φpaLφpa2はハイレベルのままにされる。
以上のことより、上記内部相補アドレス信号上9は、図
示しないけれども上記信号srfに従って上記センスア
ンプSAI、SA2の動作タイミング信号φpaLφp
al とφp a 2 +φpa2の発生をも制御する
ものである。
示しないけれども上記信号srfに従って上記センスア
ンプSAI、SA2の動作タイミング信号φpaLφp
al とφp a 2 +φpa2の発生をも制御する
ものである。
第2図には、上記自動リフレッシュ制御回路REFCの
一実施例の回路図が示されている。
一実施例の回路図が示されている。
外部端子から供給されるリフレッシュ制御信号REFは
、特に制限されないが、一方において並列形態のPチャ
ンネルMO3FF、TQ50とQ51及び直列形態のN
チャンネルM OS F E T Q 52、Q53か
らなるCMOSナンド(NAND)ゲート回路からなる
第1の入力回路TBIの一方の入力端子とされるMO3
FETQ50とQ53のゲートに伝えられる。上記信号
REFは、他方において並列形態のPチャンネルMOS
F ETQ54とQ55及び直列形態のNチャンネル
MO3FETQ56.Q57からなるCMOSナントゲ
ート回路からなる第2の入力回路TB2の一方の入力端
子とされるMO3FETQ54とQ57のゲートに伝え
られる。なお、上記各入力回路TB1とIB2の入力端
子と上記外部端子との間には、静電破壊防止回路が設け
られるものであるが、この発明には直接関係ないので同
図では省略されている。
、特に制限されないが、一方において並列形態のPチャ
ンネルMO3FF、TQ50とQ51及び直列形態のN
チャンネルM OS F E T Q 52、Q53か
らなるCMOSナンド(NAND)ゲート回路からなる
第1の入力回路TBIの一方の入力端子とされるMO3
FETQ50とQ53のゲートに伝えられる。上記信号
REFは、他方において並列形態のPチャンネルMOS
F ETQ54とQ55及び直列形態のNチャンネル
MO3FETQ56.Q57からなるCMOSナントゲ
ート回路からなる第2の入力回路TB2の一方の入力端
子とされるMO3FETQ54とQ57のゲートに伝え
られる。なお、上記各入力回路TB1とIB2の入力端
子と上記外部端子との間には、静電破壊防止回路が設け
られるものであるが、この発明には直接関係ないので同
図では省略されている。
上記第1の入力回路IBIを構成する各MO3FETQ
50ないしQ53は、オートリフレッシュ動作の高速化
のためにそのサイズが比較的大きく形成されることによ
って比較的大きな電流駆動能力を持つようにされる。こ
れに対して、上記第2の入力回路IB2を構成する各M
O3FETQ54ないしQ57は、セルフリフレッシュ
動作での低消費電力化を図るこめにそのサイズが比較的
小さく形成されることによって比較的小さな電流駆動能
力しか持たないようにされる。
50ないしQ53は、オートリフレッシュ動作の高速化
のためにそのサイズが比較的大きく形成されることによ
って比較的大きな電流駆動能力を持つようにされる。こ
れに対して、上記第2の入力回路IB2を構成する各M
O3FETQ54ないしQ57は、セルフリフレッシュ
動作での低消費電力化を図るこめにそのサイズが比較的
小さく形成されることによって比較的小さな電流駆動能
力しか持たないようにされる。
上記第1の入力回路TBIの出力信号refは、一方に
おいて内部制御信号発生回路TOに供給され、他方にお
いてリフレッシュ制御回路のタイマー回路TMのセット
端子Sに供給される。上記第2の入力回路TB2の出力
信号ref’ は、上記タイマー回路TMのリセット端
子Rに供給される。
おいて内部制御信号発生回路TOに供給され、他方にお
いてリフレッシュ制御回路のタイマー回路TMのセット
端子Sに供給される。上記第2の入力回路TB2の出力
信号ref’ は、上記タイマー回路TMのリセット端
子Rに供給される。
タイマー回路TMは、後述するように上記内部信号re
fが1メモリサイクル等所定の時間以上にわたってハイ
レベル(リフレッシュ制御信号REFがロウレベル)の
とき、これを検出してセルフリフレッシュ信号srfを
ハイレベルにする。このセルフリフレッシュ信号srr
のハイレベルによって、アドレスカウンタ回路ADCは
、例えば内蔵の発振回路等により形成されたパルス信号
の計数動作を開始して、リフレッシュ用アドレス信号a
Ql ないしa9°を形成する。上記リフレッシュ信号
refは、図示しないが第1図に示したロウアドレス八
ソファR−ADBのマルチプレクサ回路に切り換え動作
を行い、上記リフレッシュ用アドレス信号aQl ない
しa9’ をアドレス信号変化検出回路ATD及びロウ
アドレスデコーダR−DCRに伝える。これによって、
と記リフレッシュ用アドレス信号aO”ないしa9”に
従ったリフレッシュ動作が開始される。
fが1メモリサイクル等所定の時間以上にわたってハイ
レベル(リフレッシュ制御信号REFがロウレベル)の
とき、これを検出してセルフリフレッシュ信号srfを
ハイレベルにする。このセルフリフレッシュ信号srr
のハイレベルによって、アドレスカウンタ回路ADCは
、例えば内蔵の発振回路等により形成されたパルス信号
の計数動作を開始して、リフレッシュ用アドレス信号a
Ql ないしa9°を形成する。上記リフレッシュ信号
refは、図示しないが第1図に示したロウアドレス八
ソファR−ADBのマルチプレクサ回路に切り換え動作
を行い、上記リフレッシュ用アドレス信号aQl ない
しa9’ をアドレス信号変化検出回路ATD及びロウ
アドレスデコーダR−DCRに伝える。これによって、
と記リフレッシュ用アドレス信号aO”ないしa9”に
従ったリフレッシュ動作が開始される。
また、上記セルフリフレッシュ信号srfは、上記第2
の入力回路IB2を構成するナントゲート回路の他方の
入力端子とされるMO3FETQ55とQ56のゲート
に伝えられる。これによって、第2の入力回路IB2は
、そめNチャンネルMO3FETQ56がオン状態にさ
れるため、上記リフレッシュ開始とともに実質的な非動
作状態から動作状態にされる。すなわち、外部端子から
供給される制御信号REFに対応された内部信号ref
’ を形成するものとなる。上記セルフリフレッシュ制
御信号srfは、CMOSインバータ回路TVを介して
第1の入力回路IBIを構成するナントゲート回路の他
方の入力端子とされるM○5FETQ51.Q52のゲ
ートに伝えられる。
の入力回路IB2を構成するナントゲート回路の他方の
入力端子とされるMO3FETQ55とQ56のゲート
に伝えられる。これによって、第2の入力回路IB2は
、そめNチャンネルMO3FETQ56がオン状態にさ
れるため、上記リフレッシュ開始とともに実質的な非動
作状態から動作状態にされる。すなわち、外部端子から
供給される制御信号REFに対応された内部信号ref
’ を形成するものとなる。上記セルフリフレッシュ制
御信号srfは、CMOSインバータ回路TVを介して
第1の入力回路IBIを構成するナントゲート回路の他
方の入力端子とされるM○5FETQ51.Q52のゲ
ートに伝えられる。
これにより、第1の入力回路IBIは、そのNチャンネ
ルMO3FETQ52が上記セルフリフレッシュ動作開
始により反転されたセルフリフレッシュ信号5rfOロ
ウレベルによってオフ状態にされるため、実質的に非動
作状態にされる。すなわち、第1の入力回路IBIは、
外部端子から供給される信号REFには応答しないハイ
レベルの内部信号refを形成するものとなる。
ルMO3FETQ52が上記セルフリフレッシュ動作開
始により反転されたセルフリフレッシュ信号5rfOロ
ウレベルによってオフ状態にされるため、実質的に非動
作状態にされる。すなわち、第1の入力回路IBIは、
外部端子から供給される信号REFには応答しないハイ
レベルの内部信号refを形成するものとなる。
上記2つの入力回路IBIとIB2の実質的な動作切り
換えによって、セルフリフレッシュ期間において第1の
入力回路IBIには、上記制御信号REFがTTLレベ
ルのロウレベル(約0.8■)によりMO3FETQ5
3がウィークリイにオン状態にされるものであっても直
流電流を消費せず、第2の入力回路IB2において小さ
な直流電流を消費するのみとなる。これによって、セル
フリフレッシュ期間での低消費電力化を図ることができ
る。
換えによって、セルフリフレッシュ期間において第1の
入力回路IBIには、上記制御信号REFがTTLレベ
ルのロウレベル(約0.8■)によりMO3FETQ5
3がウィークリイにオン状態にされるものであっても直
流電流を消費せず、第2の入力回路IB2において小さ
な直流電流を消費するのみとなる。これによって、セル
フリフレッシュ期間での低消費電力化を図ることができ
る。
セルフリフレッシュ動作の終了時には、制御信号REF
がロウレベルからハイレベルに変化する。
がロウレベルからハイレベルに変化する。
第2の入力回路IB2は、上記信号REFの変化に応答
して内部信号srf’ をハイレベルからロウレベルに
変化させる。これにより、上記タイマー回路TMはリセ
ット状態にされ、セルフリフレッシュ信号srfをロウ
レベルにしてセルフリフレッシュ動作を終了させる。上
記セルフリフレッシュ信号srfのロウレベルによって
、上記第1の入力回路IBIが実質的な動作状態に、第
2の入力回路IB2が実質的な非動作状態に切り換えら
れる。
して内部信号srf’ をハイレベルからロウレベルに
変化させる。これにより、上記タイマー回路TMはリセ
ット状態にされ、セルフリフレッシュ信号srfをロウ
レベルにしてセルフリフレッシュ動作を終了させる。上
記セルフリフレッシュ信号srfのロウレベルによって
、上記第1の入力回路IBIが実質的な動作状態に、第
2の入力回路IB2が実質的な非動作状態に切り換えら
れる。
上記のようなセルフリフレッシュ動作のとき、上記セル
フリフレッシュ信号srfに応じて上述のようにメモリ
アレイM−ARYIとM−ARY2のロウ系のアドレス
選択回路が選択的に動作状態にされ、その選択動作に応
じてセンスアンプSA1とSA2が選択的に動作状態に
される。したがって、上記のようにメモリアレイM−A
RY1とM−ARY2のように、2つのメモリアレイ(
メモリマット)とした場合には、セルフリフレッシュ動
作のときの消費電流(ピーク電流)を半減させることが
できる。したがって、主としてバッテリーバンクアップ
動作のときに多用されるセルフリフレッシュでのピーク
電流の低減によってその電源回路の簡素化を図ることが
できる。言い換えるならば、比較的小ざな電流供給能力
を持つバッテリー及び比較的小さな容量値のコンデンコ
ーによりバンクアップ用電源を構成することができるも
のとなる。
フリフレッシュ信号srfに応じて上述のようにメモリ
アレイM−ARYIとM−ARY2のロウ系のアドレス
選択回路が選択的に動作状態にされ、その選択動作に応
じてセンスアンプSA1とSA2が選択的に動作状態に
される。したがって、上記のようにメモリアレイM−A
RY1とM−ARY2のように、2つのメモリアレイ(
メモリマット)とした場合には、セルフリフレッシュ動
作のときの消費電流(ピーク電流)を半減させることが
できる。したがって、主としてバッテリーバンクアップ
動作のときに多用されるセルフリフレッシュでのピーク
電流の低減によってその電源回路の簡素化を図ることが
できる。言い換えるならば、比較的小ざな電流供給能力
を持つバッテリー及び比較的小さな容量値のコンデンコ
ーによりバンクアップ用電源を構成することができるも
のとなる。
なお、上記タイマー回路により設定される時間より短い
時間だけ、信号REFをロウレベルにすると、信号re
fによりアドレスカウンタ回路ADCが+1の歩進動作
を行い、1ステツプずつのオートリフレッシュ動作が行
われる。このときには、上記セルフリフレッシュ信号s
rfが形成されないことによって、両メモリアレイM−
ARY1とM−ARY2が同時にリフレッシュ動作を行
うものとなる。これによって、そのリフレッシュ時間を
短くできるから、書き込み/読み出しを高速に行うこと
ができる。言い換えるならば、書き込み/読み出しアク
セスに対して、その応答性を高くできる。
時間だけ、信号REFをロウレベルにすると、信号re
fによりアドレスカウンタ回路ADCが+1の歩進動作
を行い、1ステツプずつのオートリフレッシュ動作が行
われる。このときには、上記セルフリフレッシュ信号s
rfが形成されないことによって、両メモリアレイM−
ARY1とM−ARY2が同時にリフレッシュ動作を行
うものとなる。これによって、そのリフレッシュ時間を
短くできるから、書き込み/読み出しを高速に行うこと
ができる。言い換えるならば、書き込み/読み出しアク
セスに対して、その応答性を高くできる。
また、タイマー回路TMに、発振機能を持たせるもので
あってもよい。すなわち、上記リフレッシュ制御信号R
EFをロウレベルにしづづけると、その設定時間毎に、
タイマー回路が1つのパルス信号を発生して上記アドレ
スカウンタ回路ADCの歩進パルスを形成するようにす
るものであってもよい。この場合には、セルフリフレッ
シュ信号srfは、上記タイマー回路の出力信号を受け
てセットされるラッチ回路により形成するようにすれば
よい。
あってもよい。すなわち、上記リフレッシュ制御信号R
EFをロウレベルにしづづけると、その設定時間毎に、
タイマー回路が1つのパルス信号を発生して上記アドレ
スカウンタ回路ADCの歩進パルスを形成するようにす
るものであってもよい。この場合には、セルフリフレッ
シュ信号srfは、上記タイマー回路の出力信号を受け
てセットされるラッチ回路により形成するようにすれば
よい。
第3図には、この実施例回路の動作の一例を説明するた
めのタイミング図が示されている。
めのタイミング図が示されている。
リフレッシュ制御信号REFがロウレベルになると、上
記のようにオートリフレッシュ動作とみなされアドレス
カウンタ回路ADCが+1の歩進動作を行う。これによ
って、いずれか少なくとも1つのアドレス信号aiが変
化するためと、アドレス信号変化検出回路ATDにより
アドレス信号変化検出検出パルスφが形成される。内部
制御信号発生回路TGは、このアドレス信号変化検出パ
ルスφに同期して、メモリアレイM−ARY1、M−A
RY2の選択回路を一旦リセットする。
記のようにオートリフレッシュ動作とみなされアドレス
カウンタ回路ADCが+1の歩進動作を行う。これによ
って、いずれか少なくとも1つのアドレス信号aiが変
化するためと、アドレス信号変化検出回路ATDにより
アドレス信号変化検出検出パルスφが形成される。内部
制御信号発生回路TGは、このアドレス信号変化検出パ
ルスφに同期して、メモリアレイM−ARY1、M−A
RY2の選択回路を一旦リセットする。
すなわち、上記アドレス信号変化検出パルスφにより、
センスアンプSAのタイミングパルスφpa (φpa
l、φpa2 )をロウレベルにして(図示しないがタ
イミングパルスφpaLφpa2はハイレベルにして)
センスアンプSAのパワースイッチMO3FETをオフ
状態にし、相補データ!l、’iD、Dを以前の動作に
従ったハイレベル(Vccレベル)。
センスアンプSAのタイミングパルスφpa (φpa
l、φpa2 )をロウレベルにして(図示しないがタ
イミングパルスφpaLφpa2はハイレベルにして)
センスアンプSAのパワースイッチMO3FETをオフ
状態にし、相補データ!l、’iD、Dを以前の動作に
従ったハイレベル(Vccレベル)。
ロウレベル(Vssレベル)をフローティンク状態で保
持させる。ワード線選択タイミング信号φXをロウレベ
ルにすることによって、選択されていたワード線WLを
ハイレベルからロウレベル(図示せず)に引き抜いてワ
ード線のりセントを行わせる。
持させる。ワード線選択タイミング信号φXをロウレベ
ルにすることによって、選択されていたワード線WLを
ハイレベルからロウレベル(図示せず)に引き抜いてワ
ード線のりセントを行わせる。
次に、プリチャージパルスφpcをハイレベルにして、
プリチャージMO3FE’[’をオン状態にすることに
より、相補データ線り、Dを短絡してVcc/2レベル
にプリチャージする。上記相補データ線り、Dが共にV
cc/2のプリチャージレベルになる時間を待って上記
プリチャージパルスφpcはロウレベルにされる。そし
て、次にワード線選択タイミング信号φXをハイレベル
に立ち上げる。
プリチャージMO3FE’[’をオン状態にすることに
より、相補データ線り、Dを短絡してVcc/2レベル
にプリチャージする。上記相補データ線り、Dが共にV
cc/2のプリチャージレベルになる時間を待って上記
プリチャージパルスφpcはロウレベルにされる。そし
て、次にワード線選択タイミング信号φXをハイレベル
に立ち上げる。
このワード線選択タイミング信号φXの立ち上がりに同
期して相補アドレス信号上0−18 (最初はオートリ
フレッシュ動作のみなされるので、アドレス信号a9は
無効にされる。)によって決まる1つのワード線WLが
ハイレベル(図示せず)に立ち上がり選択状態にされる
。これにより、選択されたワード線に結合された複数の
メモリセルが選択され、この各メモリセルの情報記憶用
キャパシタがアドレス選択用MOS F ETを介して
データ線D(又はD)に結合される。すなわち、各相補
データ線り、 Dの1つのメモリセルの入出力ノードが
一方のデータ線D(又はD)に結合される。これにより
、メモリセルの蓄積電荷とそのデータ線りのプリチャー
ジ電荷との電荷分散により、そのデータfiD (又は
D)に読み出しレベルが現れる。なお、他方のデータ線
D(又はD)は、メモリセルが結合されないので、上記
プリチャージレベルのままである。
期して相補アドレス信号上0−18 (最初はオートリ
フレッシュ動作のみなされるので、アドレス信号a9は
無効にされる。)によって決まる1つのワード線WLが
ハイレベル(図示せず)に立ち上がり選択状態にされる
。これにより、選択されたワード線に結合された複数の
メモリセルが選択され、この各メモリセルの情報記憶用
キャパシタがアドレス選択用MOS F ETを介して
データ線D(又はD)に結合される。すなわち、各相補
データ線り、 Dの1つのメモリセルの入出力ノードが
一方のデータ線D(又はD)に結合される。これにより
、メモリセルの蓄積電荷とそのデータ線りのプリチャー
ジ電荷との電荷分散により、そのデータfiD (又は
D)に読み出しレベルが現れる。なお、他方のデータ線
D(又はD)は、メモリセルが結合されないので、上記
プリチャージレベルのままである。
次に、タイミングパルスφpaを発生させてセンスアン
プSAIとSA2を動作させる。これにより、上記相補
データ線り、Dは、上記情報記憶用キャパシタCsの記
憶電荷に従ったロウレベル。
プSAIとSA2を動作させる。これにより、上記相補
データ線り、Dは、上記情報記憶用キャパシタCsの記
憶電荷に従ったロウレベル。
ハイレベルに増幅される。このようなセンスアンプSA
I、SA2の動作による増幅信号が上記メモリセルに伝
えられるので上記失われかかった記憶情報の再書込みが
なされる(リフレッシュ動作)。
I、SA2の動作による増幅信号が上記メモリセルに伝
えられるので上記失われかかった記憶情報の再書込みが
なされる(リフレッシュ動作)。
なお、これ以降続けて信号REFがロウレベルにされて
いると、タイマー回路TMがこれを検出してセルフリフ
レッシュ信号srfを発生させる。
いると、タイマー回路TMがこれを検出してセルフリフ
レッシュ信号srfを発生させる。
これにより、アドレスカウンタ回路ADCにより形成れ
たリフレッシュ用アドレス信号aQl ないしa9’
の変化(歩進動作)に従ってアドレス信号変化検出パル
スφが形成されるため、内部制御信号発生回路TGに再
び起動がかかり、上記ロウ系のアドレス選択回路の動作
によってセルフリフレッシュ動作が行われる。このとき
、アドレス信号上9が有効にされるため、そのレベルに
応じて、上述のようにメモリアレイM−ARYI又はM
−ARY2に対してのみリフレッシュ動作が行われる。
たリフレッシュ用アドレス信号aQl ないしa9’
の変化(歩進動作)に従ってアドレス信号変化検出パル
スφが形成されるため、内部制御信号発生回路TGに再
び起動がかかり、上記ロウ系のアドレス選択回路の動作
によってセルフリフレッシュ動作が行われる。このとき
、アドレス信号上9が有効にされるため、そのレベルに
応じて、上述のようにメモリアレイM−ARYI又はM
−ARY2に対してのみリフレッシュ動作が行われる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1)ダイナミック型メモリセルがマトリックス配置さ
れて構成される複数のメモリアレイのうち1つの選択を
指示するアドレス信号を、書き込み/読み出し動作のと
き無効として、リフレッシュ動作のとき有効にしてロウ
系のアドレス選択を行うようにすることにより、リフレ
ッシュ動作のとき、選択されたメモリアレイに設けられ
るセンスアンプだけが動作状態になるため、1つのりフ
レッシュサイクルで動作するセンスアンプの数を減らせ
るため、バッテリーバックアンプが簡単な@源回路によ
り容易に行えるという効果が得られる。
る。すなわち、 (1)ダイナミック型メモリセルがマトリックス配置さ
れて構成される複数のメモリアレイのうち1つの選択を
指示するアドレス信号を、書き込み/読み出し動作のと
き無効として、リフレッシュ動作のとき有効にしてロウ
系のアドレス選択を行うようにすることにより、リフレ
ッシュ動作のとき、選択されたメモリアレイに設けられ
るセンスアンプだけが動作状態になるため、1つのりフ
レッシュサイクルで動作するセンスアンプの数を減らせ
るため、バッテリーバックアンプが簡単な@源回路によ
り容易に行えるという効果が得られる。
(2)上記リフレッシュ動作のうち、セルフリフレッシ
ュ動作のときに上記メモリアレイ毎のリフレッシュを行
うことより上記バッテリーバンクアンプが容易にできる
とともに、オートリフレッシュのとき全メモリアレイの
同時リフレッシュを行うようにすることによって書き込
み/読み出し時の応答性を高くすることができるという
効果が得られる。
ュ動作のときに上記メモリアレイ毎のリフレッシュを行
うことより上記バッテリーバンクアンプが容易にできる
とともに、オートリフレッシュのとき全メモリアレイの
同時リフレッシュを行うようにすることによって書き込
み/読み出し時の応答性を高くすることができるという
効果が得られる。
(3)内部同期式のダイナミック型RAM (擬似スタ
ティック型RAM)に、上記セルフリフレッシュ機能を
設けることによって、スタティック型RAMとはソ°同
様に扱うことができる。これによって、ダイナミック型
RAMの持つ大記憶容量とスタティック型RAMの持つ
汲い扱いやすさを兼ね備えた半導体記憶装置を得ること
ができるという効果が得られる。
ティック型RAM)に、上記セルフリフレッシュ機能を
設けることによって、スタティック型RAMとはソ°同
様に扱うことができる。これによって、ダイナミック型
RAMの持つ大記憶容量とスタティック型RAMの持つ
汲い扱いやすさを兼ね備えた半導体記憶装置を得ること
ができるという効果が得られる。
(1)セルフリフレッシュ動作を指示する制御信号を受
ける入力回路として、比較的大きな駆動電流を持つ第1
の入力回路と、比較的小さな駆動電流しか持たない第2
の入力回路とを設け、セルフリフレッシュ期間中に上記
第1の入力回路を実質的に非動作状態にし、第2の入力
回路回路を実質的に動作状態にさせることによって、T
TLレベルの制御信号のもとでもリフレッシュモードで
の消費電流を小さくできる。これによって、上記(1)
の効果と相俟って、バッテリーバックアップをいっそう
容易にできるという効果が得られる。
ける入力回路として、比較的大きな駆動電流を持つ第1
の入力回路と、比較的小さな駆動電流しか持たない第2
の入力回路とを設け、セルフリフレッシュ期間中に上記
第1の入力回路を実質的に非動作状態にし、第2の入力
回路回路を実質的に動作状態にさせることによって、T
TLレベルの制御信号のもとでもリフレッシュモードで
の消費電流を小さくできる。これによって、上記(1)
の効果と相俟って、バッテリーバックアップをいっそう
容易にできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、オートリフレ
ッシュ動作のときにも、メモリアレイ毎のリフレッシュ
動作を行うようにするものであってもよい。また、ダイ
ナミック型RAMのメモリセルの読み出し動作に必要と
される基準電圧は、ダミーセルを用いて形成するもので
あってもよい。また、上記ダイナミック型RAMを構成
する他の周辺回路の具体的回路構成は、種々の実施形態
を採ることができるものである。例えば、メモリアレイ
ないしメモリマットの数は、上記2個の他、4個又は個
等のようにより多くの数であってもよい。この場合、選
択されるメモリアレイ又はメモリマットを指示するアド
レス″信号は、2ビツト又は3ビツトからなる。また、
これらのアドレス信号に応じてロウ系のアドレス選択を
行う回路は、ワード線選択タイミング信号を選択的に発
生させるようにするもの等種々の実施形態を採ることが
できる。また、ロウ系とカラム系のアドレス信号を共通
の外部端子からアドレスストローブ信号に同期して時系
列的に供給するものであってもよい。さらに、リフレッ
シュ動作を指示する制御信号は、上記実質的なチップイ
ネーブル信号、例えばチフブイネーブル信号CEをロウ
レベルにし続けることにより、上記セルフリフレッシュ
動作を行わせるもの、あるいは2つのアドレスストロー
ブ信号の組み合わせ(ロウアドレスストローブ信号RA
Sの立ち下がりの前にカラムアドレスストローブ信号C
ASをロウレベルにすること等)、又はこれらの実質的
なチップ選択信号とライトイネーブル信号WE等のよう
な他の制御信号との組み合わせて形成するものであって
もよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、オートリフレ
ッシュ動作のときにも、メモリアレイ毎のリフレッシュ
動作を行うようにするものであってもよい。また、ダイ
ナミック型RAMのメモリセルの読み出し動作に必要と
される基準電圧は、ダミーセルを用いて形成するもので
あってもよい。また、上記ダイナミック型RAMを構成
する他の周辺回路の具体的回路構成は、種々の実施形態
を採ることができるものである。例えば、メモリアレイ
ないしメモリマットの数は、上記2個の他、4個又は個
等のようにより多くの数であってもよい。この場合、選
択されるメモリアレイ又はメモリマットを指示するアド
レス″信号は、2ビツト又は3ビツトからなる。また、
これらのアドレス信号に応じてロウ系のアドレス選択を
行う回路は、ワード線選択タイミング信号を選択的に発
生させるようにするもの等種々の実施形態を採ることが
できる。また、ロウ系とカラム系のアドレス信号を共通
の外部端子からアドレスストローブ信号に同期して時系
列的に供給するものであってもよい。さらに、リフレッ
シュ動作を指示する制御信号は、上記実質的なチップイ
ネーブル信号、例えばチフブイネーブル信号CEをロウ
レベルにし続けることにより、上記セルフリフレッシュ
動作を行わせるもの、あるいは2つのアドレスストロー
ブ信号の組み合わせ(ロウアドレスストローブ信号RA
Sの立ち下がりの前にカラムアドレスストローブ信号C
ASをロウレベルにすること等)、又はこれらの実質的
なチップ選択信号とライトイネーブル信号WE等のよう
な他の制御信号との組み合わせて形成するものであって
もよい。
この発明は、ダイナミック型メモリセルを用いた半導体
記憶装置に広く利用できる。
記憶装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を符単に説明すれば、下記の通りである
。すなわち、ダイナミック型メモリセルがマトリックス
配置されて構成される複数のメモリアレイのうち1つの
選択を指示するアドレス信号を、書き込み/読み出し動
作のとき無効として、リフレッシュ動作のとき有効にし
てロウ系のアドレス選択を行うようにすることにより、
リフレッシュ動作のとき、選択されたメモリアレイに設
けられるセンスアンプだけが動作状態になるため、1つ
のリフレッシュサイクルで動作するセンスアンプの数を
減らせるため、バ・7テリーハツクアツプが容易に行え
る。
て得られる効果を符単に説明すれば、下記の通りである
。すなわち、ダイナミック型メモリセルがマトリックス
配置されて構成される複数のメモリアレイのうち1つの
選択を指示するアドレス信号を、書き込み/読み出し動
作のとき無効として、リフレッシュ動作のとき有効にし
てロウ系のアドレス選択を行うようにすることにより、
リフレッシュ動作のとき、選択されたメモリアレイに設
けられるセンスアンプだけが動作状態になるため、1つ
のリフレッシュサイクルで動作するセンスアンプの数を
減らせるため、バ・7テリーハツクアツプが容易に行え
る。
第1図は、この発明が適用されたダイナミック型RAM
の一実施例を示す回路図、 第2図は、その自動リフレッシュ制御回路の−実施例を
示す回路図、 第3図は、その動作を説明するためのタイミング図であ
る。 M−ARYI (M−ARY2) ・・メモリアレ
イ、PCI (PO2) ・・プリチャージ回路、
SAl (SA2) ・・センスアンプ、USA・
・単位回路、CWl (SW2) ・・カラムスイッ
チ、R−ADB・・ロウアドレスバッファ、C−ADB
・・カラムアドレスバッファ、R−DCR1゜R−DC
R2・・ロウデコーダ、UDCR2・・単位回路、C−
DCR・・カラムデコーダ、MA・・メインアンプ、D
OB・・データ出カバソファ、DIB・・データ人カバ
ソファ、VBG・・基板バイア、大発生回路、TG・・
内部制御信号発生回路、ATD・・アドレス信号変化検
出回路。 自動リフレッシュ制御回路RE F C,TM・・タイ
マー回路、ADC・・アドレスカウンタ回路、IBI、
IB2・・入力回路
の一実施例を示す回路図、 第2図は、その自動リフレッシュ制御回路の−実施例を
示す回路図、 第3図は、その動作を説明するためのタイミング図であ
る。 M−ARYI (M−ARY2) ・・メモリアレ
イ、PCI (PO2) ・・プリチャージ回路、
SAl (SA2) ・・センスアンプ、USA・
・単位回路、CWl (SW2) ・・カラムスイッ
チ、R−ADB・・ロウアドレスバッファ、C−ADB
・・カラムアドレスバッファ、R−DCR1゜R−DC
R2・・ロウデコーダ、UDCR2・・単位回路、C−
DCR・・カラムデコーダ、MA・・メインアンプ、D
OB・・データ出カバソファ、DIB・・データ人カバ
ソファ、VBG・・基板バイア、大発生回路、TG・・
内部制御信号発生回路、ATD・・アドレス信号変化検
出回路。 自動リフレッシュ制御回路RE F C,TM・・タイ
マー回路、ADC・・アドレスカウンタ回路、IBI、
IB2・・入力回路
Claims (1)
- 【特許請求の範囲】 1、ダイナミック型メモリセルがマトリックス配置され
て構成される複数のメモリアレイと、上記複数のメモリ
アレイのうち1つの選択を指示するアドレス信号を、書
き込み/読み出し動作のとき無効として、リフレッシュ
動作のとき有効にするロウ系のアドレス選択回路とを含
むことを特徴とする半導体記憶装置。 2、上記リフレッシュ動作は、外部端子から供給される
制御信号が一定時間以上所定のレベルのとき内部で形成
されたリフレッシュ用アドレス信号に基づいたセルフリ
フレッシュ機能を持つ自動リフレッシュ制御回路により
行われるものであることを特徴とする特許請求の範囲第
1項記載の半導体記憶装置。 3、上記半導体記憶装置は、アドレス信号の変化検出信
号に従って、内部動作に必要な時系列的な動作タイミン
グ信号が形成される内部同期式のダイナミック型RAM
であることを特徴とする特許請求の範囲第1、又は第2
項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61298714A JPS63152096A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61298714A JPS63152096A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63152096A true JPS63152096A (ja) | 1988-06-24 |
Family
ID=17863328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61298714A Pending JPS63152096A (ja) | 1986-12-17 | 1986-12-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63152096A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0268791A (ja) * | 1988-09-01 | 1990-03-08 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置およびその動作方法 |
JPH06318393A (ja) * | 1993-02-04 | 1994-11-15 | United Memories Inc | 集積回路用ビット選択回路 |
-
1986
- 1986-12-17 JP JP61298714A patent/JPS63152096A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0268791A (ja) * | 1988-09-01 | 1990-03-08 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置およびその動作方法 |
JPH06318393A (ja) * | 1993-02-04 | 1994-11-15 | United Memories Inc | 集積回路用ビット選択回路 |
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