JPS6314476A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6314476A JPS6314476A JP15854386A JP15854386A JPS6314476A JP S6314476 A JPS6314476 A JP S6314476A JP 15854386 A JP15854386 A JP 15854386A JP 15854386 A JP15854386 A JP 15854386A JP S6314476 A JPS6314476 A JP S6314476A
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- JP
- Japan
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- type
- layer
- highly doped
- region
- epitaxial layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000000926 separation method Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラＩＣにおけ
る高耐圧縦型トランジスタの改良に関するものである。
る高耐圧縦型トランジスタの改良に関するものである。
近年、ＯＡ（オフィスオートメーション）、ＦＡ（ファ
クトリ−オートメーション）に用いられる機器のモータ
制御、ディスプレイドライブ、電子バラスト等に高耐圧
バイポーラＩＣを使用することが強く望まれており、以
下に示すようなバイポーラＩＣにおいて高耐圧化が試み
られている。
クトリ−オートメーション）に用いられる機器のモータ
制御、ディスプレイドライブ、電子バラスト等に高耐圧
バイポーラＩＣを使用することが強く望まれており、以
下に示すようなバイポーラＩＣにおいて高耐圧化が試み
られている。
従来のバイポーラＩＣにおける縦型ｎｐｎ）ランジスタ
の製造方法を第３図（ａ）〜（８１を用いて説明する。
の製造方法を第３図（ａ）〜（８１を用いて説明する。
まず、ｐ形半導体基板１の表面部に高濃度ｎ最下部コレ
ククＮ２と高濃度ｐ彫工面分離層３とを譬形成する（第
３図（ａ））。次に該基板１上に低濃度ｎ形エピタキシ
ャルＮ５を成長させる（第３図山））、続いて該エピタ
キシャル層５に、高濃度ｐ形上面分ＡＩ層６を高濃度ｐ
彫工面分離層３に到達するように形成し、さらに高濃度
ｎ形コレクタ層７を高濃度ｎ彫工部コレクタ層２に到達
するように形成する（第３図（Ｃ））、次にｎ形エピタ
キシャル層５にｐ形拡散を行ってｎｐｎ）ランジスタの
ベース領域８を形成し、その後、該ベース領域８にｎ形
拡散を行ってエミッタ領域９を形成しく第３図（ｄ））
、最後に上記各領域９．８．７にそれぞれエミッタ電極
１０．ベース電極１１．コレクタ電極１２を被着して、
ｎｐｎトランジスタを得る（第３図（ｅ））。
ククＮ２と高濃度ｐ彫工面分離層３とを譬形成する（第
３図（ａ））。次に該基板１上に低濃度ｎ形エピタキシ
ャルＮ５を成長させる（第３図山））、続いて該エピタ
キシャル層５に、高濃度ｐ形上面分ＡＩ層６を高濃度ｐ
彫工面分離層３に到達するように形成し、さらに高濃度
ｎ形コレクタ層７を高濃度ｎ彫工部コレクタ層２に到達
するように形成する（第３図（Ｃ））、次にｎ形エピタ
キシャル層５にｐ形拡散を行ってｎｐｎ）ランジスタの
ベース領域８を形成し、その後、該ベース領域８にｎ形
拡散を行ってエミッタ領域９を形成しく第３図（ｄ））
、最後に上記各領域９．８．７にそれぞれエミッタ電極
１０．ベース電極１１．コレクタ電極１２を被着して、
ｎｐｎトランジスタを得る（第３図（ｅ））。
従来のバイポーラＩＣにおけるトランジスタはかかる構
造になっているので、低耐圧トランジスタとして用いる
場合には問題なかったが、高耐圧トランジスタとして用
いる場合には、高耐圧化を図るため、エピタキシャル成
長層５の比抵抗を高く、かつ厚さを厚くしなければなら
なかった。また、単に該層５の比抵抗を高く、厚さを厚
くしたものでは、ベース領域８直下で規定の比抵抗が得
られず、エピタキシャル層５の比抵抗及びエピタキシャ
ル層５の厚さで決まる耐圧よりかなり低い値で降伏を起
こし高耐圧化できないという欠点があった。
造になっているので、低耐圧トランジスタとして用いる
場合には問題なかったが、高耐圧トランジスタとして用
いる場合には、高耐圧化を図るため、エピタキシャル成
長層５の比抵抗を高く、かつ厚さを厚くしなければなら
なかった。また、単に該層５の比抵抗を高く、厚さを厚
くしたものでは、ベース領域８直下で規定の比抵抗が得
られず、エピタキシャル層５の比抵抗及びエピタキシャ
ル層５の厚さで決まる耐圧よりかなり低い値で降伏を起
こし高耐圧化できないという欠点があった。
すなわち、エピタキシャル層５の成長時には、オートド
ーピング、アウトディフュージョンによって、高濃度ｎ
彫工部コレクタ１１２がエピタキシャル層５へ浮き上が
り、エピタキシャル層の厚さは実際には第４図（ａ）に
示すようにｄ５ａになる。
ーピング、アウトディフュージョンによって、高濃度ｎ
彫工部コレクタ１１２がエピタキシャル層５へ浮き上が
り、エピタキシャル層の厚さは実際には第４図（ａ）に
示すようにｄ５ａになる。
ここで点線１３はエピタキシャル層成長前の不純物濃度
分布、実ｖＡ１４はエピタキシャル層成長後の不純物濃
度分布、ｄ、は基板１の上面からエピタキシャル層５の
上面までの距離、ｄ２は基板１の上面からコレクタ層２
の底面までの距離である。
分布、実ｖＡ１４はエピタキシャル層成長後の不純物濃
度分布、ｄ、は基板１の上面からエピタキシャル層５の
上面までの距離、ｄ２は基板１の上面からコレクタ層２
の底面までの距離である。
また高濃度ｐ形上面分離層６．高濃度ｎ形コレクタ層７
の形成時には、長時間の拡散により高濃度ｎ彫工部コレ
クタ層２はさらにエピタキシャル層５へ浮き上り、エピ
タキシャル層の厚さは第φ図（ｂｌに示すように実際に
はｄ５ｂになる。ここで実線１５は高濃度ｐ形上面分離
Ｎ７．高濃度ｎ形コレクタｊ！ｉ ２形成後の不純物濃
度分布である。このため、上述のように高耐圧化できな
いという欠点があった。
の形成時には、長時間の拡散により高濃度ｎ彫工部コレ
クタ層２はさらにエピタキシャル層５へ浮き上り、エピ
タキシャル層の厚さは第φ図（ｂｌに示すように実際に
はｄ５ｂになる。ここで実線１５は高濃度ｐ形上面分離
Ｎ７．高濃度ｎ形コレクタｊ！ｉ ２形成後の不純物濃
度分布である。このため、上述のように高耐圧化できな
いという欠点があった。
本発明は上記のような欠点を解消するためになされたも
ので、その縦型トランジスタが高耐圧化されたバイポー
ラＩＣを得ることを目的とする。
ので、その縦型トランジスタが高耐圧化されたバイポー
ラＩＣを得ることを目的とする。
本発明にかかる半導体装置はｐ形半導体基板の所定の領
域に高濃度下部コレクタｎ型領域を形成し、さらに該領
域の所定の領域に高濃度ｐ型領域を形成したものである
。
域に高濃度下部コレクタｎ型領域を形成し、さらに該領
域の所定の領域に高濃度ｐ型領域を形成したものである
。
本発明においては、ｐ形基板の高濃度下部ｎ形コレクタ
層の所定の令頁域に高濃度ｐ影領域を形成したから、エ
ピタキシャル層の成長時及び高濃度上面ｐ形骨離層、高
濃度ｎ形コレクタ層の形成時における高濃度下部ｎ形コ
レクタ層のエピタキシャル層への浮き上りを高濃度ｐ影
領域によって制えることができ、これにより規定のエビ
タキシャる。
層の所定の令頁域に高濃度ｐ影領域を形成したから、エ
ピタキシャル層の成長時及び高濃度上面ｐ形骨離層、高
濃度ｎ形コレクタ層の形成時における高濃度下部ｎ形コ
レクタ層のエピタキシャル層への浮き上りを高濃度ｐ影
領域によって制えることができ、これにより規定のエビ
タキシャる。
以下、この発明の一実施例を図について説明する。
第１図（ｆ）は本発明の一実施例による半導体装置の構
造を示し、図において、第３図（ｅｌと同一符号は同一
のものを示し、４は高濃度下部ｎ形コレクタ層の所定の
領域に形成された高濃度ｐ影領域である。
造を示し、図において、第３図（ｅｌと同一符号は同一
のものを示し、４は高濃度下部ｎ形コレクタ層の所定の
領域に形成された高濃度ｐ影領域である。
次に第１図（ａ）〜（ｆ）に基づいて製造方法について
説明する。
説明する。
まず、ｐ形半導体基板１の表面部に高濃度ｎ彫工部コレ
クタ層２を形成する（第１図（ａ））。次に該基板の表
面部に咳高濃度ｎ彫工部コレクタ層２に隣接して高濃度
ｐ形下面分離層３を形成すると同時に、高濃度ｎ彫工部
コレクタ層２中にも高濃度ｐ形層４をメソシュ状に形成
する（第１図（ｂ））。
クタ層２を形成する（第１図（ａ））。次に該基板の表
面部に咳高濃度ｎ彫工部コレクタ層２に隣接して高濃度
ｐ形下面分離層３を形成すると同時に、高濃度ｎ彫工部
コレクタ層２中にも高濃度ｐ形層４をメソシュ状に形成
する（第１図（ｂ））。
続いてｐ形基板１上に、低濃度ｎ形エピタキシャル層５
を成長させる（第１図（Ｃ１））。次にｎ形エピタキシ
ャル層５中に高濃度ｐ形上面分鉗層６を上記高濃度ｐ形
下面分離層３に到達する様に形成し、また高濃度ｎ形コ
レクタ層７を上記高濃度ｎ彫工部コレクタ［２に到達す
る様に形成する（第１図（ｄ））。続いて、ｎ形エピタ
キシャル層５にｐ形拡散を行ってｎｐｎ）ランジスタの
ベース領域８を形成し、その後該ベース領域８にｎ形拡
散を行ってエミッタ領域９を形成して（第１図（ｅ））
、上記領域９．８．７にエミッタ電極１０、ベース電極
１１．コレクタ電極１２を被着して、ｎｐｎトランジス
タを得る（第１図（ｆ））。
を成長させる（第１図（Ｃ１））。次にｎ形エピタキシ
ャル層５中に高濃度ｐ形上面分鉗層６を上記高濃度ｐ形
下面分離層３に到達する様に形成し、また高濃度ｎ形コ
レクタ層７を上記高濃度ｎ彫工部コレクタ［２に到達す
る様に形成する（第１図（ｄ））。続いて、ｎ形エピタ
キシャル層５にｐ形拡散を行ってｎｐｎ）ランジスタの
ベース領域８を形成し、その後該ベース領域８にｎ形拡
散を行ってエミッタ領域９を形成して（第１図（ｅ））
、上記領域９．８．７にエミッタ電極１０、ベース電極
１１．コレクタ電極１２を被着して、ｎｐｎトランジス
タを得る（第１図（ｆ））。
次に作用効果について説明する。
この様にして得られた縦型トランジスタは、従来の構造
において高耐圧化を試みたトランジスタとは異なり高濃
度ｎ彫工部コレクタｒ？１２中に□高濃度ｐ形層４の領
域を持つので、エピタキシャル層５の成長時及び高濃度
ｐ形上面分離層６．高濃度ｎ形コレクタ層７の形成時に
、高濃度ｎ彫工部コレクタ層２がエピタキシャル層５へ
浮き上るのを高濃度ｐ形層４により制えることができ、
これにより第２図（ａ）、 （ｂ）に示すようにエピタ
キシャル層５の厚さは変化せず、エピタキシャルＮ５の
比抵抗が低下するのを防ぐことができる。ここで、１３
．１４．１５．ｄｓ＋ ｄ２は第４図と同一のもの、
ｄ４は基板１の上面から高濃度ｐ形層４の底面での距離
である。従って、上記ベース領域８の直下の領域でもエ
ピタキシャル層の比抵抗を規定の値に保つことができ、
エピタキシャル層５の比抵抗及び厚さで決まる耐圧とほ
ぼ同程度の耐圧を得ることができる。また、高濃度ｎ彫
工部コレクタ層２中の高濃度ｐ形層４を所定の形状（例
えばメソシュ状）にすることで高濃度ｎ彫工部コレクタ
層２中の全面にｐ形半導体の層を形成する構造と比べて
も耐圧をそれ程低下させることなく、かつ大きな電流を
確保できるという利点がある。
において高耐圧化を試みたトランジスタとは異なり高濃
度ｎ彫工部コレクタｒ？１２中に□高濃度ｐ形層４の領
域を持つので、エピタキシャル層５の成長時及び高濃度
ｐ形上面分離層６．高濃度ｎ形コレクタ層７の形成時に
、高濃度ｎ彫工部コレクタ層２がエピタキシャル層５へ
浮き上るのを高濃度ｐ形層４により制えることができ、
これにより第２図（ａ）、 （ｂ）に示すようにエピタ
キシャル層５の厚さは変化せず、エピタキシャルＮ５の
比抵抗が低下するのを防ぐことができる。ここで、１３
．１４．１５．ｄｓ＋ ｄ２は第４図と同一のもの、
ｄ４は基板１の上面から高濃度ｐ形層４の底面での距離
である。従って、上記ベース領域８の直下の領域でもエ
ピタキシャル層の比抵抗を規定の値に保つことができ、
エピタキシャル層５の比抵抗及び厚さで決まる耐圧とほ
ぼ同程度の耐圧を得ることができる。また、高濃度ｎ彫
工部コレクタ層２中の高濃度ｐ形層４を所定の形状（例
えばメソシュ状）にすることで高濃度ｎ彫工部コレクタ
層２中の全面にｐ形半導体の層を形成する構造と比べて
も耐圧をそれ程低下させることなく、かつ大きな電流を
確保できるという利点がある。
なお、上記実施例では縦型ｎｐｎ）ランジスタについて
説明したが、本発明はｐｎｐ）ランジスタにも適用でき
、この場合も上記実施例と同様な効果を奏することは言
うまでもない。
説明したが、本発明はｐｎｐ）ランジスタにも適用でき
、この場合も上記実施例と同様な効果を奏することは言
うまでもない。
また上記実施例では上記高濃度ｐ形層４をメツシュ状に
形成したものを示したが、これはストライプ状あるいは
島状に形成してもよい。
形成したものを示したが、これはストライプ状あるいは
島状に形成してもよい。
以上の様に本発明にかかる半導体装置によれば、バイポ
ーラＩＣにおける縦型トランジスタのｐ形基板の高濃度
ｎ彫工部コレクタ層中に高濃度ｐ形層の領域を形成した
ので、エピタキシャル層の成長時及び高濃度ｐ形上面分
離層、高濃度ｎ形コレクタ層の形成時の高濃度ｎ彫工部
コレクタ層の浮き上りを防ぐことができ、これにより規
定の比抵抗をベース領域の直下のエピタキシャル層で確
保でき、バイポーラＩＣの高耐圧化を図ることができる
。
ーラＩＣにおける縦型トランジスタのｐ形基板の高濃度
ｎ彫工部コレクタ層中に高濃度ｐ形層の領域を形成した
ので、エピタキシャル層の成長時及び高濃度ｐ形上面分
離層、高濃度ｎ形コレクタ層の形成時の高濃度ｎ彫工部
コレクタ層の浮き上りを防ぐことができ、これにより規
定の比抵抗をベース領域の直下のエピタキシャル層で確
保でき、バイポーラＩＣの高耐圧化を図ることができる
。
第１図は本発明の一実施例による半導体装置の構造を示
す断面図、第２図は該半導体装置の構造における拡散プ
ロファイルを示す図、第３図は従来のバイポーラＩＣに
おける縦型トランジスタの構造を示す断面図、第４図は
従来のトランジスタの構造における拡散プロファイルを
示す図である。 図中、１はｐ形基板、２は高濃度ｎ彫工部コレクタ層、
３は高濃度ｐ形下面分離層、４は高濃度ｐ形層、５は低
濃度ｎ形エピタキシャル層、６は高濃度ｐ形上面分離層
、７は高濃度ｎ形コレクタ層、８はベース領域、９はエ
ミッタ領域である。 なお図中同一符号は同−又は相当部分を示す。
す断面図、第２図は該半導体装置の構造における拡散プ
ロファイルを示す図、第３図は従来のバイポーラＩＣに
おける縦型トランジスタの構造を示す断面図、第４図は
従来のトランジスタの構造における拡散プロファイルを
示す図である。 図中、１はｐ形基板、２は高濃度ｎ彫工部コレクタ層、
３は高濃度ｐ形下面分離層、４は高濃度ｐ形層、５は低
濃度ｎ形エピタキシャル層、６は高濃度ｐ形上面分離層
、７は高濃度ｎ形コレクタ層、８はベース領域、９はエ
ミッタ領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）第１導電形半導体基板と、 該半導体基板の表面部の所定の部分に形成された高不純
物濃度の第１の第２導電形半導体領域と、上記第１の半
導体領域中の所定の部分に形成された第２の第１導電形
半導体領域と、 上記半導体基板上に形成された第２導電形コレクタ領域
と、 該コレクタ領域中に形成された第１導電形ベース領域と
、 該ベース領域中に形成された第２導電形エミッタ領域と
を備えたことを特徴とする半導体装置。 - （２）上記第２の半導体領域は上記第１の半導体領域中
にメッシュ状に形成されたものであることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）上記第２の半導体領域は上記第１の半導体領域中
にストライプ状に形成されたものであることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （４）上記第２の半導体領域は上記第１の半導体領域中
に島状に形成されたものであることを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854386A JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854386A JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314476A true JPS6314476A (ja) | 1988-01-21 |
Family
ID=15674004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15854386A Pending JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
| JP2007185082A (ja) * | 2005-06-28 | 2007-07-19 | Denso Corp | 界磁巻線型同期機 |
-
1986
- 1986-07-04 JP JP15854386A patent/JPS6314476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
| JP2007185082A (ja) * | 2005-06-28 | 2007-07-19 | Denso Corp | 界磁巻線型同期機 |
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