JPS6314476A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6314476A JPS6314476A JP15854386A JP15854386A JPS6314476A JP S6314476 A JPS6314476 A JP S6314476A JP 15854386 A JP15854386 A JP 15854386A JP 15854386 A JP15854386 A JP 15854386A JP S6314476 A JPS6314476 A JP S6314476A
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- Japan
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- type
- layer
- highly doped
- region
- epitaxial layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000000926 separation method Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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- 230000007774 longterm Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラICにおけ
る高耐圧縦型トランジスタの改良に関するものである。
る高耐圧縦型トランジスタの改良に関するものである。
近年、OA(オフィスオートメーション)、FA(ファ
クトリ−オートメーション)に用いられる機器のモータ
制御、ディスプレイドライブ、電子バラスト等に高耐圧
バイポーラICを使用することが強く望まれており、以
下に示すようなバイポーラICにおいて高耐圧化が試み
られている。
クトリ−オートメーション)に用いられる機器のモータ
制御、ディスプレイドライブ、電子バラスト等に高耐圧
バイポーラICを使用することが強く望まれており、以
下に示すようなバイポーラICにおいて高耐圧化が試み
られている。
従来のバイポーラICにおける縦型npn)ランジスタ
の製造方法を第3図(a)〜(81を用いて説明する。
の製造方法を第3図(a)〜(81を用いて説明する。
まず、p形半導体基板1の表面部に高濃度n最下部コレ
ククN2と高濃度p彫工面分離層3とを譬形成する(第
3図(a))。次に該基板1上に低濃度n形エピタキシ
ャルN5を成長させる(第3図山))、続いて該エピタ
キシャル層5に、高濃度p形上面分AI層6を高濃度p
彫工面分離層3に到達するように形成し、さらに高濃度
n形コレクタ層7を高濃度n彫工部コレクタ層2に到達
するように形成する(第3図(C))、次にn形エピタ
キシャル層5にp形拡散を行ってnpn)ランジスタの
ベース領域8を形成し、その後、該ベース領域8にn形
拡散を行ってエミッタ領域9を形成しく第3図(d))
、最後に上記各領域9.8.7にそれぞれエミッタ電極
10.ベース電極11.コレクタ電極12を被着して、
npnトランジスタを得る(第3図(e))。
ククN2と高濃度p彫工面分離層3とを譬形成する(第
3図(a))。次に該基板1上に低濃度n形エピタキシ
ャルN5を成長させる(第3図山))、続いて該エピタ
キシャル層5に、高濃度p形上面分AI層6を高濃度p
彫工面分離層3に到達するように形成し、さらに高濃度
n形コレクタ層7を高濃度n彫工部コレクタ層2に到達
するように形成する(第3図(C))、次にn形エピタ
キシャル層5にp形拡散を行ってnpn)ランジスタの
ベース領域8を形成し、その後、該ベース領域8にn形
拡散を行ってエミッタ領域9を形成しく第3図(d))
、最後に上記各領域9.8.7にそれぞれエミッタ電極
10.ベース電極11.コレクタ電極12を被着して、
npnトランジスタを得る(第3図(e))。
従来のバイポーラICにおけるトランジスタはかかる構
造になっているので、低耐圧トランジスタとして用いる
場合には問題なかったが、高耐圧トランジスタとして用
いる場合には、高耐圧化を図るため、エピタキシャル成
長層5の比抵抗を高く、かつ厚さを厚くしなければなら
なかった。また、単に該層5の比抵抗を高く、厚さを厚
くしたものでは、ベース領域8直下で規定の比抵抗が得
られず、エピタキシャル層5の比抵抗及びエピタキシャ
ル層5の厚さで決まる耐圧よりかなり低い値で降伏を起
こし高耐圧化できないという欠点があった。
造になっているので、低耐圧トランジスタとして用いる
場合には問題なかったが、高耐圧トランジスタとして用
いる場合には、高耐圧化を図るため、エピタキシャル成
長層5の比抵抗を高く、かつ厚さを厚くしなければなら
なかった。また、単に該層5の比抵抗を高く、厚さを厚
くしたものでは、ベース領域8直下で規定の比抵抗が得
られず、エピタキシャル層5の比抵抗及びエピタキシャ
ル層5の厚さで決まる耐圧よりかなり低い値で降伏を起
こし高耐圧化できないという欠点があった。
すなわち、エピタキシャル層5の成長時には、オートド
ーピング、アウトディフュージョンによって、高濃度n
彫工部コレクタ112がエピタキシャル層5へ浮き上が
り、エピタキシャル層の厚さは実際には第4図(a)に
示すようにd5aになる。
ーピング、アウトディフュージョンによって、高濃度n
彫工部コレクタ112がエピタキシャル層5へ浮き上が
り、エピタキシャル層の厚さは実際には第4図(a)に
示すようにd5aになる。
ここで点線13はエピタキシャル層成長前の不純物濃度
分布、実vA14はエピタキシャル層成長後の不純物濃
度分布、d、は基板1の上面からエピタキシャル層5の
上面までの距離、d2は基板1の上面からコレクタ層2
の底面までの距離である。
分布、実vA14はエピタキシャル層成長後の不純物濃
度分布、d、は基板1の上面からエピタキシャル層5の
上面までの距離、d2は基板1の上面からコレクタ層2
の底面までの距離である。
また高濃度p形上面分離層6.高濃度n形コレクタ層7
の形成時には、長時間の拡散により高濃度n彫工部コレ
クタ層2はさらにエピタキシャル層5へ浮き上り、エピ
タキシャル層の厚さは第φ図(blに示すように実際に
はd5bになる。ここで実線15は高濃度p形上面分離
N7.高濃度n形コレクタj!i 2形成後の不純物濃
度分布である。このため、上述のように高耐圧化できな
いという欠点があった。
の形成時には、長時間の拡散により高濃度n彫工部コレ
クタ層2はさらにエピタキシャル層5へ浮き上り、エピ
タキシャル層の厚さは第φ図(blに示すように実際に
はd5bになる。ここで実線15は高濃度p形上面分離
N7.高濃度n形コレクタj!i 2形成後の不純物濃
度分布である。このため、上述のように高耐圧化できな
いという欠点があった。
本発明は上記のような欠点を解消するためになされたも
ので、その縦型トランジスタが高耐圧化されたバイポー
ラICを得ることを目的とする。
ので、その縦型トランジスタが高耐圧化されたバイポー
ラICを得ることを目的とする。
本発明にかかる半導体装置はp形半導体基板の所定の領
域に高濃度下部コレクタn型領域を形成し、さらに該領
域の所定の領域に高濃度p型領域を形成したものである
。
域に高濃度下部コレクタn型領域を形成し、さらに該領
域の所定の領域に高濃度p型領域を形成したものである
。
本発明においては、p形基板の高濃度下部n形コレクタ
層の所定の令頁域に高濃度p影領域を形成したから、エ
ピタキシャル層の成長時及び高濃度上面p形骨離層、高
濃度n形コレクタ層の形成時における高濃度下部n形コ
レクタ層のエピタキシャル層への浮き上りを高濃度p影
領域によって制えることができ、これにより規定のエビ
タキシャる。
層の所定の令頁域に高濃度p影領域を形成したから、エ
ピタキシャル層の成長時及び高濃度上面p形骨離層、高
濃度n形コレクタ層の形成時における高濃度下部n形コ
レクタ層のエピタキシャル層への浮き上りを高濃度p影
領域によって制えることができ、これにより規定のエビ
タキシャる。
以下、この発明の一実施例を図について説明する。
第1図(f)は本発明の一実施例による半導体装置の構
造を示し、図において、第3図(elと同一符号は同一
のものを示し、4は高濃度下部n形コレクタ層の所定の
領域に形成された高濃度p影領域である。
造を示し、図において、第3図(elと同一符号は同一
のものを示し、4は高濃度下部n形コレクタ層の所定の
領域に形成された高濃度p影領域である。
次に第1図(a)〜(f)に基づいて製造方法について
説明する。
説明する。
まず、p形半導体基板1の表面部に高濃度n彫工部コレ
クタ層2を形成する(第1図(a))。次に該基板の表
面部に咳高濃度n彫工部コレクタ層2に隣接して高濃度
p形下面分離層3を形成すると同時に、高濃度n彫工部
コレクタ層2中にも高濃度p形層4をメソシュ状に形成
する(第1図(b))。
クタ層2を形成する(第1図(a))。次に該基板の表
面部に咳高濃度n彫工部コレクタ層2に隣接して高濃度
p形下面分離層3を形成すると同時に、高濃度n彫工部
コレクタ層2中にも高濃度p形層4をメソシュ状に形成
する(第1図(b))。
続いてp形基板1上に、低濃度n形エピタキシャル層5
を成長させる(第1図(C1))。次にn形エピタキシ
ャル層5中に高濃度p形上面分鉗層6を上記高濃度p形
下面分離層3に到達する様に形成し、また高濃度n形コ
レクタ層7を上記高濃度n彫工部コレクタ[2に到達す
る様に形成する(第1図(d))。続いて、n形エピタ
キシャル層5にp形拡散を行ってnpn)ランジスタの
ベース領域8を形成し、その後該ベース領域8にn形拡
散を行ってエミッタ領域9を形成して(第1図(e))
、上記領域9.8.7にエミッタ電極10、ベース電極
11.コレクタ電極12を被着して、npnトランジス
タを得る(第1図(f))。
を成長させる(第1図(C1))。次にn形エピタキシ
ャル層5中に高濃度p形上面分鉗層6を上記高濃度p形
下面分離層3に到達する様に形成し、また高濃度n形コ
レクタ層7を上記高濃度n彫工部コレクタ[2に到達す
る様に形成する(第1図(d))。続いて、n形エピタ
キシャル層5にp形拡散を行ってnpn)ランジスタの
ベース領域8を形成し、その後該ベース領域8にn形拡
散を行ってエミッタ領域9を形成して(第1図(e))
、上記領域9.8.7にエミッタ電極10、ベース電極
11.コレクタ電極12を被着して、npnトランジス
タを得る(第1図(f))。
次に作用効果について説明する。
この様にして得られた縦型トランジスタは、従来の構造
において高耐圧化を試みたトランジスタとは異なり高濃
度n彫工部コレクタr?12中に□高濃度p形層4の領
域を持つので、エピタキシャル層5の成長時及び高濃度
p形上面分離層6.高濃度n形コレクタ層7の形成時に
、高濃度n彫工部コレクタ層2がエピタキシャル層5へ
浮き上るのを高濃度p形層4により制えることができ、
これにより第2図(a)、 (b)に示すようにエピタ
キシャル層5の厚さは変化せず、エピタキシャルN5の
比抵抗が低下するのを防ぐことができる。ここで、13
.14.15.ds+ d2は第4図と同一のもの、
d4は基板1の上面から高濃度p形層4の底面での距離
である。従って、上記ベース領域8の直下の領域でもエ
ピタキシャル層の比抵抗を規定の値に保つことができ、
エピタキシャル層5の比抵抗及び厚さで決まる耐圧とほ
ぼ同程度の耐圧を得ることができる。また、高濃度n彫
工部コレクタ層2中の高濃度p形層4を所定の形状(例
えばメソシュ状)にすることで高濃度n彫工部コレクタ
層2中の全面にp形半導体の層を形成する構造と比べて
も耐圧をそれ程低下させることなく、かつ大きな電流を
確保できるという利点がある。
において高耐圧化を試みたトランジスタとは異なり高濃
度n彫工部コレクタr?12中に□高濃度p形層4の領
域を持つので、エピタキシャル層5の成長時及び高濃度
p形上面分離層6.高濃度n形コレクタ層7の形成時に
、高濃度n彫工部コレクタ層2がエピタキシャル層5へ
浮き上るのを高濃度p形層4により制えることができ、
これにより第2図(a)、 (b)に示すようにエピタ
キシャル層5の厚さは変化せず、エピタキシャルN5の
比抵抗が低下するのを防ぐことができる。ここで、13
.14.15.ds+ d2は第4図と同一のもの、
d4は基板1の上面から高濃度p形層4の底面での距離
である。従って、上記ベース領域8の直下の領域でもエ
ピタキシャル層の比抵抗を規定の値に保つことができ、
エピタキシャル層5の比抵抗及び厚さで決まる耐圧とほ
ぼ同程度の耐圧を得ることができる。また、高濃度n彫
工部コレクタ層2中の高濃度p形層4を所定の形状(例
えばメソシュ状)にすることで高濃度n彫工部コレクタ
層2中の全面にp形半導体の層を形成する構造と比べて
も耐圧をそれ程低下させることなく、かつ大きな電流を
確保できるという利点がある。
なお、上記実施例では縦型npn)ランジスタについて
説明したが、本発明はpnp)ランジスタにも適用でき
、この場合も上記実施例と同様な効果を奏することは言
うまでもない。
説明したが、本発明はpnp)ランジスタにも適用でき
、この場合も上記実施例と同様な効果を奏することは言
うまでもない。
また上記実施例では上記高濃度p形層4をメツシュ状に
形成したものを示したが、これはストライプ状あるいは
島状に形成してもよい。
形成したものを示したが、これはストライプ状あるいは
島状に形成してもよい。
以上の様に本発明にかかる半導体装置によれば、バイポ
ーラICにおける縦型トランジスタのp形基板の高濃度
n彫工部コレクタ層中に高濃度p形層の領域を形成した
ので、エピタキシャル層の成長時及び高濃度p形上面分
離層、高濃度n形コレクタ層の形成時の高濃度n彫工部
コレクタ層の浮き上りを防ぐことができ、これにより規
定の比抵抗をベース領域の直下のエピタキシャル層で確
保でき、バイポーラICの高耐圧化を図ることができる
。
ーラICにおける縦型トランジスタのp形基板の高濃度
n彫工部コレクタ層中に高濃度p形層の領域を形成した
ので、エピタキシャル層の成長時及び高濃度p形上面分
離層、高濃度n形コレクタ層の形成時の高濃度n彫工部
コレクタ層の浮き上りを防ぐことができ、これにより規
定の比抵抗をベース領域の直下のエピタキシャル層で確
保でき、バイポーラICの高耐圧化を図ることができる
。
第1図は本発明の一実施例による半導体装置の構造を示
す断面図、第2図は該半導体装置の構造における拡散プ
ロファイルを示す図、第3図は従来のバイポーラICに
おける縦型トランジスタの構造を示す断面図、第4図は
従来のトランジスタの構造における拡散プロファイルを
示す図である。 図中、1はp形基板、2は高濃度n彫工部コレクタ層、
3は高濃度p形下面分離層、4は高濃度p形層、5は低
濃度n形エピタキシャル層、6は高濃度p形上面分離層
、7は高濃度n形コレクタ層、8はベース領域、9はエ
ミッタ領域である。 なお図中同一符号は同−又は相当部分を示す。
す断面図、第2図は該半導体装置の構造における拡散プ
ロファイルを示す図、第3図は従来のバイポーラICに
おける縦型トランジスタの構造を示す断面図、第4図は
従来のトランジスタの構造における拡散プロファイルを
示す図である。 図中、1はp形基板、2は高濃度n彫工部コレクタ層、
3は高濃度p形下面分離層、4は高濃度p形層、5は低
濃度n形エピタキシャル層、6は高濃度p形上面分離層
、7は高濃度n形コレクタ層、8はベース領域、9はエ
ミッタ領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- (1)第1導電形半導体基板と、 該半導体基板の表面部の所定の部分に形成された高不純
物濃度の第1の第2導電形半導体領域と、上記第1の半
導体領域中の所定の部分に形成された第2の第1導電形
半導体領域と、 上記半導体基板上に形成された第2導電形コレクタ領域
と、 該コレクタ領域中に形成された第1導電形ベース領域と
、 該ベース領域中に形成された第2導電形エミッタ領域と
を備えたことを特徴とする半導体装置。 - (2)上記第2の半導体領域は上記第1の半導体領域中
にメッシュ状に形成されたものであることを特徴とする
特許請求の範囲第1項記載の半導体装置。 - (3)上記第2の半導体領域は上記第1の半導体領域中
にストライプ状に形成されたものであることを特徴とす
る特許請求の範囲第1項記載の半導体装置。 - (4)上記第2の半導体領域は上記第1の半導体領域中
に島状に形成されたものであることを特徴とする特許請
求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15854386A JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15854386A JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6314476A true JPS6314476A (ja) | 1988-01-21 |
Family
ID=15674004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15854386A Pending JPS6314476A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6314476A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
JP2007185082A (ja) * | 2005-06-28 | 2007-07-19 | Denso Corp | 界磁巻線型同期機 |
-
1986
- 1986-07-04 JP JP15854386A patent/JPS6314476A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
JP2007185082A (ja) * | 2005-06-28 | 2007-07-19 | Denso Corp | 界磁巻線型同期機 |
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