JPS63142868A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS63142868A JPS63142868A JP29122286A JP29122286A JPS63142868A JP S63142868 A JPS63142868 A JP S63142868A JP 29122286 A JP29122286 A JP 29122286A JP 29122286 A JP29122286 A JP 29122286A JP S63142868 A JPS63142868 A JP S63142868A
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- Japan
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- gate electrode
- active layer
- amorphous silicon
- electrode
- insulating substrate
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- 239000010408 film Substances 0.000 claims abstract description 23
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- 239000002184 metal Substances 0.000 claims abstract description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明はアモルファスシリコンから成る半導体膜を用
いた薄膜トランジスタに関し、特に液晶パネルと組合わ
せることにより表示装置として用いる場合の背面照明に
起因する薄膜トランジスタのｏｆｆ抵抗の低下を防止す
る技術に関する。
いた薄膜トランジスタに関し、特に液晶パネルと組合わ
せることにより表示装置として用いる場合の背面照明に
起因する薄膜トランジスタのｏｆｆ抵抗の低下を防止す
る技術に関する。
（ロ）従来の技術
今日、ガラス等の絶縁性基板上にａ脱トランジスタをマ
トリクス状に配設し、液晶等と組合わせた大容伍表示装
置の研究及び実用化が活発に行なわれている。殊にａ−
３ｉ（アモルファスシリコン）半導体膜を用いた薄膜ト
ランジスタは、絶縁性基板に廉化であるガラスが使用で
きること、大面積化が可能なこと等の理由から有望視さ
れている。
トリクス状に配設し、液晶等と組合わせた大容伍表示装
置の研究及び実用化が活発に行なわれている。殊にａ−
３ｉ（アモルファスシリコン）半導体膜を用いた薄膜ト
ランジスタは、絶縁性基板に廉化であるガラスが使用で
きること、大面積化が可能なこと等の理由から有望視さ
れている。
さて、ａ−３ｉ半導体膜を用いた従来の薄膜トランジス
タＴｂは、その構成が第８図に示すとおりであった。つ
まり、ゲート絶縁膜３ｂ上に積層された能動層４ｂはゲ
ート電極２ｂに対応するよりも広く、又能動層４ｂ及び
、ソース領域５ｂとドレイン領１４６ｂを形成するｎ÷
型アモルファスシリコン半導体膜の厚ざに工夫がなされ
ていなかった。なお、７ｂと８ｂは、それぞれソース電
極とドレイン電極である。
タＴｂは、その構成が第８図に示すとおりであった。つ
まり、ゲート絶縁膜３ｂ上に積層された能動層４ｂはゲ
ート電極２ｂに対応するよりも広く、又能動層４ｂ及び
、ソース領域５ｂとドレイン領１４６ｂを形成するｎ÷
型アモルファスシリコン半導体膜の厚ざに工夫がなされ
ていなかった。なお、７ｂと８ｂは、それぞれソース電
極とドレイン電極である。
（ハ）発明が解決しようとする問題点
薄膜トランジスタＴｂを液晶と組合わせて表示装置を構
成して用いる場合、絶縁性基板１ｂであるガラス板側に
背面照明を置く。この時、ＳＳトランジスタＴｂをｏｆ
ｆ状態（ゲート電極２ｂに負電圧を印加）において能動
層４ｂのゲート電極２ｂに対して自己整合していない部
位にキャリアが生じｏｆｆ抵抗が下がるという問題があ
った。
成して用いる場合、絶縁性基板１ｂであるガラス板側に
背面照明を置く。この時、ＳＳトランジスタＴｂをｏｆ
ｆ状態（ゲート電極２ｂに負電圧を印加）において能動
層４ｂのゲート電極２ｂに対して自己整合していない部
位にキャリアが生じｏｆｆ抵抗が下がるという問題があ
った。
この問題を解決する手段として、ａ−８ｉ半導体膜から
なる能動層４ｂの厚さを薄くするという方法がある。因
みに、能動層４ｂの厚さを１００Å以下とした場合では
能動層４ｂに背面照明による影響は観察されない、しか
し、この能動層４ｂの厚さをある程度より薄くすると、
Ｏｎ状態の抵抗が高くなるという問題が生じる。
なる能動層４ｂの厚さを薄くするという方法がある。因
みに、能動層４ｂの厚さを１００Å以下とした場合では
能動層４ｂに背面照明による影響は観察されない、しか
し、この能動層４ｂの厚さをある程度より薄くすると、
Ｏｎ状態の抵抗が高くなるという問題が生じる。
又、光シールドを形成することによってキャリアの発生
を防ぐ方法が考えられる。しかし、光シールドを形成す
ると、製造上の工程数が増加し、歩留りが悪くコストが
高くつくという問題が生じる。
を防ぐ方法が考えられる。しかし、光シールドを形成す
ると、製造上の工程数が増加し、歩留りが悪くコストが
高くつくという問題が生じる。
更に、薄膜トランシタＴｂを、能動層４ｂがゲート絶縁
層３ｂ上の対応する部位に位置し且つゲート電極２ｂと
同じ形状となる構成のものとする方法が考えられる。し
かし、薄膜トランジスタがこの構成となるように通常の
マスクアライメントを用いて形成すると、アライメント
誤差やサイドエッチ等を見込まなければならず薄膜トラ
ンジスタのサイズは大きくなる。従って、薄膜トランジ
スタのサイズが大きいと表示装置における開口率が低下
し又ゲートドレイン間の負荷容量が増加し、結果的に本
来の目的である表示装置の大面積化が強くは望めないと
いうことになる。
層３ｂ上の対応する部位に位置し且つゲート電極２ｂと
同じ形状となる構成のものとする方法が考えられる。し
かし、薄膜トランジスタがこの構成となるように通常の
マスクアライメントを用いて形成すると、アライメント
誤差やサイドエッチ等を見込まなければならず薄膜トラ
ンジスタのサイズは大きくなる。従って、薄膜トランジ
スタのサイズが大きいと表示装置における開口率が低下
し又ゲートドレイン間の負荷容量が増加し、結果的に本
来の目的である表示装置の大面積化が強くは望めないと
いうことになる。
この発明は上述の事情に鑑みてなされたものであり、液
晶と組合わせて表示装置を構成して用いる場合において
、ｏｆｆ抵抗とＯｎ抵抗が所定の値に確保され、コスト
が高くならず、更には表示装置の大面積化に支障のない
薄膜トランジスタを提供するものである。
晶と組合わせて表示装置を構成して用いる場合において
、ｏｆｆ抵抗とＯｎ抵抗が所定の値に確保され、コスト
が高くならず、更には表示装置の大面積化に支障のない
薄膜トランジスタを提供するものである。
（ニ）問題点を解決するための手段
この発明は、不透明金属のゲートＮ極を利用してゲート
電極と自己整合された形状の能ＤＨ，及びソース領域と
ドレイン領域を形成した薄膜トランジスタである。
電極と自己整合された形状の能ＤＨ，及びソース領域と
ドレイン領域を形成した薄膜トランジスタである。
その詳細な構成は、絶縁性基板上に不透明な金属からな
るゲート電極が積層され、さらに該ゲート電極と前記絶
縁性基板面上にゲート絶縁層が積層され、該ゲート絶縁
層上には厚さが共に １００Å以上で双方の合計膜厚が
１００ＯＡ以下であるアモルファスシリコン半導体膜と
アモルファスシリコンコンタクト膜とが前記ゲートＮ極
と自己整合された輪郭形状で積層されかつ該アモルファ
スシリコンコンタクト膜はソース領域とドレイン領域に
分離され、該ソース領域とドレイン領域にはそれぞれソ
ース電極とトレイン電極が接合していることを特徴とす
る薄膜トランジスタである。
るゲート電極が積層され、さらに該ゲート電極と前記絶
縁性基板面上にゲート絶縁層が積層され、該ゲート絶縁
層上には厚さが共に １００Å以上で双方の合計膜厚が
１００ＯＡ以下であるアモルファスシリコン半導体膜と
アモルファスシリコンコンタクト膜とが前記ゲートＮ極
と自己整合された輪郭形状で積層されかつ該アモルファ
スシリコンコンタクト膜はソース領域とドレイン領域に
分離され、該ソース領域とドレイン領域にはそれぞれソ
ース電極とトレイン電極が接合していることを特徴とす
る薄膜トランジスタである。
（ホ）作 用
能動層のゲート電極に自己整合する形状は、絶縁性基板
側からの光とポジ型フォトレジストにより形成されるレ
ジストをマスクとして、エツチングすると簡便に得られ
る。
側からの光とポジ型フォトレジストにより形成されるレ
ジストをマスクとして、エツチングすると簡便に得られ
る。
（へ）実施例
この発明を第１〜７図に示す実施例に基づき詳述するが
、これによってこの発明が限定されるものではない。
、これによってこの発明が限定されるものではない。
薄膜トランジスタＴの構成は第１図に示すとおりであり
、１は絶縁性基板、２はゲート電極、３はゲート絶縁層
、４は能動層、５はソース領域、６はドレイン領域、７
はソース電極、８はトレイン電極である。
、１は絶縁性基板、２はゲート電極、３はゲート絶縁層
、４は能動層、５はソース領域、６はドレイン領域、７
はソース電極、８はトレイン電極である。
絶縁性基板１は、厚さが約１ｍｍのガラス板である。ゲ
ート電極２は、Ｔａ、Ｃｒ、ＭＯ，ＡＱ。
ート電極２は、Ｔａ、Ｃｒ、ＭＯ，ＡＱ。
Ｗを材料としていて不透明である。能動層４は、ａ−３
ｉ膜からなり、絶縁性基板１側からの光がポジ型フォト
レジスト層へ照射しゲート電極２に対応する部位のみが
残って得られたレジスト９をマスクとしてエツチングし
、ゲート電極２に自己整合して形状となっている。ソー
ス領域５とドレイン領域６は、リンドープによるｎ＋型
ａ −３ｉ膜から形成されている。ソース電極７とトレ
イン電極８は、金属膜から形成されている。
ｉ膜からなり、絶縁性基板１側からの光がポジ型フォト
レジスト層へ照射しゲート電極２に対応する部位のみが
残って得られたレジスト９をマスクとしてエツチングし
、ゲート電極２に自己整合して形状となっている。ソー
ス領域５とドレイン領域６は、リンドープによるｎ＋型
ａ −３ｉ膜から形成されている。ソース電極７とトレ
イン電極８は、金属膜から形成されている。
能動層４の厚さは、２００〜３００人である。又、ソー
ス領域５とドレイン領域６であるｎ１型ａ〜５ｉ膜の厚
さは、 １００〜ＳＯＯ人（２００〜３００人）である
。これらの値は、Ｏｎ状態の抵抗を所定以下に確保し、
且つ能動Ｈ４を形成するためのポジ型フォトレジスト１
９Ａに絶縁性基板１側からの光を効果があるように照射
する場合を実験的に求めた値である。なお、この実験的
に求めた値には幅があり、能動層４の厚さとｎ◆型ａ−
８ｉ膜５Ａの厚さが共に １００Ａ以上で且つ両者の合
計の厚さが１０００Å以下であれば所定の薄膜トランジ
スタＴは得られる。
ス領域５とドレイン領域６であるｎ１型ａ〜５ｉ膜の厚
さは、 １００〜ＳＯＯ人（２００〜３００人）である
。これらの値は、Ｏｎ状態の抵抗を所定以下に確保し、
且つ能動Ｈ４を形成するためのポジ型フォトレジスト１
９Ａに絶縁性基板１側からの光を効果があるように照射
する場合を実験的に求めた値である。なお、この実験的
に求めた値には幅があり、能動層４の厚さとｎ◆型ａ−
８ｉ膜５Ａの厚さが共に １００Ａ以上で且つ両者の合
計の厚さが１０００Å以下であれば所定の薄膜トランジ
スタＴは得られる。
この発明の薄膜トランジスタＴは上述したように構成さ
れており、液晶と組合わせて表示装置（図示省略）を構
成して用いる場合において、絶縁性基板１側から光を照
射しても能動層４にキャリアが生じることはなく、従っ
てｏｆｆ状態でｏｆｆ抵抗が下がることはない。つまり
、以下に述べる実験結果のとおりである。能動層４の厚
さが２００人で且つ大きさが１０μｍ×１２μ口である
薄膜トランジスタＴを、液晶と組合わせて表示装置を構
成して用いる場合において、ソース−ドレイ間の電圧■
５ｔ）−１０ｖで、絶縁性基板１側から照度が１０４Ｌ
Ｘの光を照射した際、ドイレン領域６に流れる電流１ｄ
とゲート−ドレイン間の電圧ｖＧＤとの関係を示すＩｄ
−ＶＧＤ特性曲線は第２図０１で表わされるものであっ
た。因に、絶縁性基板１側から光照射がない場合のＩｄ
−Ｖ（、Ｄ特性曲線はＣ２であり、従来例において絶縁
性基板１ｂ側から照度が１０’ｌｘの光を照射した場合
にＪｄ −’ｌＡｏ特性曲線Ｃ３であった。ＶＧＤの一
２０ｖ〜−３■においてｏｆｆ特性の改善が明らかに認
められる。
れており、液晶と組合わせて表示装置（図示省略）を構
成して用いる場合において、絶縁性基板１側から光を照
射しても能動層４にキャリアが生じることはなく、従っ
てｏｆｆ状態でｏｆｆ抵抗が下がることはない。つまり
、以下に述べる実験結果のとおりである。能動層４の厚
さが２００人で且つ大きさが１０μｍ×１２μ口である
薄膜トランジスタＴを、液晶と組合わせて表示装置を構
成して用いる場合において、ソース−ドレイ間の電圧■
５ｔ）−１０ｖで、絶縁性基板１側から照度が１０４Ｌ
Ｘの光を照射した際、ドイレン領域６に流れる電流１ｄ
とゲート−ドレイン間の電圧ｖＧＤとの関係を示すＩｄ
−ＶＧＤ特性曲線は第２図０１で表わされるものであっ
た。因に、絶縁性基板１側から光照射がない場合のＩｄ
−Ｖ（、Ｄ特性曲線はＣ２であり、従来例において絶縁
性基板１ｂ側から照度が１０’ｌｘの光を照射した場合
にＪｄ −’ｌＡｏ特性曲線Ｃ３であった。ＶＧＤの一
２０ｖ〜−３■においてｏｆｆ特性の改善が明らかに認
められる。
しかも、能動層４が一定以上の厚さを持っていることか
らＯｎ状態においてｏｎ抵抗が高くなることはない。又
、能動層４の形成は、絶縁性基板１側からの光とポジ型
フォトレジスト１９Ａとによってゲート電極２に自己整
合した形状のレジスト９をマスクとして用いて行ってい
るので、薄膜トランジスタＴの製造が簡便で煩雑になる
ことはなく、又サイズが太き（なることはない。
らＯｎ状態においてｏｎ抵抗が高くなることはない。又
、能動層４の形成は、絶縁性基板１側からの光とポジ型
フォトレジスト１９Ａとによってゲート電極２に自己整
合した形状のレジスト９をマスクとして用いて行ってい
るので、薄膜トランジスタＴの製造が簡便で煩雑になる
ことはなく、又サイズが太き（なることはない。
以下において、薄膜トランジスタＴの製造方法を説明す
る。ガラス板からなる絶縁性基板１上に、Ｔａを材料と
して所望形状のゲート電極２を積層する（第３図を参照
）。
る。ガラス板からなる絶縁性基板１上に、Ｔａを材料と
して所望形状のゲート電極２を積層する（第３図を参照
）。
絶縁性基板１のゲート電極２を積層した側の面の全てに
ｐｃｖｏによってゲート絶縁層３を、そのゲート絶縁ｗ
１３上に厚さが２００Ａのａ−５ｉ半導体１１４Ａを、
更にそのａ−８ｉ半導体層４Ａ上に厚さが２００〜３０
０人のリンドープのｎ◆型ａ−８ｉ １５Ａを、加えて
このｎ＋型ａ−３ｉ層５Ａ上にポジ型フォトシスト層９
Ａを積層する（第４図を参照）。
ｐｃｖｏによってゲート絶縁層３を、そのゲート絶縁ｗ
１３上に厚さが２００Ａのａ−５ｉ半導体１１４Ａを、
更にそのａ−８ｉ半導体層４Ａ上に厚さが２００〜３０
０人のリンドープのｎ◆型ａ−８ｉ １５Ａを、加えて
このｎ＋型ａ−３ｉ層５Ａ上にポジ型フォトシスト層９
Ａを積層する（第４図を参照）。
絶縁性基板１側から露光し、不透明であるゲート電極２
をフォトマスクとして作用させて、ｎ＋型ａ−８ｉ層５
Ａ上にゲート電極２に対して自己整合した形状のレジス
ト９を形成する〈第５図を参照）。なお、この時ｎ◆型
ａ−８ｉ層５Ａとａ−３ｉ半導体層４Ａとの合計の厚さ
が１０００Å以下であることより、ポジ型フォトレジス
ト１９Ａに光が効果的に働く。
をフォトマスクとして作用させて、ｎ＋型ａ−８ｉ層５
Ａ上にゲート電極２に対して自己整合した形状のレジス
ト９を形成する〈第５図を参照）。なお、この時ｎ◆型
ａ−８ｉ層５Ａとａ−３ｉ半導体層４Ａとの合計の厚さ
が１０００Å以下であることより、ポジ型フォトレジス
ト１９Ａに光が効果的に働く。
レジスト９をマスクとして、０＋型ａ −３ｉ 層５Ａ
及びａ−８ｉ半導体層４ａをエツチングしてゲート電極
２に対して自己整合した形状のｎ◆型ａ−８ｉ層５Ｂ及
び能動層４を形成する。その後、レジスト９を除去する
（第６図を参照）。
及びａ−８ｉ半導体層４ａをエツチングしてゲート電極
２に対して自己整合した形状のｎ◆型ａ−８ｉ層５Ｂ及
び能動層４を形成する。その後、レジスト９を除去する
（第６図を参照）。
ｎ＋型ａ −８ｉ 層５Ｂのある側の面金てに金属層７
Ａを積層し、金属層７Ａのｎ÷型ａ−３ｉ層５Ｂの中央
部を除いた部位上部にフォトレジスト１０を積層する（
第７図を参照）。
Ａを積層し、金属層７Ａのｎ÷型ａ−３ｉ層５Ｂの中央
部を除いた部位上部にフォトレジスト１０を積層する（
第７図を参照）。
このフォトレジスト１０をマスクとして金属層７Ａ及び
ｎ＋型ａ−３ｉ層５Ｂをエツチングし、ソース領域５と
ドイレン領域６、及びソース電極７とドレイン領域８を
形成する。この後、フォトレジスト１０を除去する（第
１図を参照）。
ｎ＋型ａ−３ｉ層５Ｂをエツチングし、ソース領域５と
ドイレン領域６、及びソース電極７とドレイン領域８を
形成する。この後、フォトレジスト１０を除去する（第
１図を参照）。
（ト）発明の効果
この発明は、液晶と組合せて表示装置として用いる場合
に、ゲート電極に負電圧を印加した。ｆｆ状態において
も能動層からのキャリアの発生を防いでいてｏｆｆ抵抗
が所定の値に保たれるとともに、ｏｎ状態において抵抗
が高くなることはなく、又製造が煩雑で歩留りが悪くな
るということがないことによりコスト高とならず、更に
サイズが大きくならないことにより表示装置の大面積化
に支障のない薄膜トランジスタである。
に、ゲート電極に負電圧を印加した。ｆｆ状態において
も能動層からのキャリアの発生を防いでいてｏｆｆ抵抗
が所定の値に保たれるとともに、ｏｎ状態において抵抗
が高くなることはなく、又製造が煩雑で歩留りが悪くな
るということがないことによりコスト高とならず、更に
サイズが大きくならないことにより表示装置の大面積化
に支障のない薄膜トランジスタである。
第１図はこの発明の一実施例を示す構成説明図、第２図
はこの実施例及び従来例の特性を示す説明図、第３〜７
図はこの実施例の製造過程を示す構成説明図、第８図は
従来例の第１図相当図である。 Ｔ・・・・・・薄膜トランジスタ、 １・・・・・・絶縁性基板、２・・・・・・ゲート電極
、４・・・・・・能動層、５・・−・・・ソース領域、
６・・・・・・ドレイン領域、９・・・・・・レジスト
。 第１図 工 第２ 図 −（ｖ） 第 ４ 図 第 ５ 図 第６図 第７ 図 第８ 図 ｂ
はこの実施例及び従来例の特性を示す説明図、第３〜７
図はこの実施例の製造過程を示す構成説明図、第８図は
従来例の第１図相当図である。 Ｔ・・・・・・薄膜トランジスタ、 １・・・・・・絶縁性基板、２・・・・・・ゲート電極
、４・・・・・・能動層、５・・−・・・ソース領域、
６・・・・・・ドレイン領域、９・・・・・・レジスト
。 第１図 工 第２ 図 −（ｖ） 第 ４ 図 第 ５ 図 第６図 第７ 図 第８ 図 ｂ
Claims (1)
- １、絶縁性基板上に不透明な金属からなるゲート電極が
積層され、さらに該ゲート電極と前記絶縁性基板面上に
ゲート絶縁層が積層され、該ゲート絶縁層上には厚さが
共に１００Å以上で双方の合計膜厚が１０００Å以下で
あるアモルファスシリコン半導体膜とアモルファスシリ
コンコンタクト膜とが前記ゲート電極と自己整合された
輪郭形状で積層されかつ該アモルファスシリコンコンタ
クト膜はソース領域とドレイン領域に分離され、該ソー
ス領域とドレイン領域にはそれぞれソース電極とドレイ
ン電極が接合していることを特徴とする薄膜トランジス
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122286A JPS63142868A (ja) | 1986-12-05 | 1986-12-05 | 薄膜トランジスタ |
| US07/125,961 US4862234A (en) | 1986-11-29 | 1987-11-27 | Thin-film transistor |
| EP87310516A EP0270323B1 (en) | 1986-11-29 | 1987-11-27 | Method of manufacture of a thin-film transistor |
| DE3752301T DE3752301T2 (de) | 1986-11-29 | 1987-11-27 | Verfahren zur Herstellung eines Dünnschichttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122286A JPS63142868A (ja) | 1986-12-05 | 1986-12-05 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142868A true JPS63142868A (ja) | 1988-06-15 |
| JPH0529137B2 JPH0529137B2 (ja) | 1993-04-28 |
Family
ID=17766051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29122286A Granted JPS63142868A (ja) | 1986-11-29 | 1986-12-05 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142868A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119072A (ja) * | 1984-07-06 | 1986-01-27 | Nippon Nenryo Gijutsu Kaihatsu Kk | 燃料電池発電プラント |
| JPS61191072A (ja) * | 1985-02-20 | 1986-08-25 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
-
1986
- 1986-12-05 JP JP29122286A patent/JPS63142868A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119072A (ja) * | 1984-07-06 | 1986-01-27 | Nippon Nenryo Gijutsu Kaihatsu Kk | 燃料電池発電プラント |
| JPS61191072A (ja) * | 1985-02-20 | 1986-08-25 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529137B2 (ja) | 1993-04-28 |
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