JPS63139415A - クロック信号マルチプレクサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号マルチプレクサに関する。

〔発明の概要〕

本発明は、同一周波数で異なる位相のｎ個の入力クロッ
ク信号を、上記ｎ個の入力クロック信号の１つを選択的
に通過させ、他のｎ−１個の入力クロック信号を排除す
ることによって、単一チャンネルに結合するためのクロ
ック信号マルチプレクサに関し、このマルチプレクサは
、ｎ個の大力クロック信号の夫々が、夫々のクロックイ
ネーブル信号と共に供給される、ｎ個の入力回路と、こ
の入力回路を信号同期回路に接続し、ｎ個のクロックイ
ネーブル信号の内の選択状態にあるものに対応する入力
クロック信号を通過させるように信号同期回路を作動さ
せ、更に選択状態にあるクロックイネーブル信号を非選
択状態に戻し他のクロックイネーブル信号を選択状態に
移行する際に、以前に選択された入力クロック信号を阻
止させ、且つ他のクロックイネーブル信号に対応する入
力クロック信号を通過させるように信号同期回路を作動
させる論理回路と、大力クロック信号が供給され、且つ
信号同期回路に接続されており、信号同期回路によって
選択された入力クロック信号をマルチプレクサの出力に
送出するクロック信号セレクタとから成ることにより、
常に連続で完全なりロックサイクルを含み、グリッチの
ない単一の出力クロック信号を得ることができる。

〔従来の技術〕 複数のクロック信号を共に多重化すること、即ち選択的
にそれらのクロック信号の内の１つを通過させ他のクロ
ック信号を排除することによりクロック信号を直列に結
合して単一チャンネルにすることの必要性は、種々の回
路において高まってきている６例えば、４つの二進デー
タ信号が夫々の再生ヘッドを介して得られ、これら全て
のデータ信号がフィールド記憶装置のような単一のメモ
リに記憶される、デジタルビデオテープレコーダを考え
てみる。この場合、夫々のクロック信号は各再生信号か
ら得られ、データ信号が記憶される時にメモリを制御す
るために用いられる。４つのクロック信号は全て同一周
波数のもので、理想的には一定の位相関係にあることが
望ましい、しかし、実際にはジッタのためそうはならず
、結果として、メモリ制御の不調和が起こる可能性があ
る。

〔発明が解決しようとする問題点〕

従って、このような回路では、単一の出力クロック信号
を得るため、そしてこの出力クロック信号が常に連続で
あり完全なりロックサイクルを含み更にグリッチのない
ことを確実にするために、同一周波数で位相の異なる複
数のクロック信号を多重化することのできるクロック信
号マルチプレクサが要求される。しかしながら、単なる
スイッチングディバイスのような従来のクロック信号マ
ルチプレクサでは上述の要件を保証できない。

従って、本発明の目的は、出力クロック信号が連続であ
るように複数の入力クロック信号を結合するためのクロ
ック信号マルチプレクサを提供することである。

本発明の別の目的は、出力クロック信号が常に完全なり
ロックサイクルを含むように複数の入力クロック信号を
結合するためのクロック信号マルチプレクサを提供する
ことである。

本発明の更に別の目的は、グリフチのない出力クロック
信号を得られるように複数の大力クロック信号を結合す
るためのクロック信号マルチプレクサを提供することで
ある。

本発明の更に別の目的は、メモリを制御するのに好適な
出力クロック信号を得られるように複数の大力クロック
信号を結合するためのクロック信号マルチプレクサを提
供することである。

〔問題点を解決するための手段〕

本発明によれば、例えば第１図に示す如く同一周波数で
異なる位相のｎ個の大力クロック信号Ａ。

Ｂ、Ｃ，Ｄを、これらｎ個の入力クロック信号の１つを
選択的に通過させ、他のｎ−１個の大力クロック信号を
排除することによって、単一チャンネルに結合するため
のクロツク（８号マルチプレクサが提供される。このマ
ルチプレクサは、ｉｌｌ　　ｎ個の入力クロック信号Ａ
、　Ｂ、　　Ｃ，Ｄの夫々が、夫々のクロックイネーブ
ル信号Ａ、Ｂ。

Ｃ，Ｄと共に供給される、ｎ個の入力回路（１３）、（
２）　　この入力回路（１３）を信号同期回路（１５）
に接続し、ｎ個のクロンクイネーブル信号Ａ、Ｂ、Ｃ。

Ｄの内の選択状態にあるものに対応する入力クロック信
号を通過させるように信号同期回路（１５）を作動させ
、更にクロックイネーブル信号の選択状態にあるものを
非選択状態に戻しクロックイネーブル信号の他のものを
選択状態に移行する際に、以前に選択された入力クロッ
ク信号を阻止させ、且つ他のクロックイネーブル信号に
対応する入力クロック信号を通過させるように信号同期
回路（１５）を作動させる論理回路（１４）、及び（３
）入力クロック信号が供給され、且つ信号同期回路（１
５）に接続されており、信号同期回路（１５）によって
選択された入力クロック信号をマルチプレクサの出力（
１８）に送出するクロック信号セレクタ（１６）、 とから成るものである。

〔作　用〕

本発明のクロック信号マルチプレクサは、常に連続であ
り完全なりロックサイクルを含み更にグリッチのない、
単一の出力クロック信号を得ることができる。

〔実施例〕

以下、添付図面を参照しながら本発明の詳細な説明する
。

第１図は本発明によるクロック信号マルチプレクサの第
１の実施例であり、同一周波数で位相が互いに異なる４
つの入力クロック信号Ａ、Ｂ、Ｃ。

Ｄを多重化するのに用いられる。これらの入力クロック
信号Ａ−Ｄは、例えば、デジタルビデオテープレコーダ
の４つのヘッドによって供給される４つの再生信号から
夫々得られたもので、これらの入力クロック信号Ａ−Ｄ
の内の選択されたものはどれでも、例えばフィールド記
憶装置のようなデータ記憶装置を制御するために出力に
供給され、出力クロック信号は連続であり、完全なりロ
ックサイクルのみを含み、更にこれらのクロ７り信号Ａ
−Ｄのあるものから他のものに切り換えるときにもグリ
ッチが起こらないことが要求される。

クロック信号マルチプレクサは、４つの入力端子（１）
−１４１を備え、これらには夫々人カクロック信号Ａ−
Ｄが供給され、更に４つのパルス発生器（５）−（８）
のクロック端子に夫々接続されている。パルス発生器＋
５１−　＋８１は更に４つの入力端子（９）−（２）と
接続されている。この入力端子（９）−（２）には、ク
ロックイネーブル信号Ａ−Ｄが供給され、後述するよう
に、クロックイネーブル信号Ａ−Ｄによって入力クロッ
ク信号Ａ−Ｄのどれをクロック信号マルチプレクサの出
力クロック信号を形成する信号に選択するかを制御する
。４以外の数の複数のクロック信号を多重化する場合、
上述のクロック信号マルチプレクサの要素は各々信号の
数だけ備えられる。

パルス発生器（５１−＋８１の出力は結合論理回路ａ″
Ｊに接続される。結合論理回路α湯は更に入力端子（９
）−α乃からのクロックイネーブル信号Ａ−Ｄを供給さ
れる。論理回路０１は、制御信号セレクタＱ４１に４つ
の出力を供給する。制御信号セレクタＱ４］は同期回路
０９に４つの出力を供給し、同期回路０９はクロック信
号セレクタ０６１に４つの出力を供給し、クロック信号
セレクタＯｌはクロック信号再生回路αつに出力を供給
し、クロック信号再生回路０ηから必要な出力クロック
信号が得られ、出力端子Ｏｌに供給される。同期回路０
９には、反転されたクロック信号Ａ−Ｄが夫々入力端子
（１９）　−（２２）を介して供給され、又クロック信
号セレクタ（１６）には、クロック信号Ａ−Ｄが夫々入
力端子（２３）　−（２６）を介して供給される。

次に、動作を第２図を参照しながら説明する。

第２図は第１図のクロック信号マルチプレクサの様々な
点における波形を示したもので、これらの点は対応する
番号が付けられている。

パルス発生器（５）は、例えば、入力としてクロ７り信
号Ａ（２Ａ）と低レベルでアクティブのクロックイネー
ブル信号Ａ（２Ｂ）とを供給される。

パルス発生器（５）の出力はクロックイネーブルパルス
（２Ｃ）である、パルス発生器（５）の出力は通常低レ
ベルであるが、入力クロックイネーブル信号Ａの立ち下
がりエツジで高レベルとなる（２Ｃ）。

パルス長はこのシステムの１クロフクサイクルである。

パルス発生器＋６１−　（８１も入力クロック信号Ｂ−
Ｄに対して同様に作動する。パルス発生器（６）−（８
）の各々に必要な機能は、例えばフリップフロップ回路
とノアゲートとで得ることができる。

論理回路０旧よ、入力として低レベルでアクティブのク
ロックイネーブル信号Ａ−Ｄ　（例えば（２Ｂυとパル
ス発生器（５）からのクロックイネーブルパルス（例え
ば（２Ｃ））とを供給される。出力信号は制御信号パル
ス（２Ｄ）である、論理回路０は、各人力クロックイネ
ーブル信号Ａ−Ｄに１つの出力信号を供給する。各出力
信号は通常高レベルであるが、クロックイネーブルパル
ス入力の１つが高レベルになると、それに対応する出力
が低レベルとなる。この場合、対応する出力に関連のな
い全ての入力クロックイネーブル信号（Ａ−Ｄ）は高レ
ベルでなければならない、論理回路Ｑ濁に必要な機能は
、例えばナントゲートで得ることができる。

制御信号セレクタαりは、入力として入力クロック信号
Ａ−Ｄに対応する制御信号パルス（２Ｄ）を受は取り、
入力クロック信号Ａ−Ｄの各々に対して出力制御信号（
例えば（２Ｇ＋）を供給する。ある入力制御信号パルス
（２Ｄ）に対して、制御信号セレクタ０４１は各入力の
低レベルに応じて各出力に低レベルの制御信号（例えば
（２Ｂ））を生成する。

同時に、他の全ての出力制御信号を高レベルにする。制
御信号セレクタａ０に必要な機能は、例えばフリップフ
ロップ回路とアンドゲートとで得ることができる。

同期回路Ｑ９は、入力として制御信号セレクタα０から
の４つの制御信号（例えば（２Ｅ））と４つの反転した
入力クロック信号Ａ−Ｄを受は取る。出力は４つの同期
した制ｊ’Ｂ信号（例えば（２Ｆ））である。

このように同期回路０９は入力制御信号を夫々の入力ク
ロック信号Ａ−Ｄの立ち下がりエツジに同期させる。同
期回路α９に必要な機能は、例えばフリップフロップ回
路で得ることができる。

クロック信号セレクタαｅは基本的にはマルチプレクサ
であり、同期回路α９からの４つの同期された制御信号
（例えば（２Ｆ））と入力クロック信号Ａ−Ｄを入力と
して受は取る。出力は中間出力クロック信号（２Ｇ）で
ある、従って、クロック信号セレクタ０８は入力クロッ
ク信号Ａ−Ｄを入力同期制御信号（例えば（２Ｆ））に
従って結合する。クロック信号セレクタＯｓに必要な機
能は、例えばアンドゲートとオアゲートとで得ることが
できる。

クロック信号再生回路面は、入力としてクロック信号セ
レクタ０［９からの中間出力クロック信号（２Ｇ）を受
は取り出力クロック信号（２Ｈ）を出力として供給する
。クロ７り信号再生回路出力は、必要な出力クロック信
号のマーク／スペース比を維持し、グリフチを除去する
。

このように出力クロック信号は連続で、１つの入力クロ
ック信号から別の入力クロック信号への移行があっても
、常に完全なりロックサイクルを含んでいる。後者の点
については、第３図に示しこれから説明する第２の実施
例に関連して詳細に述べる。第２の実施例では、クロッ
ク信号マルチプレクサの各回路はより詳しく示されてい
るが、これは単なる例に過ぎず、必要な機能は他の方法
でも得られることを強調しておく。

クロック信号マルチプレクサの第２の実施例は、４つの
入力端子（３１）　−（３４）を備え、これらには夫夫
人力クロック信号Ａ−Ｄが供給され、更に４つのＤ型フ
リップフロップ回路（３５）　−（３８）のクロック端
子に夫々接続されている。フリップフロップ回路（３５
）　−（３８）のＤ入力端子は、夫々４つの入力端子（
３９）　−（４２）に接続されており、これらの入力端
子（３９）　−（４２）には夫々クロックイネーブル信
号Ａ−Ｄが供給される。クロックイネーブル信号Ａ−Ｄ
は、入力クロック信号Ａ−Ｄのどれをクロック信号マル
チプレクサの出力クロック信号を形成する信号に選択す
るかを制御する。フリップフロップ回路（３５）　−（
３８）の夫々と連動するのは、４つの二人カッアゲート
（４３）　−（４６）と４つの凹入力ナンドゲート（４
７）　−（５０）である、フリップフロップ回路（３５
）　−（３８）のＱ出力端子は夫々ノアゲート（４３）
　−（４６）の内の関連するものの１人力に接続されて
いる。ノアゲート（４３）　−（４６）の出力は夫々ナ
ントゲート（４７）　−（５０）の内の関連するものの
１人力に接続されている。更に、入力端子（３９）　−
（４２）は、夫々ノアゲート（４３）　−（４６）の内
の関連するものの他の入力に接続され、更に関連のない
３つのナントゲート（４７）　−（５０）の各々の入力
端子の内の１つとも接続されている。例えばフリップフ
ロップ回路（３５）とノアゲート（４３）は、パルス発
生器を構成し、ナンドゲー）　（４７）　−（５０）は
結合論理回路を構成する。

ナントゲート（４７）の出力はＤ型フリップフロップ回
路（５１）のセント端子に接続される。Ｄ型フリップフ
ロップ回路（５１）のＱ端子はＤ型フリンブフロフプ回
路（５５）のＤ入力端子に接続される。又、Ｄ型フリッ
プフロップ回路（５５）のＱ端子は二人力アンドゲート
（５９）の１人力に接続される。ナントゲート（４８）
　、（４９）　、　（５０）の出力も同様に、同じよう
に接続されたＤ型フリフブフロップ回路と二人カアンド
ゲート（５２）　−（５６）　−（６０）　、　（５３
）　−（５７）−（６１）、及び（５４）　−（５８）
　−（６２）と夫々接続される。

４つの三入力アンドゲート（６３）　−（６６）の出力
は夫々フリップフロップ回路（５１）　−（５４）のク
リア端子に接続されている。ナンドゲー）　（４７）　
−（５０）の出力は、夫々アンドゲート（６４）、　（
６５）、　（６６）、（６５）。

（６６）、　（６３）、（６６）、　（６３）、　（６
４）、及び（６３）、　（６４）。

（６５）の夫々の入力端子と接続されている。入力端子
（３１）　−（３４）は、夫々アンドゲートの他の入力
端子に接続されている。反転された人力クロック端子Ａ
−Ｄが夫々供給される更に４つの入力端子（６７）　−
（７０）は、夫々フリップフロップ回路（５５）　−（
５８）のクロック端子に接続されている。アンドゲート
（５９）　−（６２）の出力は、夫々オアゲート（７１
）の４つの入力に接続され、一方オアゲート（７１）の
出力は、クロック信号再生回路（７２）を介して出力端
子（７３）に接続されている。

フリップフロップ回路（５１）　−（５４）とアンドゲ
ート（６３）　−（６６）は制御信号セレクタを構成し
、フリップフロップ回路（５５）　−（５８）は同期回
路を構成すシ。又、アンドゲート（５９）　−（６２）
とオアゲー）　（７１）はクロック信号セレクタを構成
する。

次に、第４図を参照しながら動作を説明する。

第４図は、第３図の回路に指定された種々の点における
信号（４Ａ）−（４Ｌ）の波形を示す。ここでは、特に
入力クロック信号Ａ−Ｄの内２つだけを使う場合につい
て説明するが、これにより４つの入力クロック信号全て
に対する回路の動作（または他のあらゆる数の大力クロ
ック信号に対する回路の動作）も容易に理解できよう。

同一周波数で位相の異なる２つの入力クロック信号Ａ、
Ｂ　（４Ａ及び４Ｂ）が夫々入力端子（３１）。

（３２）に供給される。４つの大力クロック信号Ａ−Ｄ
の各々に関連するのは、互いに独立し低レベルでアクテ
ィブの４つのクロックイネーブル信号Ａ−Ｄの夫々であ
る。即ち、いかなる時にもクロックイネーブル信号Ａ−
Ｄのいずれか１つが低レベルであるか、またはこれらの
内のいずれも低レベルでなく、更にいかなる時でも、ク
ロックイネーブル信号Ａ−Ｄの内で最後に低レベルにな
ったものが、マルチプレクサの出力を形成するのに必要
な入力クロック信号Ａ−Ｄのいずれか１つを指定する。

クロックイネーブル信号Ａ、Ｂ　（４Ｃ及び４Ｄ）は、
更に入力端子（３９）、　（４０）にも供給される。

次に、人力クロック信号Ａ（４Ａ）と人力クロック信号
Ｂ　（４Ｂ）との間の移行を考える。最初に入力クロッ
ク信号Ａが出力端子（７３）に供給されているとすると
、クロックイネーブル信号Ａ　（４Ｃ）は低レベルで、
その他のクロ７クイネーブル信号Ｂ　（４Ｄ）、Ｃ，Ｄ
は、高レベルでなければならない、クロックイネーブル
信号Ｃ，Ｄは、これから述べる移行の間高レベルでなけ
ればならない。クロックイネーブル信号Ａ（４Ｃ）が低
レベルであると、ナントゲート（３８）　−（５０）の
出力は高レベルに保持され、結果的にクロックイネーブ
ル信号Ｂ（４Ｄ）、Ｃ，Ｄは、入力クロック信号Ｂ（４
Ｃ）。

Ｃ，Ｄが出力端子（７３）に供給されないようにする。

従って、入力クロック信号Ｂへの移行が起きる前に、ク
ロックイネーブル信号Ａ　（４Ｃ）は高レベル、即ちイ
ンアクティブになる必要がある。

第４図に示すように、その後クロックイネーブル信号Ｂ
（４Ｄ）が低レベルになり、入力クロック端子Ｂ（４Ｂ
）への移行を指示する。フリップフロップ回路（３６）
はランチ回路として作動し、ノアゲート（４４）と共動
して、入力クロック信号Ｂ（４Ｂ）のサイクル長のパル
ス長を有する単一の正パルスを、クロックイネーブル信
号Ｂ（４Ｄ）の立ち下がりエツジに続いて発生する。こ
のパルスはナンドゲー）　（４８）を通過し、単−負パ
ルス（４Ｅ）となる。

このパルス（４Ｂ）には２つの作用がある。まず、アン
ドゲート（６３）を通じてフリップフロップ回路（５１
）をクリアする。フリツプフロツプ回路（５１）の出力
は低レベルになり、フリップフロップ回路（５５）は反
転入力クロック信号への立ち下がりエツジのタイミング
でフリップフロップ回路（５５）の出力信号（４Ｆ）を
低レベルにする。信号（４Ｆ）と入力クロック信号Ａ（
４Ａ）は共にアンドゲート（５９）に供給されるので、
信号（４Ｆ）ＩＪ＜低レベルになった結果人力クロック
信号Ａ（４Ａ）は阻止され、更にアンドゲート（５９）
からオアゲー）（７１）に供給される信号（４■）を低
レベルにする。第２に、信号（４Ｅ）はフリップフロッ
プ回路（５２）をセントするので、出力信号（４Ｇ）は
高レベルになる０反転入力クロ７り信号Ｂの次の立ち下
がりエツジで、フリップフロップ回路（５６）の出力信
号（４Ｈ）も高レベルになる。

信号（４）（）が高レベルになると、アンドゲート（６
０）はオアゲート（７１）に入力クロック信号Ｂ（４Ｂ
）を信号（４Ｊ）として供給する。このように、入力ク
ロック信号Ａ（４Ａ）は阻止され、入力クロック信号Ｂ
（４Ｂ）が選択される。従ワて、オアゲート（７１）か
らの出力信号（４Ｋ）は、入力クロック信号Ａ（４Ａ）
から入力クロック信号Ｂ（４Ｂ）に変化する。

しかしながら、第２図に示すように、入力クロック信号
Ａ、Ｂ　（４Ａ、４Ｂ）の位相がずれていると、信号（
４Ｋ）は減少したスペース期間を含むことになる。これ
は後段の回路において問題となるので、信号（４Ｋ）は
クロック信号再生回路（７２）に供給される。クロック
信号再生回路（７２）は、所定の範囲内で出力信号（４
Ｌ）のマーク／スペース比を維持するように作動する。

上述の説明から、入力り口、り信号Ａから入力クロック
信号Ｂに移行する際のマルチプレクサの動作が理解でき
よう、又、入力クロック信号へ−〇のいずれか１つから
他の１つに移行する際のマルチプレクサの動作も明白で
あろう、各場合において、以前に選択した入力クロック
信号Ａ−Ｄは、対応するクロックイネーブル信号Ａ−Ｔ
）を高レベルにすることにより代えることができ、新た
な入力クロック信号Ａ−Ｄは対応するクロックイネーブ
ル信号Ａ−Ｄを低レベルにすることにより選択すること
ができる。

クロック信号再生回路（７２）の−例を、第５及び６図
を参照しながら、以下に説明する。第５図に示すように
、クロック信号再生回路（７２）は、Ｄ型フリフブフロ
ップ回路（８１）　、　（８２）　と、１５ｎｓｅｃの
中間タップを有し、全部で３０ｎｓｅｃの遅れを生成す
る遅延線（８３）とを備えている。オアゲー１−（７１
）（第３図）の出力は入力端子（８４）に接続され、こ
の入力端子（８４）はフリップフロップ回路（８１）の
クロ７り端子に接続されている。フリップフロップ回路
（８１）のＱ出力端子は、遅延１　（８３）の入力とフ
リップフロップ回路（８２）のセット端子に接続されて
いる。遅延線（８３）の出力タップはフリップフロップ
回路（８１）のセット端子に接続されており、一方遅延
線（８３）の中間タップはフリップフロップ回路（８２
）のクロック端子に接続されている。フリップフロップ
回路（８２）のＱ出力端子はクロック信号マルチプレク
サ（第３図）の出力端子（７３）に接続されている。又
、フリップフロップ回路（８２）のＱ出力端子を出力を
供給するために用いることもでき、更に必要であれば、
Ｑ、　Ｑ端子の双方を用いても構わない。

次に、クロック信号再生回路（７２）の動作を第６図を
参照しながら説明する。第６図は、第５図の回路に指定
された種々の点における信号（６Ａ）−（６Ｂ）の波形
を示す。

パルス信号（６Ａ）は、オアゲート（７１）（第３図）
によって端子（８４）に供給され、結果としてフリップ
フロップ回路（８１）はパルス（６Ｂ）を供給する。パ
ルス（６Ｂ３の立ち下がりエツジは、フリップフロップ
回路（８１）に固有の遅れによって、パルス信号（６Ａ
）の立ち上がりエツジより６　ｎ５ｅｃ遅れている。遅
延ｌ　（８３）の中間タップからフリップフロップ回路
（８２）に供給されるパルス（６Ｃ）の立ち下がりエッ
ジは、更に１５ｎｓｅｃ遅れる。一方、フリップフロッ
プ回路（８１）をセットするパルス（６Ｄ）の立ち下が
りエツジは、パルス（６Ｂ）の立ち下がりエツジに対し
て３０ｎｓｅｃ遅れている。従って、出力パルス（６Ｅ
）を考えると、出力パルス（６Ｅ）の立ち上がりエツジ
はパルス（６Ｂ）の立ち下がりエツジでセントされ、出
力パルス（６Ｅ］の立ち下がりエツジはパルス（６Ｃ）
の立ち上がりエツジでセントされる。依って、マーク期
間はこれら２つの時間の間隔であり、次のように求めら
れる。

（１５＋　３０）　＋　６ｎｓｅｃ 即ち、５１ｎｓｅｃである。

このように、出力クロック信号のマーク／スペース比は
、パルス信号（６Ａ）によらず、クロック信号再生回路
（７２）のみによって判別できるのである。

勿論、添付の特許請求の範囲に定義されている本発明か
ら逸脱せずに種々の変更が可能である。

従って、例えば上述の周波数や時間は、入力クロック信
号の数と同様単なる例に過ぎず、用いられている回路素
子を様々に変更することも可能であり、例えばフリップ
フロップ回路の代わりに別の好適な形態のランチ回路を
用いることもできる。

〔発明の効果〕

以上述べたように、本発明のクロック信号マルチプレク
サは、常に連続であり完全なりロックサイクルを含み更
にグリッチのない、単一の出力クロック信号を得ること
ができる。

【図面の簡単な説明】

第１図は、本発明に懸かるクロック信号マルチプレクサ
の第１の実施例を示すブロック図、第２図令キ冨≠＃は
、第１図の回路内の種々の点における信号の波形を示す
タイミングチャート、第３図は、本発明に懸かるクロッ
ク信号マルチプレクサの第２の実施例を示すブロック図
、第り図≠容＝等キは、第３図の回路内の種々の点にお
ける信号の波形を示すタイミングチャート、第５図は、
第３図のクロック信号マルチプレクサの一部分を詳細に
示したブロック図、第６図孝＃＝母とは、第５図の回路
内の種々の点における信号の波形を示すタイミングチャ
ートである。 図中、＋５１．　＋６１．　（７１，（８１は夫々パル
ス発生器、（９）。 Ｑｌ、Ｑυ、（２）は夫々入力端子、ａ湯は結合論理回
路、０４１は制御信号セレクタ、０５は同期回路、αＱ
はクロ７り信号セレクタ、θηはクロック信号再生回路
、（１ｍは出力端子である。

Claims (1)

1. 【特許請求の範囲】 同一周波数で異なる位相のｎ個の入力クロック信号を、
   上記ｎ個の入力クロック信号の１つを選択的に通過させ
   、他のｎ−１個の入力クロック信号を排除することによ
   って、単一チャンネルに結合するためのクロック信号マ
   ルチプレクサであって、（１）上記ｎ個の入力クロック
   信号の夫々が、夫夫のクロックイネーブル信号と共に供
   給される、ｎ個の入力回路、 （２）上記入力回路を信号同期回路に接続し、ｎ個のク
   ロックイネーブル信号の内の選択状態にあるものに対応
   する入力クロック信号を通過させるように上記信号同期
   回路を作動させ、更に上記クロックイネーブル信号の選
   択状態にあるものを非選択状態に戻し上記クロックイネ
   ーブル信号の他のものを選択状態に移行する際に、以前
   に選択された入力クロック信号を阻止させ、且つ上記他
   のクロックイネーブル信号に対応する入力クロック信号
   を通過させるように上記信号同期回路を作動させる論理
   回路、及び （３）上記入力クロック信号が供給され、且つ上記信号
   同期回路に接続されており、上記信号同期回路によって
   上記選択された入力クロック信号を上記マルチプレクサ
   の出力に送出するクロック信号セレクタ、 とから成ることを特徴とするクロック信号マルチプレク
   サ。