JPS63137472A - Forming method of thin-film transistor - Google Patents

Abstract

PURPOSE:To form a thin-film Tr, the state of insulating coating of which is improved and which has high quality, efficiently by shaping a source in the thin-film Tr and a common electrode only by an n<+> layer, forming a transparent conductive film after element isolation and constituting an electrode. CONSTITUTION:An n<+> layer is shaped onto a glass substrate 1, and patterned and etched in order to form a common electrode 4 and a source electrode 3. An operation semiconductor film 5 and a gate insulating film 6 are shaped onto the source electrode 3. A conductive film for a gate is formed onto the film 6, and a gate bus line 7 is shaped through patterning. An element is isolated, and the films 5, 6 in sections except a section surrounded by a dot-dash line are removed through etching. A picture element electrode 11 and a resist pattern forming a common bus line 30 are shaped onto the substrate including the layers 2, a transparent conductive film 9 is formed onto the electrode 11 and the resist pattern, and the electrode 11 and the bus line 10 are shaped through a lift-off method.

Description

【発明の詳細な説明】 〔概要〕 この発明は、スタガード型の薄膜トランジスタのドレイ
ン及びソース電極が透明導電膜とｎ“層の２Ｎで形成さ
れており、ドレイン及びソース電極と基板との段差が大
きく動作半導体の均一被覆が困難であるために、ドレイ
ン及びソース電極をｎ＋層のみで形成し、素子分離の後
で透明導電膜を形成するようにし、段差を減少し薄膜ト
ランジスタの品質向上を可能とする。[Detailed Description of the Invention] [Summary] The present invention is characterized in that the drain and source electrodes of a staggered thin film transistor are formed of a transparent conductive film and an n'' layer of 2N, and the difference in level between the drain and source electrodes and the substrate is large. Since it is difficult to uniformly cover the operating semiconductor, the drain and source electrodes are formed only with an n+ layer, and a transparent conductive film is formed after device isolation, which reduces the step difference and improves the quality of thin film transistors. .

〔産業上の利用分野〕[Industrial application field]

この発明は、データ入力用のパスラインとラインアドレ
ス用のスキャンパスラインとを対向する２枚のガラス基
板に設けたアクティブマトリックス形表示装置の薄膜ト
ランジスタの形成法に関するものである。The present invention relates to a method of forming a thin film transistor of an active matrix display device in which a data input path line and a line address scan path line are provided on two opposing glass substrates.

アクティブマトリックス形表示装置は単純マトリックス
形表示装置と共に情報処理装置の端末として使用されて
おり、表示媒体としては液晶が用いられている。Active matrix display devices are used together with simple matrix display devices as terminals of information processing devices, and liquid crystal is used as the display medium.

ここで両者の特性を比較すると、アクティブマトリック
ス形は多数ある画素をそれぞれ独立に駆動させることが
でき、そのため表示容量の増大に伴ってライン数が増加
しても単純マトリックスのように駆動のデユーティ比が
低下したり、コントラストの低下、視野の減少をきたさ
ないという利点がある。Comparing the characteristics of the two, the active matrix type can drive a large number of pixels independently, so even if the number of lines increases with the increase in display capacity, the driving duty ratio remains the same as that of the simple matrix type. It has the advantage that it does not cause a decrease in color, contrast, or visual field.

〔従来の技術〕[Conventional technology]

第４図は従来のスタガード型の薄膜トランジスタの平面
図、第５図は平面図を面線に沿って切断した断面図であ
る。即ち、従来の薄膜トランジスタは、第５図に示すよ
うに透明絶縁基板、即ちガラス基板１の上に透明導電膜
９とｎ＋層２を積層して形成し、この２層でドレイン電
極４０と第４図に示すドレインパスライン１０−１とソ
ース電極３０及び画素電極１１を形成する。FIG. 4 is a plan view of a conventional staggered thin film transistor, and FIG. 5 is a cross-sectional view of the plan view taken along a plane line. That is, the conventional thin film transistor is formed by laminating a transparent conductive film 9 and an n+ layer 2 on a transparent insulating substrate, that is, a glass substrate 1, as shown in FIG. A drain pass line 10-1, a source electrode 30, and a pixel electrode 11 shown in the figure are formed.

この上に動作半導体膜５と更にその上にゲート絶縁膜６
、ゲート電極を形成するゲートバスライン７を形成して
薄膜トランジスタは製作されている。On top of this is an active semiconductor film 5 and further on that is a gate insulating film 6.
A thin film transistor is manufactured by forming a gate bus line 7 that forms a gate electrode.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のスタガード型薄膜トランジスタは、ドレイン、ソ
ース電極、画素電極が、透明導電膜とｎ＋層の２層で形
成されているので、ガラス基板との段差が大きくなり、
そのためこの上に形成される動作半導体膜が、これら各
電極を均一に被覆できない。つまり電極のカバーレッジ
が悪（絶縁被覆不十分のためにゲート・ドレイン電極間
或いは、ゲート・ソース電極間で短絡を生ずるといった
問題があった。In conventional staggered thin film transistors, the drain, source electrode, and pixel electrode are formed of two layers: a transparent conductive film and an n+ layer, so there is a large difference in level from the glass substrate.
Therefore, the active semiconductor film formed thereon cannot uniformly cover each of these electrodes. In other words, there was a problem in that the coverage of the electrodes was poor (insufficient insulation coating caused short circuits between the gate and drain electrodes or between the gate and source electrodes).

この発明は、上記した従来の状況から、絶縁被覆状態が
よく高品質の薄膜トランジスタを効率よく形成で、きる
方法の提供を目的とするものである。SUMMARY OF THE INVENTION In view of the above-mentioned conventional situation, it is an object of the present invention to provide a method for efficiently forming a high-quality thin film transistor with a good insulation coating state.

〔問題点を解決するための手段〕[Means for solving problems]

この発明では、透明絶縁基板にｎ１層のみでソース電極
とコモン電極を形成し、この上に動作半導体膜とゲート
絶縁膜を順次形成し、さらにこの上にゲートバスライン
を形成した後に、ゲート絶縁膜と動作半導体膜を所定の
パターンでエツチングをして素子分離をする。このエツ
チングにより露出した前記ソース電極およびコモン電極
の上に透明導電膜を積層して、ソース電極と接続された
画素およびコモン電極と接続されたコモンバスラインを
それぞれ形成する。In this invention, a source electrode and a common electrode are formed using only the n1 layer on a transparent insulating substrate, an operating semiconductor film and a gate insulating film are sequentially formed on this, a gate bus line is formed on this, and then a gate insulating film is formed on the transparent insulating substrate. The film and the active semiconductor film are etched in a predetermined pattern to isolate the elements. A transparent conductive film is laminated on the source electrode and common electrode exposed by this etching to form a pixel connected to the source electrode and a common bus line connected to the common electrode, respectively.

〔作用〕[Effect]

各電極は、ｎ＋層のみで形成されるので電極と基板との
段差が小さくなり、動作半導体膜を被覆する際に、カバ
ーレートがよくなり電極間短絡が防止される。Since each electrode is formed of only the n+ layer, the difference in level between the electrode and the substrate is reduced, and when covering the active semiconductor film, the cover rate is improved and short circuits between the electrodes are prevented.

〔実施例〕〔Example〕

第１図は本発明の一実施例による薄膜トランジスタの平
面図、第２図はその平面図をＡＡ線に沿って切断した断
面図、第３図は同じ＜ＢＢ線に沿って切断した断面図で
ある。この薄膜トランジスタは対向型であり、この対向
型は、従来のコモン電極をライン状に形成しデータバス
ラインとし、従来のドレインパスラインをコモンバスラ
インとしたものである。FIG. 1 is a plan view of a thin film transistor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of the plan view taken along line AA, and FIG. 3 is a cross-sectional view taken along the same <BB line. be. This thin film transistor is of a facing type, and in this facing type, a conventional common electrode is formed in a line shape to serve as a data bus line, and a conventional drain pass line is used as a common bus line.

第２図に示すように、まず透明絶縁基板、即ちガラス基
板１の上にｎ＋層２を形成する。次に、第１図のコモン
電極４とソース電極３を形成するために、パターニング
とエツチング処理をこのｎ＋層２に行う。次いで、この
コモン、ソース電極上に動作半導体膜５とゲート絶縁膜
６を順次形成する。さらにこのゲート絶縁膜６の上にゲ
ート用の導電膜を形成後、パターニングを行いゲートバ
スライン７を形成する。As shown in FIG. 2, first, an n+ layer 2 is formed on a transparent insulating substrate, that is, a glass substrate 1. Next, patterning and etching processes are performed on this n+ layer 2 in order to form the common electrode 4 and source electrode 3 shown in FIG. Next, an active semiconductor film 5 and a gate insulating film 6 are sequentially formed on the common and source electrodes. Furthermore, after forming a conductive film for a gate on this gate insulating film 6, patterning is performed to form a gate bus line 7.

このゲートバスライン７を形成した後に、素子分離を行
、う。この素子分離は、第１図の一点鎖線で囲んで示す
部分以外のゲート絶縁膜６と動作半導体膜５をエツチン
グ除去する。なおこのエノチングは、ゲートバスライン
７をマスクパターンに使用して行っても何等支障なく、
そうすることが使用パターンマスク数の数の減少を図る
上に望ましい。After forming this gate bus line 7, element isolation is performed. This element isolation is performed by etching away the gate insulating film 6 and the active semiconductor film 5 other than the portion shown surrounded by the dashed line in FIG. Note that this enoching can be performed without any problem even if the gate bus line 7 is used as a mask pattern.
It is desirable to do so in order to reduce the number of pattern masks used.

このゲートバスラインパターンを使用して素子分離を行
った後、第３図に示すように、ｎ１層２を含む基板上に
画素電極１１とコモンバスライン１０を形成するレジス
トパターン（図示せず）を形成し、さらに透明導電膜９
をレジストパターン上に形成して、リフトオフ法によっ
て画素電極１１とコモンバスライン１０を形成する。こ
の際、第１図の斜線部で示すコモン電極４．ソース電極
３のｎ＋層２は透明導電膜と重なる状態にして該ソース
電極を画素電極１１．コモン電橋４をコモンバスライン
１０とそれぞれ接続する。After element isolation is performed using this gate bus line pattern, as shown in FIG. , and further a transparent conductive film 9
are formed on a resist pattern, and the pixel electrode 11 and common bus line 10 are formed by a lift-off method. At this time, the common electrode 4 shown in the shaded area in FIG. The n+ layer 2 of the source electrode 3 is overlapped with the transparent conductive film, and the source electrode is connected to the pixel electrode 11. The common electric bridges 4 are connected to the common bus lines 10, respectively.

〔効果〕〔effect〕

この発明によれば、ゲートおよびソース電極と基板との
段差が小さくなり、その上に形成される動作半導体膜の
被覆の均一性が図れるので、ゲート電極とソース、ドレ
イン電極間の短絡が防止されて高品質の薄膜トランジス
タを作製する上できわめて有効な効果を奏する。According to this invention, the difference in level between the gate and source electrodes and the substrate is reduced, and the uniformity of the coating of the active semiconductor film formed thereon is ensured, thereby preventing short circuits between the gate electrode and the source and drain electrodes. This is extremely effective in producing high-quality thin film transistors.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例による薄膜トランジスタの平
面図、 第２図は第１図をＡＡ線に沿って切断した断面図、第３
図は第１図をＢＢ線に沿って切断した断面図第４図は従
来のスタガード型の薄膜トランジスタの平面図、 第５図は第４図をＡＡ線に沿って切断した断面図である
。 図において、１はガラス基板、２はｎ＋層、３はソース
電極、４はコモン電極、５は動作半導体膜、６はゲート
絶縁膜、７はゲートバスライン、９は透明導電膜、１０
はコモンバスライン、不滑に４４．−宍こ月（伊’Ｊｅ
　Ｊｓ簿生に１つし′”Ｚりｑ’ｆ’ｈθゴ第１図 ２１Ｍ’ｔ　ＢＢ線＋＝＝’；ｘ−ｚｔＮ’７’ｔ　Ｔ
；折？ｍ（ＸＪ第３図 従来めズｙｔｔ″−ド°型の」１＃け〉ン゛ズタｑ乎面
ａ訂第４図 つＰ４　Ｏｔ　ＡＡ＝釆ｌ−＋ｓ’；：ｉ−７切＃　Ｌ
　ｒ＝　ｒｆｒ　ｉ　口第５図FIG. 1 is a plan view of a thin film transistor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of FIG. 1 taken along line AA, and FIG.
4 is a plan view of a conventional staggered thin film transistor, and FIG. 5 is a sectional view of FIG. 4 taken along line AA. In the figure, 1 is a glass substrate, 2 is an n+ layer, 3 is a source electrode, 4 is a common electrode, 5 is an active semiconductor film, 6 is a gate insulating film, 7 is a gate bus line, 9 is a transparent conductive film, 10
is the common bus line, 44. -Shishikozuki (I'Je)
One for the Js book student'"Z riq'f'hθgo Figure 1 21M't BB line +==';
;Fold? m (XJ Fig. 3 Conventional female ytt''-do ° type' 1 # ゛〉〉〉〉〉〉〉〉〉〉〉　a〉　　　　　　　　　　　　　　　　　　　　　　　　P4 L
r= rfr i Figure 5

Claims (2)

【特許請求の範囲】[Claims] （１）透明絶縁基板（１）にｎ＾＋層（２）でソース電
極（３）とコモン電極（４）を形成し、その上に動作半
導体膜（５）とゲート絶縁膜（６）とを順次形成し、さ
らにその上にゲートバスライン（７）を形成した後、所
定のパターンで前記ゲート絶縁膜（６）と動作半導膜（
５）とをエッチングして素子分離を行い、この素子分離
により露出した前記ソース電極（３）およびコモン電極
（４）の上に透明導電膜（９）を所定のパターンにて形
成して、ソース電極と接続された画素電極（１１）およ
びコモン電極（４）と接続されたコモンバスライン（１
０）をそれぞれ形成することを特徴とする薄膜トランジ
スタの形成法。(1) A source electrode (3) and a common electrode (4) are formed using an n^+ layer (2) on a transparent insulating substrate (1), and an operating semiconductor film (5) and a gate insulating film (6) are formed on the transparent insulating substrate (1). After forming the gate bus line (7) on the gate bus line (7), the gate insulating film (6) and the active semiconductor film (6) are formed in a predetermined pattern.
5) is etched to perform device isolation, and a transparent conductive film (9) is formed in a predetermined pattern on the source electrode (3) and common electrode (4) exposed by this device separation, and the source A pixel electrode (11) connected to the electrode and a common bus line (1
1. A method for forming a thin film transistor, comprising forming each of 0). （２）前記素子分離が、前記ゲートバスラインパターン
をマスクにしてゲート絶縁膜（６）と動作半導体膜（５
）とを連続的にエッチングすることによって行われるこ
とを特徴とする特許請求の範囲第（１）項記載の薄膜ト
ランジスタの形成法。(2) The element isolation is performed using the gate bus line pattern as a mask to form a gate insulating film (6) and an active semiconductor film (5).
2. The method of forming a thin film transistor according to claim 1, wherein the method is carried out by sequentially etching.