JPS63136661A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63136661A JPS63136661A JP61283496A JP28349686A JPS63136661A JP S63136661 A JPS63136661 A JP S63136661A JP 61283496 A JP61283496 A JP 61283496A JP 28349686 A JP28349686 A JP 28349686A JP S63136661 A JPS63136661 A JP S63136661A
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Classifications
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半導体基板に不純物のイオン
注入によってウェル領域を形成する工程を伴う半導体装
置例えば相補型絶縁ゲート型電界効果トランジスタいわ
ゆるＣ−ＭＯＳ等におけるように半導体基板に選択的に
素子間を分離するに供する、あるいは異なる導電型のチ
ャンネルによるＭＯＳを形成する場合等におけるウェル
領域を存する半導体装置を製造する場合に適用する半導
体装置の製造方法に関わる。
注入によってウェル領域を形成する工程を伴う半導体装
置例えば相補型絶縁ゲート型電界効果トランジスタいわ
ゆるＣ−ＭＯＳ等におけるように半導体基板に選択的に
素子間を分離するに供する、あるいは異なる導電型のチ
ャンネルによるＭＯＳを形成する場合等におけるウェル
領域を存する半導体装置を製造する場合に適用する半導
体装置の製造方法に関わる。
本発明はウェル領域を有する半導体装置の製造方法にお
いて、基板上に位置合せ手段を形成し、この位置合せ手
段を基準にして基板にウェル領域を形成するイオン注入
を選択的に行う工程と、これを活性化するアニール処理
工程を行って後に選択的酸化を行う工程を行うようにし
てイオン注入後の活性化処理に際しての高温加熱に伴う
耐酸化マスクの被着による歪に因る結晶欠陥の発生等を
回避する。
いて、基板上に位置合せ手段を形成し、この位置合せ手
段を基準にして基板にウェル領域を形成するイオン注入
を選択的に行う工程と、これを活性化するアニール処理
工程を行って後に選択的酸化を行う工程を行うようにし
てイオン注入後の活性化処理に際しての高温加熱に伴う
耐酸化マスクの被着による歪に因る結晶欠陥の発生等を
回避する。
ｃ−＋ｉ＋ｏｓあるいはバイポーラトランジスタを含む
いわゆるＢｉＣ−ＭＯＳ等の複数の回路素子を共通の基
板上に形成する場合、その回路素子間の分離あるいは導
電型の異なるチャンネルによる２種のＭＯＳを形成する
ために半導体基板例えばｎ型の基板にｐ型のウェル領域
を選択的に形成することが行われる。一方、半導体基板
のフィールド部の表面には厚い酸化膜の形成が行われ、
この厚い酸化膜の形成は耐酸化膜例えばＳｉ、Ｎ、膜を
選択的に形成し、これをマスクとして酸化処理を行って
この耐酸化マスクが形成されていない部分をｉ！！沢的
に酸化して厚い酸化膜の形成を行うという方法がとられ
る。
いわゆるＢｉＣ−ＭＯＳ等の複数の回路素子を共通の基
板上に形成する場合、その回路素子間の分離あるいは導
電型の異なるチャンネルによる２種のＭＯＳを形成する
ために半導体基板例えばｎ型の基板にｐ型のウェル領域
を選択的に形成することが行われる。一方、半導体基板
のフィールド部の表面には厚い酸化膜の形成が行われ、
この厚い酸化膜の形成は耐酸化膜例えばＳｉ、Ｎ、膜を
選択的に形成し、これをマスクとして酸化処理を行って
この耐酸化マスクが形成されていない部分をｉ！！沢的
に酸化して厚い酸化膜の形成を行うという方法がとられ
る。
一方、上述したウェル領域の形成は、通常不純物例えば
ボロンＢのイオン注入によって形成するものであるが、
この場合イオン注入後に不純物の活性化処理のための高
温加熱例えば１１００℃のヤニール処理が行われる。と
ころが、このアニール処理すなわち高温加熱に際して上
述したＳｉＪ１ｍ膜等による耐酸化マスクが形成された
状態にある場合、この５ｉＪ４による耐酸化マスクの被
着部に存在する歪によって結晶欠陥を発生させる恐れが
ある。
ボロンＢのイオン注入によって形成するものであるが、
この場合イオン注入後に不純物の活性化処理のための高
温加熱例えば１１００℃のヤニール処理が行われる。と
ころが、このアニール処理すなわち高温加熱に際して上
述したＳｉＪ１ｍ膜等による耐酸化マスクが形成された
状態にある場合、この５ｉＪ４による耐酸化マスクの被
着部に存在する歪によって結晶欠陥を発生させる恐れが
ある。
第３図を参照して従来の半導体装置例えばＣ−ＭＯＳの
製造方法の一例を説明すると、まず第３図Ａにに示すよ
うに基板（１）例えばｎ型のシリコン基板の表面を熱酸
化して、Ｓｉｎｇよりなる下地層（２）を形成する。そ
してこの下地層（２）上に先ず全面的に耐酸化膜（３）
例えばＳｉ３Ｎ４を被着し、これの上に例えばフォトレ
ジスト等による所定のパターンのマスクを形成してドラ
イエツチング等によって最終的に厚い酸化膜を形成する
例えばフィールド部上に窓（３ａ）を形成する。
製造方法の一例を説明すると、まず第３図Ａにに示すよ
うに基板（１）例えばｎ型のシリコン基板の表面を熱酸
化して、Ｓｉｎｇよりなる下地層（２）を形成する。そ
してこの下地層（２）上に先ず全面的に耐酸化膜（３）
例えばＳｉ３Ｎ４を被着し、これの上に例えばフォトレ
ジスト等による所定のパターンのマスクを形成してドラ
イエツチング等によって最終的に厚い酸化膜を形成する
例えばフィールド部上に窓（３ａ）を形成する。
次に第３図Ｂに示すようにウェル領域を形成すべき部分
以外に所要の厚さをもって、例えばフォトレジストより
なるイオン注入マスク（４）を写真技術等によって形成
する。そしてこのイオン注入マスク（４）をマスクとし
て例えばボロンのイオン注入を行ってｐ型のウェル領域
（５）を選択的に形成する。
以外に所要の厚さをもって、例えばフォトレジストより
なるイオン注入マスク（４）を写真技術等によって形成
する。そしてこのイオン注入マスク（４）をマスクとし
て例えばボロンのイオン注入を行ってｐ型のウェル領域
（５）を選択的に形成する。
その後、この注入された不純物を活性化するためのアニ
ール処理を例えば１１００℃程度の不活性ガス中での高
温処理によって行う。
ール処理を例えば１１００℃程度の不活性ガス中での高
温処理によって行う。
次に第３図Ｃに示すように耐酸化膜（３）をマスクとし
て酸化性雰囲気中の熱処理例えば１０００℃程度の加熱
を行って、例えばフィールド部に厚い酸化おける厚い酸
化膜（６）が形成されていない部分に選（７ｓ）及び（
７ｄ）と（８ｓ）及び（８ｄ）を形成し、両領域（７ｓ
）及び（７ｄ）間、（８ｓ）及び（８ｄ）部上の薄い酸
化膜例えば下地層（２）よりなるゲート絶縁膜（９）と
０１上に、例えば低比抵抗の多結晶シリコンよりなるゲ
ート電極αＤ及び＠を形成し、さらに例えば各領域（７
３）（７ｄ）及び（８ｇ） （８ｃｌ）上の酸化膜上に
窓開けを行ってそれぞれ必要に応じて電極（１３ｓ）
（１３ｄ） 、 （１４ｓ）（１４ｄ）をオーミックに
被着し目的とするＣ−ＭＯＳを得る。
て酸化性雰囲気中の熱処理例えば１０００℃程度の加熱
を行って、例えばフィールド部に厚い酸化おける厚い酸
化膜（６）が形成されていない部分に選（７ｓ）及び（
７ｄ）と（８ｓ）及び（８ｄ）を形成し、両領域（７ｓ
）及び（７ｄ）間、（８ｓ）及び（８ｄ）部上の薄い酸
化膜例えば下地層（２）よりなるゲート絶縁膜（９）と
０１上に、例えば低比抵抗の多結晶シリコンよりなるゲ
ート電極αＤ及び＠を形成し、さらに例えば各領域（７
３）（７ｄ）及び（８ｇ） （８ｃｌ）上の酸化膜上に
窓開けを行ってそれぞれ必要に応じて電極（１３ｓ）
（１３ｄ） 、 （１４ｓ）（１４ｄ）をオーミックに
被着し目的とするＣ−ＭＯＳを得る。
ところが、このような製造方法による場合、前述したよ
うにウェル領域（５）を形成するためのイオン注入後の
アニール処理の高温処理に際して耐酸化１１９１３）が
存在しているために、これの被着部による歪によって結
晶欠陥が発生しやすく半導体装置例えはＣ−ＭＯＳの特
性劣化や不良品の発生を生じるなどの問題点がある。
うにウェル領域（５）を形成するためのイオン注入後の
アニール処理の高温処理に際して耐酸化１１９１３）が
存在しているために、これの被着部による歪によって結
晶欠陥が発生しやすく半導体装置例えはＣ−ＭＯＳの特
性劣化や不良品の発生を生じるなどの問題点がある。
さりとて、上述の従来方法において酸化ｌＩＩ＋６１の
形成を先に行って耐酸化膜（３）を排除した後にウェル
領域（５）に対する活性化のアニール処理を施すことは
酸化膜（６）中に不純物イオンの例えばボロンイオンが
とり込まれて所要の深いウェル領域（５）の形成を阻害
するという不安定性を招来する。
形成を先に行って耐酸化膜（３）を排除した後にウェル
領域（５）に対する活性化のアニール処理を施すことは
酸化膜（６）中に不純物イオンの例えばボロンイオンが
とり込まれて所要の深いウェル領域（５）の形成を阻害
するという不安定性を招来する。
上述した問題点の解消を図るには、ウェル領域の形成と
そのアニール処理を行って後に耐酸化マスクの形成を行
うことが考えられる。ところが、この場合その耐酸化マ
スクの形成位置とウェル領域との位置合せの基準すなわ
ち目安ないしはマークが必要となる。これがためこの種
の製造方法としては、例えば半導体基板上に厚いＳｉｉ
＠酸化膜を形成し、これに対しウェル領域の形状面積に
対応するパターンの窓開けを選択的工・ノチッグによっ
て行い、このようにして形成された窓内に再び薄いＳｉ
０ｇ酸化膜を形成して窓の内部と外部とに厚さの相違す
る段差を形成し、この段差を利用してイオン注入処理を
行うて薄い酸化膜部分のみに選択的にウェル領域を形成
し、その後活性化のア二一ル処理を行う、このようにし
てウェル領域を形成して後に例えばフィールド部に前述
した厚い酸化膜（６）の形成を行う、この場合、酸化膜
（６）の形成は基体表面の前述した酸化膜を一旦除去し
て第３図Ａで説明した下地層（２）と耐酸化１１１（３
）の形成を行って酸化処理して形成する。この場合ウェ
ル領域の形成に用いた厚さの異なる酸化膜をエツチング
除去するときその膜の差によって両者の境界に酸化膜の
除去された基体表面にも段差が生じるのでこれをマーク
としてすなわち位置合せの基準として耐酸化マスクの形
成、したがって厚い酸化膜の形成を行う、ところが、こ
のような方法による場合は、ウェル領域の形成に先立っ
て厚い酸化膜を形成するものであるためにこの厚い酸化
膜の形成によって半導体基板に歪が生じこれがアニール
処理の高温に際して同様に結晶欠陥の発生を招来すると
いう不都合が生じる。
そのアニール処理を行って後に耐酸化マスクの形成を行
うことが考えられる。ところが、この場合その耐酸化マ
スクの形成位置とウェル領域との位置合せの基準すなわ
ち目安ないしはマークが必要となる。これがためこの種
の製造方法としては、例えば半導体基板上に厚いＳｉｉ
＠酸化膜を形成し、これに対しウェル領域の形状面積に
対応するパターンの窓開けを選択的工・ノチッグによっ
て行い、このようにして形成された窓内に再び薄いＳｉ
０ｇ酸化膜を形成して窓の内部と外部とに厚さの相違す
る段差を形成し、この段差を利用してイオン注入処理を
行うて薄い酸化膜部分のみに選択的にウェル領域を形成
し、その後活性化のア二一ル処理を行う、このようにし
てウェル領域を形成して後に例えばフィールド部に前述
した厚い酸化膜（６）の形成を行う、この場合、酸化膜
（６）の形成は基体表面の前述した酸化膜を一旦除去し
て第３図Ａで説明した下地層（２）と耐酸化１１１（３
）の形成を行って酸化処理して形成する。この場合ウェ
ル領域の形成に用いた厚さの異なる酸化膜をエツチング
除去するときその膜の差によって両者の境界に酸化膜の
除去された基体表面にも段差が生じるのでこれをマーク
としてすなわち位置合せの基準として耐酸化マスクの形
成、したがって厚い酸化膜の形成を行う、ところが、こ
のような方法による場合は、ウェル領域の形成に先立っ
て厚い酸化膜を形成するものであるためにこの厚い酸化
膜の形成によって半導体基板に歪が生じこれがアニール
処理の高温に際して同様に結晶欠陥の発生を招来すると
いう不都合が生じる。
本発明は上述したＣ−ＭＯＳ等のウェル領域を有しまた
フィールド部に厚い酸化膜を形成する場合等おける歪の
存在による結晶欠陥の発生等を効果的に回避できるよう
にした半導体装置の製造方法を提供する。
フィールド部に厚い酸化膜を形成する場合等おける歪の
存在による結晶欠陥の発生等を効果的に回避できるよう
にした半導体装置の製造方法を提供する。
本発明においてはウェル領域を有する半導体装置の製造
方法において、まずその基板上に位置合せ手段を形成す
る工程を設け、この位置合せ手段を基準にして基板にウ
ェル領域等を形成するイオン注入工程とその活性化のア
ニール処理すなわち高温加熱工程を行い、その後前述し
た位置合せ手段をさらに基準にして耐酸化膜を形成し、
この耐酸化膜をマスクとして基板表面を選択的に酸化し
て例えばそのフィールド部に厚い酸化膜の形成を行って
目的とする半導体装置例えばＣ−１１０５あるいはＣ−
ＭＯＳを有する集積回路あるいはＣ−ＭＯＳと共にバイ
ポーラトランジスタを有する半導体装置を作成する。
方法において、まずその基板上に位置合せ手段を形成す
る工程を設け、この位置合せ手段を基準にして基板にウ
ェル領域等を形成するイオン注入工程とその活性化のア
ニール処理すなわち高温加熱工程を行い、その後前述し
た位置合せ手段をさらに基準にして耐酸化膜を形成し、
この耐酸化膜をマスクとして基板表面を選択的に酸化し
て例えばそのフィールド部に厚い酸化膜の形成を行って
目的とする半導体装置例えばＣ−１１０５あるいはＣ−
ＭＯＳを有する集積回路あるいはＣ−ＭＯＳと共にバイ
ポーラトランジスタを有する半導体装置を作成する。
実際の半導体装置の製造においては、共通のウェファ上
に多数の半導体装置を同時に形成し、各半導体装置間を
スクライブいわゆる罫書きしてウェファの破断を行って
それぞれ目的とする半導体装置を有する半導体チップに
ペレフクイズするという方法がとられるので、上述した
位置合せ手段はそのスクライブライン上の無効部分に形
成する。
に多数の半導体装置を同時に形成し、各半導体装置間を
スクライブいわゆる罫書きしてウェファの破断を行って
それぞれ目的とする半導体装置を有する半導体チップに
ペレフクイズするという方法がとられるので、上述した
位置合せ手段はそのスクライブライン上の無効部分に形
成する。
上述したように本発明においては、予め半導体基板の無
効部分に位置合せ手段を形成しておき、これを基準にし
てイオン注入を行いさらにこれを基準に耐酸化マスクの
形成を行うので、ウェル領域の形成の後に耐酸化膜の形
成を行うことができることによって耐酸化膜の形成に伴
う歪によってアニール処理において結晶欠陥が発生する
ような不都合を回避でき、さらに位置合せ手段を製造工
程中に残すような考慮が必要としないのでこれに伴う煩
雑な作業やこの位置合せ手段を形成することに伴う例え
ば厚い酸化膜を形成することによる歪の発生等を排除す
ることができる。
効部分に位置合せ手段を形成しておき、これを基準にし
てイオン注入を行いさらにこれを基準に耐酸化マスクの
形成を行うので、ウェル領域の形成の後に耐酸化膜の形
成を行うことができることによって耐酸化膜の形成に伴
う歪によってアニール処理において結晶欠陥が発生する
ような不都合を回避でき、さらに位置合せ手段を製造工
程中に残すような考慮が必要としないのでこれに伴う煩
雑な作業やこの位置合せ手段を形成することに伴う例え
ば厚い酸化膜を形成することによる歪の発生等を排除す
ることができる。
第１図及び第２図を参照して本発明による半導体装置の
製法の一例を説明する。この例においてはＣ−ＭＯＳを
製造する場合に適用した例で、この場合、まず第１図Ａ
に示すように基板（２１）例えば１の導電型例えばｎ型
のシリコン基板を用意する。
製法の一例を説明する。この例においてはＣ−ＭＯＳを
製造する場合に適用した例で、この場合、まず第１図Ａ
に示すように基板（２１）例えば１の導電型例えばｎ型
のシリコン基板を用意する。
このシリコン基板（２１）は実際上第２図に示すように
単結晶体から切り出したシリコンウェファよりなるもの
で、この基板（２１）上には第２図に鎖線で示す線上を
スクライブラインとしてこれによって囲まれた領域にそ
′れぞれ目的とするＣ−ＭＯＳが形成されこのｃ−ｎｏ
ｓを形成して後に基板（２１）すなわちウェファが鎖線
のスクライブラインに沿って分断されてペレッタイズさ
れた半４体チップ上にそれぞれＣ−ＭＯＳが形成された
半導体装置を多数同時に得るようになされるものである
。
単結晶体から切り出したシリコンウェファよりなるもの
で、この基板（２１）上には第２図に鎖線で示す線上を
スクライブラインとしてこれによって囲まれた領域にそ
′れぞれ目的とするＣ−ＭＯＳが形成されこのｃ−ｎｏ
ｓを形成して後に基板（２１）すなわちウェファが鎖線
のスクライブラインに沿って分断されてペレッタイズさ
れた半４体チップ上にそれぞれＣ−ＭＯＳが形成された
半導体装置を多数同時に得るようになされるものである
。
まず本発明においては、第１図Ａに示すように基板（２
１）の表面に必要に応じて最終的に形成する耐酸化マス
クの下地層（２２）例えば厚さ５００人程度の薄いＳｉ
Ｏ□酸化膜を基板（２１）の表面を熱酸化して形成する
０次いでこの下地層（２２）上にレジスト膜例えばフォ
トレジスト膜（２３）を被着し、これに対して周知の写
真技術法によって位置合せ手段を設けようとする部分に
窓（２３ａ＞の形成を行う、この窓（２３ａ）の形成位
置は、第２図に示すように鎖線上すなわちスクライブラ
イン上の言い換えれば半導体装置の形成部以外の無効部
分に複数箇所例えば図示のように３カ所形成する。
１）の表面に必要に応じて最終的に形成する耐酸化マス
クの下地層（２２）例えば厚さ５００人程度の薄いＳｉ
Ｏ□酸化膜を基板（２１）の表面を熱酸化して形成する
０次いでこの下地層（２２）上にレジスト膜例えばフォ
トレジスト膜（２３）を被着し、これに対して周知の写
真技術法によって位置合せ手段を設けようとする部分に
窓（２３ａ＞の形成を行う、この窓（２３ａ）の形成位
置は、第２図に示すように鎖線上すなわちスクライブラ
イン上の言い換えれば半導体装置の形成部以外の無効部
分に複数箇所例えば図示のように３カ所形成する。
その後第１図Ｂに示すようにレジスト膜（２３）をマス
クとして、これの下の下地層（２２）に対して例えばＲ
ＩＥ （反応性イオンエツチング）によるドライエツチ
ング等によって窓（２３ａ）に対応する窓の穿設を行い
、その後これの下の外部に露出する基板（２１）の表面
から特に異方性エツチング、例えばＲＩＥエツチング等
のドライエツチングあるいは結晶学的エツチング等によ
って直立した壁面を有する四部（２４）を形成する。
クとして、これの下の下地層（２２）に対して例えばＲ
ＩＥ （反応性イオンエツチング）によるドライエツチ
ング等によって窓（２３ａ）に対応する窓の穿設を行い
、その後これの下の外部に露出する基板（２１）の表面
から特に異方性エツチング、例えばＲＩＥエツチング等
のドライエツチングあるいは結晶学的エツチング等によ
って直立した壁面を有する四部（２４）を形成する。
その後この凹部（２４）を位置合せ基準として第１図Ｃ
に示すように選択的にフォトレジスト膜等によるイオン
注入マスク（２５）を形成し、これをマスクとしてイオ
ン注入によって例えばｐ型の不純物のボロンＢをイオン
注入してウェル領域（２６）を形成し、活性化処理、す
なわち例えば１１００℃程度の高温加熱によるアニール
処理を施す。
に示すように選択的にフォトレジスト膜等によるイオン
注入マスク（２５）を形成し、これをマスクとしてイオ
ン注入によって例えばｐ型の不純物のボロンＢをイオン
注入してウェル領域（２６）を形成し、活性化処理、す
なわち例えば１１００℃程度の高温加熱によるアニール
処理を施す。
その後、第１図りに示すように同様に位置合せ手段すな
わち凹部（２４）を基準にして位置合せを行って耐酸化
膜（２７）例えば５ｒｓＮａ膜を形成し、これをマスク
として例えばフィールド部に熱酸化による厚い酸化膜（
２８）を形成する。
わち凹部（２４）を基準にして位置合せを行って耐酸化
膜（２７）例えば５ｒｓＮａ膜を形成し、これをマスク
として例えばフィールド部に熱酸化による厚い酸化膜（
２８）を形成する。
次に第１図已に示すように第３図りで説明したと同様の
方法によってｐ型つェル碩域（２６）上にｎチャンネル
型ＭＯ３を形成し、他部にｐチャンネル型ＭＯ５をそれ
ぞれのソース及びドレイン領域（２９ｓ）及び（２９ｄ
） 、 （３０ｇ）及び（３０ｄ）を形成し、また例え
ば下地層（２２）より成る、或いは改めて形成した所要
の厚さの酸化膜より成るゲート絶縁膜（３１）及び（３
２）上にゲート電極（３３）及び（３４）を形成し、各
領域（２９ｓ） （２９ｄ）、（３０ｓ） （３０ｄ）
にそれぞれ電極（３５３）（３５ｄ） （３６ｇ） （
３６ｄ）をオーミックに被着形成すれば、目的とするＣ
−ＭＯＳが得られる。
方法によってｐ型つェル碩域（２６）上にｎチャンネル
型ＭＯ３を形成し、他部にｐチャンネル型ＭＯ５をそれ
ぞれのソース及びドレイン領域（２９ｓ）及び（２９ｄ
） 、 （３０ｇ）及び（３０ｄ）を形成し、また例え
ば下地層（２２）より成る、或いは改めて形成した所要
の厚さの酸化膜より成るゲート絶縁膜（３１）及び（３
２）上にゲート電極（３３）及び（３４）を形成し、各
領域（２９ｓ） （２９ｄ）、（３０ｓ） （３０ｄ）
にそれぞれ電極（３５３）（３５ｄ） （３６ｇ） （
３６ｄ）をオーミックに被着形成すれば、目的とするＣ
−ＭＯＳが得られる。
尚、本発明による製造方法は、上述したｐウェル領域（
２６）を有するＣ−ＭＯＳに限らず例えばｐ型の基板上
にｎウェル領域を形成する場合、あるいはＣ−ＭＯ３以
外の各種半導体装置を得る場合に適用して同様の効果を
奏するものである。
２６）を有するＣ−ＭＯＳに限らず例えばｐ型の基板上
にｎウェル領域を形成する場合、あるいはＣ−ＭＯ３以
外の各種半導体装置を得る場合に適用して同様の効果を
奏するものである。
上述したように本発明においては、予め位置合せ手段と
しての例えば凹部（２４）を形成したのでこれを基準に
してウェル領域（２６）の形成の後に耐酸化膜（２７）
のパターン形成を行うものであるので、冒頭に述べた歪
に基づく結晶欠陥の発生を効果的に回避でき、これによ
って歩留りの向上が図られ信頼性の高いＣ−ＭＯＳ等の
半導体装置を製造することができる。またこの位置合せ
手段は、スクライプライン等の無効部分に形成し得るの
でこれを設けたことによる収率の低下等を招来すること
がなく、また位置合せ手段を製造工程中に形成するため
の複雑な手順を必要としないので実用に供してその利益
は大である。
しての例えば凹部（２４）を形成したのでこれを基準に
してウェル領域（２６）の形成の後に耐酸化膜（２７）
のパターン形成を行うものであるので、冒頭に述べた歪
に基づく結晶欠陥の発生を効果的に回避でき、これによ
って歩留りの向上が図られ信頼性の高いＣ−ＭＯＳ等の
半導体装置を製造することができる。またこの位置合せ
手段は、スクライプライン等の無効部分に形成し得るの
でこれを設けたことによる収率の低下等を招来すること
がなく、また位置合せ手段を製造工程中に形成するため
の複雑な手順を必要としないので実用に供してその利益
は大である。
また、上述したように位置合せ手段例えば凹部（２４）
はドライエツチング等による異方性エツチングによって
急峻な凹部として形成できるのでその位置合せの検出信
号いわゆるアライメント信号を例えばレーザ走査によっ
て検出する場合、位置合せ手段としての凹部（２４）の
両端部の鮮鋭な段部によってシャープ性に優れた検出信
号をとり出すことができ、確実な位置合せすなわちアラ
イメントを行うことができる。
はドライエツチング等による異方性エツチングによって
急峻な凹部として形成できるのでその位置合せの検出信
号いわゆるアライメント信号を例えばレーザ走査によっ
て検出する場合、位置合せ手段としての凹部（２４）の
両端部の鮮鋭な段部によってシャープ性に優れた検出信
号をとり出すことができ、確実な位置合せすなわちアラ
イメントを行うことができる。
第１図は本発明による半導体装置の製造方法の一例の工
程図、第２図はその説明に供する基板の平面図、第３図
は従来の製造方法の工程図である。 （２１）は基板、（２４）は位置合せ手段としての凹部
、（２６）はウェル領域である。
程図、第２図はその説明に供する基板の平面図、第３図
は従来の製造方法の工程図である。 （２１）は基板、（２４）は位置合せ手段としての凹部
、（２６）はウェル領域である。
Claims (1)
- 【特許請求の範囲】 ウェル領域を有する半導体装置の製造方法において、 基板上に位置合せ手段を形成する工程と、 該位置合せ手段を基準にして上記基板にイオン注入を行
う工程と、 活性化処理工程と、 上記位置合せ手段を基準にして耐酸化膜を形成する工程
と、 該耐酸化膜をマスクとして選択的酸化工程とを経ること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283496A JPS63136661A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283496A JPS63136661A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136661A true JPS63136661A (ja) | 1988-06-08 |
Family
ID=17666301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283496A Pending JPS63136661A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136661A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2006294959A (ja) * | 2005-04-13 | 2006-10-26 | Seiko Epson Corp | 半導体装置の製造方法及び半導体基板 |
| JP2007123339A (ja) * | 2005-10-25 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007123338A (ja) * | 2005-10-25 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2008143699A (ja) * | 2006-12-13 | 2008-06-26 | Kao Corp | 搬送ウエブの位置制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170047A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-11-28 JP JP61283496A patent/JPS63136661A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170047A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2006294959A (ja) * | 2005-04-13 | 2006-10-26 | Seiko Epson Corp | 半導体装置の製造方法及び半導体基板 |
| JP2007123339A (ja) * | 2005-10-25 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007123338A (ja) * | 2005-10-25 | 2007-05-17 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2008143699A (ja) * | 2006-12-13 | 2008-06-26 | Kao Corp | 搬送ウエブの位置制御方法 |
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