JPS6261353A - 相補型ｍｏｓ半導体素子の製造方法 - Google Patents
相補型ｍｏｓ半導体素子の製造方法Info
- Publication number
- JPS6261353A JPS6261353A JP60199345A JP19934585A JPS6261353A JP S6261353 A JPS6261353 A JP S6261353A JP 60199345 A JP60199345 A JP 60199345A JP 19934585 A JP19934585 A JP 19934585A JP S6261353 A JPS6261353 A JP S6261353A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- resist
- well
- silicon substrate
- protect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は相補型ＭＯＳ半導体の製造方法に関するもの
である。
である。
（従来の技術）
第２図（ａ）〜（ｆ）は、従来の一般的なＰウェルタイ
プの相補型ＭＯＳ半導体素子の製造方法を工程層に説明
するものであり、簡略化のためＮ型ＭＯ３部分のみを示
しである。
プの相補型ＭＯＳ半導体素子の製造方法を工程層に説明
するものであり、簡略化のためＮ型ＭＯ３部分のみを示
しである。
先づ（ａ）において、シリコン基板２１に５０００〜１
００００Ａの厚い酸化膜２２を熱成長させ、ホトエツチ
ングによりＰウェル部２３とその後の工程で使用するマ
スク合わせ用パターン２４を穿設し、さらに均一なイオ
ン注入を得るため４００〜８００Ａの薄い酸化膜（プロ
テクト酸化膜）２５を成長させた後、イオン注入法でＰ
型の不純物を注入する。２６はこのときに注入されたＰ
型不純物を示す。
００００Ａの厚い酸化膜２２を熱成長させ、ホトエツチ
ングによりＰウェル部２３とその後の工程で使用するマ
スク合わせ用パターン２４を穿設し、さらに均一なイオ
ン注入を得るため４００〜８００Ａの薄い酸化膜（プロ
テクト酸化膜）２５を成長させた後、イオン注入法でＰ
型の不純物を注入する。２６はこのときに注入されたＰ
型不純物を示す。
次にｏ３）に示すように、Ｐ型不純物２６を拡散させＰ
ウェル層２６′を形成するために、１１００〜１２００
℃で３〜１０時間の熱処理を行う。２７はこの際シリコ
ン基板２１が酸化することにより生ずる段差部であり、
後述する工程におけるパターン合わせの基準として使用
される。
ウェル層２６′を形成するために、１１００〜１２００
℃で３〜１０時間の熱処理を行う。２７はこの際シリコ
ン基板２１が酸化することにより生ずる段差部であり、
後述する工程におけるパターン合わせの基準として使用
される。
その後、酸化膜２２を全面除去し、４００〜５ｏｏｊ：
、、の薄い酸化膜（パッド酸化膜）２８を成長させた電
子の断面を示したものが（ｅ）である。
、、の薄い酸化膜（パッド酸化膜）２８を成長させた電
子の断面を示したものが（ｅ）である。
さらに、ＬＯＣＯＳ工程において使用する窒化膜２９を
厚さ１５００〜３０００Ａに成長させ、ホトエツチング
により所定のパターンを形成する。
厚さ１５００〜３０００Ａに成長させ、ホトエツチング
により所定のパターンを形成する。
この際ＰウェルＭ２６′との位置合わせは前記シリコン
基板段差部２７を光学的に検出して、合わせ一ギークパ
ターンエツジ３０との間隔ｂ 、 ｂ’が等しぐなるよ
うに調整しながら行われる。しかる後レジスト３１をマ
スクとして窒化膜２９をエツチング除去する。このとき
の状態を示したものが（由である。。
基板段差部２７を光学的に検出して、合わせ一ギークパ
ターンエツジ３０との間隔ｂ 、 ｂ’が等しぐなるよ
うに調整しながら行われる。しかる後レジスト３１をマ
スクとして窒化膜２９をエツチング除去する。このとき
の状態を示したものが（由である。。
そして、レジスト３１を・除去した後、酸化処理を施し
くｅ）に示すごとくフィールド酸化膜３２を形成する。
くｅ）に示すごとくフィールド酸化膜３２を形成する。
さらに、窒化膜２９及び酸化膜２８の除ゴ（、ゲート酸
化等通常の工程処理を経て、電極用金属配線を行ったも
のが（ｆ）に示される。図中、３３はソース拡散層、３
４はドレイン拡散層、３５はゲート酸化膜、３６はゲー
トポリシリコン、３７はＰウェル電極、３８はソース電
極、３９はドレイン電極、４０はゲート電極を示す。
化等通常の工程処理を経て、電極用金属配線を行ったも
のが（ｆ）に示される。図中、３３はソース拡散層、３
４はドレイン拡散層、３５はゲート酸化膜、３６はゲー
トポリシリコン、３７はＰウェル電極、３８はソース電
極、３９はドレイン電極、４０はゲート電極を示す。
（発明が解決しようとする問題点）
しかし・上記の従来方法においては、厚い酸化膜形成工
程、プロテクト酸化工程、ノぐラド酸化工程等多くの熱
酸化工程が含まれてお９−、これらの工程によって形成
される酸化膜はシリコン基板に対して熱膨張率差に基因
する圧縮応力を与える。
程、プロテクト酸化工程、ノぐラド酸化工程等多くの熱
酸化工程が含まれてお９−、これらの工程によって形成
される酸化膜はシリコン基板に対して熱膨張率差に基因
する圧縮応力を与える。
そして、この圧縮応力は酸化膜厚が厚くなるほど増大し
、ウェハのソリやスリップ等の欠陥を発生させる原因と
なっている。
、ウェハのソリやスリップ等の欠陥を発生させる原因と
なっている。
さらに、深い拡散層を必要とするＰウェル形成工程でも
、高温長時間の熱処理が行われるため、厚い酸化膜とシ
リコン基板との界面付近に生ずる圧縮応力はウェハの欠
陥原因となり易い。
、高温長時間の熱処理が行われるため、厚い酸化膜とシ
リコン基板との界面付近に生ずる圧縮応力はウェハの欠
陥原因となり易い。
この発明は似上述べた熱処理時に発生する圧縮応力が原
因となっているウニへのソリやスリップ等の欠陥を防止
することを目的とする。
因となっているウニへのソリやスリップ等の欠陥を防止
することを目的とする。
（問題点を解決するための手段）
この発明は相補型ＭＯＳ半導体素子の製造方法び合わせ
マーク部の前記レジストを除去する工程注入する工程と
、合わせマーク部以外に再度レジストを形成し、エツチ
ングにより合わせマーク部に段差を形成する工程全類に
施し、前記プロテクト酸化膜をＬＯＣＯＳ用のパッド酸
化膜として再使用することを特徴とするものである。
マーク部の前記レジストを除去する工程注入する工程と
、合わせマーク部以外に再度レジストを形成し、エツチ
ングにより合わせマーク部に段差を形成する工程全類に
施し、前記プロテクト酸化膜をＬＯＣＯＳ用のパッド酸
化膜として再使用することを特徴とするものである。
（作 用）
この発明では、従来方法のように初期工程において厚い
酸化膜を形成する仁となく、さらにプロテクト酸化膜を
パッド酸化膜として再使用するため、シリコン基板に生
ずる圧縮応力を可及的に抑１ｌｊ１丈ることかでき、ウ
ェハのソリやスリップ等を防止できる。
酸化膜を形成する仁となく、さらにプロテクト酸化膜を
パッド酸化膜として再使用するため、シリコン基板に生
ずる圧縮応力を可及的に抑１ｌｊ１丈ることかでき、ウ
ェハのソリやスリップ等を防止できる。
（実施例）
以下、図面に基づいてこの発明を説明する。第１図（ａ
）〜（ｅ）はこの発明の製造方法をＰウェルタイプにつ
いて工程順に説明するものである。
）〜（ｅ）はこの発明の製造方法をＰウェルタイプにつ
いて工程順に説明するものである。
先づ（ａ）において、シリコン基板１に４００〜８００
λの比較的薄い酸化膜（プロテクト酸化膜）２を成長さ
せ、さらにレジスト３を積層し、次いでＰウェル部４及
び合わせマーク部５の前記レジスト３を除去し、残され
たレジスト３をマスクとしてＰ型不純物６をイオン注入
する。
λの比較的薄い酸化膜（プロテクト酸化膜）２を成長さ
せ、さらにレジスト３を積層し、次いでＰウェル部４及
び合わせマーク部５の前記レジスト３を除去し、残され
たレジスト３をマスクとしてＰ型不純物６をイオン注入
する。
続いてレジスト７を再度コーティングし、合わせマーク
部５のみを開孔ｌ〜たものが（ｂ）である。この状態か
ら通常のエツチシダ法を用いて、酸化膜２とシリフン基
板１を深さ５００〜５０００Ａにエツチング除去し、合
わせマーク８を形成する。
部５のみを開孔ｌ〜たものが（ｂ）である。この状態か
ら通常のエツチシダ法を用いて、酸化膜２とシリフン基
板１を深さ５００〜５０００Ａにエツチング除去し、合
わせマーク８を形成する。
その後、Ｐウェル用のレジスト３及び再＃コーティング
レジスト７を全面除去したものが（ｅ）である次に、Ｎ
、あるいはＡｒ等の不活性ガス雰囲気中で熱処理が行わ
れＰウェル層９が形成される。（ｄ）に示されるように
、酸化膜２の成長は起こらず拡散のみが進行する。
レジスト７を全面除去したものが（ｅ）である次に、Ｎ
、あるいはＡｒ等の不活性ガス雰囲気中で熱処理が行わ
れＰウェル層９が形成される。（ｄ）に示されるように
、酸化膜２の成長は起こらず拡散のみが進行する。
その後、前記酸化膜（プロテクト酸化膜）２をパッド酸
化膜として利用し、ＬＯＣＯＳ工程において使用する厚
さ１５００〜３ｏｏｏＸの窒化膜１０を成長させ、ホト
エツチングにより所定のパターンを形成する。この際Ｐ
ウェル層９との位置合わせは、前記従来方法と同様に行
われ、この状態を示したものが（ｅ）である。
化膜として利用し、ＬＯＣＯＳ工程において使用する厚
さ１５００〜３ｏｏｏＸの窒化膜１０を成長させ、ホト
エツチングにより所定のパターンを形成する。この際Ｐ
ウェル層９との位置合わせは、前記従来方法と同様に行
われ、この状態を示したものが（ｅ）である。
（ｅ）以後のフィールド酸化膜形成、電極用８を属配線
等の工程については前記第２図の（ｅ）及び（ｆ）と同
一となる。
等の工程については前記第２図の（ｅ）及び（ｆ）と同
一となる。
（発明の効果）
以上説明したように本発明の製造方法によれば、Ｐある
いはＮウェル形成工程において厚い酸化膜の代替として
レジストを用いたこと、及びイオン注入用のプロテクト
酸化膜をｌ、０ＣＯ８用のパッド醸化膜として再使用し
たことによって、２段の熱処理工程を不要とし、シリコ
ン基板に生ずる圧縮応力に基因するウェハのソリやスリ
ップ等の発生を防止し得、さらに工程の削減も可能とな
る。
いはＮウェル形成工程において厚い酸化膜の代替として
レジストを用いたこと、及びイオン注入用のプロテクト
酸化膜をｌ、０ＣＯ８用のパッド醸化膜として再使用し
たことによって、２段の熱処理工程を不要とし、シリコ
ン基板に生ずる圧縮応力に基因するウェハのソリやスリ
ップ等の発生を防止し得、さらに工程の削減も可能とな
る。
第１図（ａ）〜（ｅ）は本発明の製造方法を工程順に示
す部分断面図、第２図（ａ）〜（ｆ）は従来の製造方法
を工程順に示す部分断面図である。 ２・・・プロテクト酸化膜、９・・・Ｐウェル、臂、２
２・・・厚い酸化膜、２５・・・プロデクト酸イヒ膜、
２６′・Ｐウェル層、２８・パッド酸ｆ１−膜、３２・
・・フィールド酸化膜。 特許出願人 沖電気工業株式会社 １３ レレスト
す部分断面図、第２図（ａ）〜（ｆ）は従来の製造方法
を工程順に示す部分断面図である。 ２・・・プロテクト酸化膜、９・・・Ｐウェル、臂、２
２・・・厚い酸化膜、２５・・・プロデクト酸イヒ膜、
２６′・Ｐウェル層、２８・パッド酸ｆ１−膜、３２・
・・フィールド酸化膜。 特許出願人 沖電気工業株式会社 １３ レレスト
Claims (1)
- シリコン基板に薄いプロテクト酸化膜、レジストをこの
順に形成し、次いでＰあるいはＮウェル部及び合わせマ
ーク部の前記レジストを除去する工程と、残された前記
レジストをマスクとし前記プロテクト酸化膜を通してＰ
あるいはＮウェル形成用の不純物を注入する工程と、合
わせマーク部以外に再度レジストを形成し、エッチング
により合わせマーク部に段差を形成する工程を順に施し
、前記プロテクト酸化膜をＬＯＣＯＳ用のパッド酸化膜
として再使用し、その後の酸化処理及び電極形成を行う
ことを特徴とする相補型ＭＯＳ半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199345A JPS6261353A (ja) | 1985-09-11 | 1985-09-11 | 相補型ｍｏｓ半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199345A JPS6261353A (ja) | 1985-09-11 | 1985-09-11 | 相補型ｍｏｓ半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261353A true JPS6261353A (ja) | 1987-03-18 |
Family
ID=16406224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199345A Pending JPS6261353A (ja) | 1985-09-11 | 1985-09-11 | 相補型ｍｏｓ半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JP2007194497A (ja) * | 2006-01-20 | 2007-08-02 | Fujifilm Corp | 半導体装置の製造方法およびこれを用いた固体撮像素子の製造方法 |
| US20100035388A1 (en) * | 2008-08-05 | 2010-02-11 | Choi Kee-Joon | Method for fabricating semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS594154A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-11 JP JP60199345A patent/JPS6261353A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS594154A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US7943478B2 (en) | 2005-09-30 | 2011-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
| JP4718961B2 (ja) * | 2005-09-30 | 2011-07-06 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
| JP2007194497A (ja) * | 2006-01-20 | 2007-08-02 | Fujifilm Corp | 半導体装置の製造方法およびこれを用いた固体撮像素子の製造方法 |
| US20100035388A1 (en) * | 2008-08-05 | 2010-02-11 | Choi Kee-Joon | Method for fabricating semiconductor device |
| US8338281B2 (en) * | 2008-08-05 | 2012-12-25 | Magnachip Semiconductor, Ltd. | Method for fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6001709A (en) | Modified LOCOS isolation process for semiconductor devices | |
| KR940008728B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US4098618A (en) | Method of manufacturing semiconductor devices in which oxide regions are formed by an oxidation mask disposed directly on a substrate damaged by ion implantation | |
| US4743566A (en) | Method of manufacturing a semiconductor device, in which a silicon slice is locally provided with field oxide with a channel stopper | |
| US4002501A (en) | High speed, high yield CMOS/SOS process | |
| US5895252A (en) | Field oxidation by implanted oxygen (FIMOX) | |
| JP2682529B2 (ja) | 半導体素子の素子分離絶縁膜形成方法 | |
| JPS58155737A (ja) | 単一マスク拡散プロセス | |
| JPS6261353A (ja) | 相補型ｍｏｓ半導体素子の製造方法 | |
| JPH11186376A (ja) | 半導体装置のトレンチ隔離形成方法 | |
| JPS62211938A (ja) | 半導体装置の製造方法 | |
| US5726091A (en) | Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer | |
| JPH0268930A (ja) | 半導体装置の製造法 | |
| JPH1154499A (ja) | 半導体装置の製造方法 | |
| JPS6213047A (ja) | 半導体装置の製造方法 | |
| JPS6116530A (ja) | 半導体装置の製造方法 | |
| KR100250226B1 (ko) | 반도체 소자의 격리막 형성방법 | |
| KR960010461B1 (ko) | 반도체 소자의 필드산화막 형성방법 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| KR0139890B1 (ko) | 반도체 소자의 필드 산화막 제조방법 | |
| KR100453345B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| JPH0334425A (ja) | 半導体装置の製造方法 | |
| JP4171122B2 (ja) | 半導体素子のツインウエル形成方法 | |
| KR100379503B1 (ko) | 산화막형성방법 | |
| JPS62156839A (ja) | 半導体装置の製造方法 |