JPS6313193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6313193A JPS6313193A JP61157243A JP15724386A JPS6313193A JP S6313193 A JPS6313193 A JP S6313193A JP 61157243 A JP61157243 A JP 61157243A JP 15724386 A JP15724386 A JP 15724386A JP S6313193 A JPS6313193 A JP S6313193A
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- Pending
Links
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- 230000004044 response Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract 3
- 101100247316 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ras-1 gene Proteins 0.000 abstract 1
- 101100247323 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ras-2 gene Proteins 0.000 abstract 1
- 101150076031 RAS1 gene Proteins 0.000 description 7
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わシ、%にマルチアドレス
型の半導体記憶装置に関する。
型の半導体記憶装置に関する。
従来、この種の半導体記憶装置にアクセスするKFi、
第3図に示されて偽るように中央処理装置(以下、CP
Uという)等において、まずメモリアクセス用のアドレ
ス信号を送出し、続いてメモリ活性化信号(以下、MR
FQ入 リート/2イト制御信号RD、WRが出力され
る。行アドレスストローブ信号(以下、RASという)
はMRFQに基づき形成され、その後遅延回路によシア
ドレスの多重化信号(以下MPXという)、列アドレス
ストローブ信号(以下、CASという)が順次生成され
る。これに対して、記憶装置にあっては、RASが活性
化されると、まず行アドレスラッチ信号が制御回路によ
り出力され、行アドレスバ。
第3図に示されて偽るように中央処理装置(以下、CP
Uという)等において、まずメモリアクセス用のアドレ
ス信号を送出し、続いてメモリ活性化信号(以下、MR
FQ入 リート/2イト制御信号RD、WRが出力され
る。行アドレスストローブ信号(以下、RASという)
はMRFQに基づき形成され、その後遅延回路によシア
ドレスの多重化信号(以下MPXという)、列アドレス
ストローブ信号(以下、CASという)が順次生成され
る。これに対して、記憶装置にあっては、RASが活性
化されると、まず行アドレスラッチ信号が制御回路によ
り出力され、行アドレスバ。
ファは該行アドレスラッチ信号に応答して行アドレスを
ラッチし、真補信号となった行アドレス信号は行デコー
ダに送出される。その結果、メモリセルアレイの特定の
行線が選択される。続いて、制御回路はセンスアンプ活
性化信号を出力しメモリセルから読み出された情報の判
別がなされる。
ラッチし、真補信号となった行アドレス信号は行デコー
ダに送出される。その結果、メモリセルアレイの特定の
行線が選択される。続いて、制御回路はセンスアンプ活
性化信号を出力しメモリセルから読み出された情報の判
別がなされる。
RASから一定時間(tacI))経過後に活性化可能
となる列アドレスストローブ信号(以下、CASという
)に基づき列アドレス信号のラッチとデコードがなされ
、行アドレス信号と列アドレス信号とにより特定される
メモリセルのデータのみ出力バッファを経て外部に読み
出される。したがって、従来の半導体記憶装置へのアク
セスは、RASによシ制御され、遅延回路よりRASと
CASとの時間間隔(tncD)を適宜設定し、MPX
も該時間間隔(tRCD)中の適当な所で発生させなけ
れば所期のデータへのアクセスできなかった。
となる列アドレスストローブ信号(以下、CASという
)に基づき列アドレス信号のラッチとデコードがなされ
、行アドレス信号と列アドレス信号とにより特定される
メモリセルのデータのみ出力バッファを経て外部に読み
出される。したがって、従来の半導体記憶装置へのアク
セスは、RASによシ制御され、遅延回路よりRASと
CASとの時間間隔(tncD)を適宜設定し、MPX
も該時間間隔(tRCD)中の適当な所で発生させなけ
れば所期のデータへのアクセスできなかった。
〔9発明が解決しようとする問題点〕
上記従来例にあっては、所期のデータにアクセスするた
めには、時間間隔(tRCD)を適宜選定することが必
袂であ郵、この時間間隔(tico)を不当に長く設定
するとメモリサイクルタイムが長くなシ、システムパフ
ォーマンスが低下し、これを排除すべ(CASアクセス
時間(tcAc)の短い記憶装置を採用するとシステム
が高価になるいう問題点があった。
めには、時間間隔(tRCD)を適宜選定することが必
袂であ郵、この時間間隔(tico)を不当に長く設定
するとメモリサイクルタイムが長くなシ、システムパフ
ォーマンスが低下し、これを排除すべ(CASアクセス
時間(tcAc)の短い記憶装置を採用するとシステム
が高価になるいう問題点があった。
そこで、上記時間間隔(ticn)を発生する遅延回路
としては、遅延線で構成したものとD型フリ、プフロ9
.プにCPUクロックを供給して遅延を生じさせるもの
とが考えられるが、遅延線により構成された遅延回路は
高価であυ、しかも遅延時間の調整のためにタップを可
変にするとシステムの生産性が低下するという難点があ
る一方、D7リツプフロツプで構成された遅延回路は安
価なものの、遅延時間の調整には周期の異なるクロック
信号を必要としており、信号の取り扱いが難しくなるう
え、CPUクロックに対して2のべき数の関係を有する
クロックを形成すべく水晶発振器の周波数の増加を図る
と全体が高価になっていた。
としては、遅延線で構成したものとD型フリ、プフロ9
.プにCPUクロックを供給して遅延を生じさせるもの
とが考えられるが、遅延線により構成された遅延回路は
高価であυ、しかも遅延時間の調整のためにタップを可
変にするとシステムの生産性が低下するという難点があ
る一方、D7リツプフロツプで構成された遅延回路は安
価なものの、遅延時間の調整には周期の異なるクロック
信号を必要としており、信号の取り扱いが難しくなるう
え、CPUクロックに対して2のべき数の関係を有する
クロックを形成すべく水晶発振器の周波数の増加を図る
と全体が高価になっていた。
それで、CPUクロックの2または4倍程度のクロック
信号を使用すると遅延時間(tiLcl)) ノ設定
間隔が大きくなシ、メモリサイクルタイムが長くなりが
ちであるという欠点があっれ。
信号を使用すると遅延時間(tiLcl)) ノ設定
間隔が大きくなシ、メモリサイクルタイムが長くなりが
ちであるという欠点があっれ。
そこで、本発明は簡単な構成でメモリサイクルタイムの
短縮の可能な記憶装置を提供することを目的としている
。
短縮の可能な記憶装置を提供することを目的としている
。
〔問題点を解決するための手段、作用および効果〕本発
明は第1行アドレス信号によシ行アドレスラッチ信号を
形成し、第2行アドレス信号に基づき第1行アドレス信
号の供給後所定時間経過したら行アドレスラッチ信号以
外の内部制御信号を形成するようにしたことを要旨とし
ておシ、第1行アドレス信号の供給された制御部は該第
1行アドレス信号に基づき行アドレスラッチ信号を形成
し、アドレス部は行アドレスをラッチする。続いて、第
2行アドレス信号が制御部に供給されると、制御部は第
1行アドレス信号の供給後所定時間経過したら行アドレ
スラッチ信号以外の内部制御信号を形成する。したがっ
て、行アドレスラッチ信号をデータの読み出し、書き込
み等に必要な内部制御信号の発生に先立って発生させる
ことができるので、いわゆる行アドレス信号の先取りが
可能になシ、制御部の構成の変更だけでメモリサイクル
タイムの短縮を図ることができる。その結果、本発明に
係わる記憶装置によれば、簡単な構成でメモリサイクル
タイムの短縮を可能にすることができる。
明は第1行アドレス信号によシ行アドレスラッチ信号を
形成し、第2行アドレス信号に基づき第1行アドレス信
号の供給後所定時間経過したら行アドレスラッチ信号以
外の内部制御信号を形成するようにしたことを要旨とし
ておシ、第1行アドレス信号の供給された制御部は該第
1行アドレス信号に基づき行アドレスラッチ信号を形成
し、アドレス部は行アドレスをラッチする。続いて、第
2行アドレス信号が制御部に供給されると、制御部は第
1行アドレス信号の供給後所定時間経過したら行アドレ
スラッチ信号以外の内部制御信号を形成する。したがっ
て、行アドレスラッチ信号をデータの読み出し、書き込
み等に必要な内部制御信号の発生に先立って発生させる
ことができるので、いわゆる行アドレス信号の先取りが
可能になシ、制御部の構成の変更だけでメモリサイクル
タイムの短縮を図ることができる。その結果、本発明に
係わる記憶装置によれば、簡単な構成でメモリサイクル
タイムの短縮を可能にすることができる。
第1図は本発明の一実施例における制御部10の構成を
示すブロック図であシ、第2図は一実施例の主要なタイ
ミングを示す図である。この一実施例では第1行アドレ
スストローブ信号(以下1に11という)が活性化され
るとタイミングジェネレータ100が行アドレスラッチ
信号を出力し行アドレス信号を行アドレスノ(ツファ(
図示せず)にラッチさせる。この行アドレス信号のラッ
チは、他の内部制御信号の生成とは無関係になされるの
でプリチャージ期間中にも行なうことができ、メモリサ
イクルタイムの短縮に寄与できる。
示すブロック図であシ、第2図は一実施例の主要なタイ
ミングを示す図である。この一実施例では第1行アドレ
スストローブ信号(以下1に11という)が活性化され
るとタイミングジェネレータ100が行アドレスラッチ
信号を出力し行アドレス信号を行アドレスノ(ツファ(
図示せず)にラッチさせる。この行アドレス信号のラッ
チは、他の内部制御信号の生成とは無関係になされるの
でプリチャージ期間中にも行なうことができ、メモリサ
イクルタイムの短縮に寄与できる。
続いて、第2行アドレスストローブ信号(以下、RAS
2という)が活性化されるとタイミングジェネレータ1
01が行デコーダ指令信号、センスアンプ活性化信号等
を行デコーダ、センスアンプ(図示せず)に送出し、行
線の特定とメモリセルから読み出されたデータの判別が
なされる。ここで、タイミングジェネレータ100で発
生する行アドレスラッチ信号がタイミングジェネレータ
1010機能を制御しているので、RASIRAS2に
よるタイミングジェネレータ100゜102のレーシン
グを防止でき、RAS2の発生タイミングを容易にして
いる。センスアンプ活性化信号の出力によりタイミング
ジェネレータ102が機能できるようになfi、CAS
の入力により列アドレスラッチ、列デコーダ指令信号、
入出力バス(I10バス)アンプ活性化信号等が形成さ
れ、上記実施例ではRAS2′t−アドレス多重化信号
としてそのまま使えるうえ、RASlの供給される端子
とRAS2の供給される端子とを共通接続すれば従来の
記憶装置と同様に使用することもできる。
2という)が活性化されるとタイミングジェネレータ1
01が行デコーダ指令信号、センスアンプ活性化信号等
を行デコーダ、センスアンプ(図示せず)に送出し、行
線の特定とメモリセルから読み出されたデータの判別が
なされる。ここで、タイミングジェネレータ100で発
生する行アドレスラッチ信号がタイミングジェネレータ
1010機能を制御しているので、RASIRAS2に
よるタイミングジェネレータ100゜102のレーシン
グを防止でき、RAS2の発生タイミングを容易にして
いる。センスアンプ活性化信号の出力によりタイミング
ジェネレータ102が機能できるようになfi、CAS
の入力により列アドレスラッチ、列デコーダ指令信号、
入出力バス(I10バス)アンプ活性化信号等が形成さ
れ、上記実施例ではRAS2′t−アドレス多重化信号
としてそのまま使えるうえ、RASlの供給される端子
とRAS2の供給される端子とを共通接続すれば従来の
記憶装置と同様に使用することもできる。
第1図は本発明の一実施例における制御部のブロック図
、第2図は一実施例のタイミングチャート図、第3図は
従来例のタイミングチャート図である。 10・・・・・・制御部、100,101,102・・
・・・・タイミングジェネレータ、RASI・・・・・
・第1行アドレスストローブ信号、RAS2・・・・・
・M2行アドレスストローブ信号、CAS・・・・・・
列アドレスストローブ信号。
、第2図は一実施例のタイミングチャート図、第3図は
従来例のタイミングチャート図である。 10・・・・・・制御部、100,101,102・・
・・・・タイミングジェネレータ、RASI・・・・・
・第1行アドレスストローブ信号、RAS2・・・・・
・M2行アドレスストローブ信号、CAS・・・・・・
列アドレスストローブ信号。
Claims (1)
- 行アドレス信号と列アドレス信号とを行アドレススト
ローブ信号と列アドレスストローブ信号とに応答してそ
れぞれラッチするアドレス部と、該アドレス部にラッチ
された行アドレス信号と列アドレス信号とに基づきアド
レス指定される複数のメモリセルを有する記憶部と、上
記アドレス部に行アドレス信号をラッチさせる行アドレ
スラッチ信号と列アドレスラッチ信号とを含む内部制御
信号を形成する制御部とを含む半導体記憶装置において
、上記制御部は第1行アドレス信号に基づき行アドレス
ラッチ信号を形成し第2行アドレス信号に基づき第1行
アドレス信号の供給後所定時間経過すると、行アドレス
ラッチ信号以外の内部制御信号を形成するようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61157243A JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61157243A JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6313193A true JPS6313193A (ja) | 1988-01-20 |
Family
ID=15645375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61157243A Pending JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6313193A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5702303A (en) * | 1992-03-10 | 1997-12-30 | Kabushiki Kaisha Ace Denken | Game machine having a playing display screen |
JP2010279776A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2010279777A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2010279775A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2011015993A (ja) * | 2010-09-18 | 2011-01-27 | Sammy Corp | スロットマシン |
-
1986
- 1986-07-03 JP JP61157243A patent/JPS6313193A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5702303A (en) * | 1992-03-10 | 1997-12-30 | Kabushiki Kaisha Ace Denken | Game machine having a playing display screen |
JP2010279776A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2010279777A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2010279775A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
JP2011015993A (ja) * | 2010-09-18 | 2011-01-27 | Sammy Corp | スロットマシン |
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