JPS6313159B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル式全電子時計（以下デジタル
式時計の略）において、アナログ式時計に多用さ
れるリユーズ式の周回スイツチを用いて時刻修正
する機構に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a mechanism for adjusting the time in an all-electronic digital watch (hereinafter abbreviated as digital watch) using a reuse-type rotating switch, which is often used in analog watches.

本発明はデジタル式時計の時刻修正用入力機構
に周回スイツチを用い、その回転速度により時刻
修正用速送りクロツク信号を制御し、スイツチの
操作感と表示の変化を可能なかぎり平衡感をもた
せようとすることを目的とする。人の感覚として
スイツチをゆつくりと回転させた場合は表示の変
化、すなわち時刻修正量は少量の変化が適当だろ
うし、早く回転させた場合は多量の変化が適当と
考えられる。本発明による機構では以下に述べる
ように、適切な時刻修正量を決定できる。ここで
スイツチ回転速度が速い場合に、その速度に対応
させて修正量を多くしたいとき、多数の速送リク
ロツクを時間計数器やカウンタの下位ビツトへ入
力させなければならない。例えば、そのカウンタ
を分カウンタとし、スイツチ回転速度が速いとき
の１回の修正量を32分とする。人がスイツチを回
転させる時間を考慮してそれとの対応をとりなが
ら修正に要する時間を0.25秒と試算すると、この
場合には修正用速送りクロツクは32／0.25＝128
Hzで送られなければならない。しかし、128Hzで
表示が変化したときには、変化が速すぎて表示の
自走感がほとんど得られない。また32個のクロツ
ク数を制御することは、ゲート数の増加等回路上
において大きな負担となる。ここで本発明による
ように、スイツチ回転速度が速い時に分カウンタ
中の10分カウンタ最下位ビツトに４個のクロツク
を入力させれば、修正量は40分となる。しかも表
示にある程度の自走感が得られるような周波数、
例えば32Hzでクロツクを入力させれば、修正に要
する時間は0.12秒と前の例の半分となる。また、
クロツク数制御に対する回路の負担も構成として
例えば、カウンタを用いて制御することを考えれ
ば、およそ半分となる。 The present invention uses a rotating switch in the time adjustment input mechanism of a digital watch, and controls a fast-feeding clock signal for time adjustment based on the rotation speed of the rotating switch, thereby creating a sense of balance between the switch's operating feel and the change in display as much as possible. The purpose is to In terms of human perception, if the switch is rotated slowly, a small change in the display, ie, the amount of time adjustment, would be appropriate, and if the switch is rotated quickly, a large change would be appropriate. With the mechanism according to the present invention, an appropriate amount of time adjustment can be determined as described below. Here, if the switch rotational speed is high and it is desired to increase the amount of correction corresponding to the speed, it is necessary to input a large number of fast feed reclocks to the lower bits of the time counter or counter. For example, assume that the counter is a minute counter, and that the amount of correction per time when the switch rotation speed is high is 32 minutes. Taking into account the time it takes for a person to rotate the switch, and calculating the time required for correction to be 0.25 seconds, in this case, the correction speed clock is 32/0.25 = 128
Must be sent in Hz. However, when the display changes at 128Hz, the change is so fast that the display hardly feels like it's running on its own. Furthermore, controlling the number of 32 clocks places a large burden on the circuit, such as an increase in the number of gates. According to the present invention, if four clocks are input to the least significant bit of the 10 minute counter in the minute counter when the switch rotation speed is high, the amount of correction will be 40 minutes. Moreover, the frequency is such that the display has a certain degree of free-running feeling.
For example, if the clock is input at 32Hz, the time required for correction will be 0.12 seconds, which is half of the previous example. Also,
The burden on the circuit for controlling the number of clocks is also approximately halved if control is performed using a counter, for example.

このクロツク数制御の構成としても、速送りク
ロツク数をカウンタで計数して制御する構成とク
ロツク入力後の時間を測定し制御する構成の二つ
が考えられる。 There are two conceivable configurations for this clock number control: a configuration in which the number of fast-feed clocks is counted and controlled by a counter, and a configuration in which the time after clock input is measured and controlled.

以下、実際の回路例について説明する。 An actual circuit example will be described below.

第１図において、SW₂は回路のフリツプ、フロ
ツプ、カウンタ類へのリセツト・スイツチであ
り、SW₁は時刻修正用周回スイツチである。これ
らのスイツチは互いに連動しており、SW₂が入力
ののちにSW₁が入力されるとする。例えば、この
周回スイツチが「押し込み」と「引き出し」の二
安定であるとして、「引き出し」でSW₂が入力さ
れ、引き出した位置で周回を行うとSW₁がオンオ
フされることを考えればよい。 In FIG. 1, SW ₂ is a reset switch for circuit flips, flops, and counters, and SW ₁ is a circuit switch for time correction. These switches are interlocked with each other, and it is assumed that SW ₁ is input after SW ₂ . For example, suppose that this rotating switch is bistable with "push in" and "pull out", and SW ₂ is input when "pull out", and SW ₁ is turned on and off when the switch is rotated in the pulled out position.

この例では分修正について述べる。なお、全て
フリツプ・フロツプは１／２のカウンタ構成となつ ている。 This example describes minute correction. Note that all flip-flops have a 1/2 counter configuration.

第１図４０は、スイツチSW₁，SW₂のスイツチ
信号を形成するスイツチ信号形成回路であり、そ
の内の４３はパルス形成回路であつて、修正信号
又は修正を制御するためのパルスを発生する。４
１はスイツチSW₁の周回速度を検出する検出回路
であり、４２は分カウンタ３５、10分カウンタ３
６へ修正信号を供給する修正回路である。２７は
早送り修正信号の数を制御するクロツク数計測用
カウンタである。検出回路４１ではスイツチの回
転速度を高速域、中速域、低速域の三段階に分け
て、スイツチのON−OFF−ON時間をｔとした
とき、高速域としてｔ≦62.5（msec）、中速域と
して62.5（msec）≦ｔ≦250（msec）、低速域として
250（msec）≦ｔ、のいずれであるかを検出する。 40 in FIG. 1 shows a switch signal forming circuit that forms switch signals for the switches SW ₁ and SW ₂ , 43 of which is a pulse forming circuit that generates a correction signal or a pulse for controlling the correction. . 4
1 is a detection circuit that detects the rotation speed of switch SW ₁ , and 42 is a minute counter 35 and a 10 minute counter 3.
This is a correction circuit that supplies a correction signal to 6. 27 is a clock number counter for controlling the number of fast forward correction signals. The detection circuit 41 divides the rotational speed of the switch into three stages: high speed range, medium speed range, and low speed range, and when the ON-OFF-ON time of the switch is t, the high speed range is t≦62.5 (msec), and the middle speed range is t≦62.5 (msec). 62.5 (msec)≦t≦250 (msec) as a speed range, and as a low speed range
Detect whether 250 (msec)≦t.

この時間幅は若干の誤差を含み、その誤差は時
間測定用カウンタ（この例では７）への入力クロ
ツクで変化する。 This time width includes a slight error, and the error changes with the input clock to the time measuring counter (7 in this example).

修正回路４２では、分カウンンタ３５にORゲ
ートを介してAND４からの１パルスの修正信号
又はAND３１からの32Hzの修正信号を入力し、
10分カウンタ３６にはAND３３を介して32Hzの
修正信号を入力する。ANDゲート３１，３３は
検出回路４１の検出出力によつて開閉制御され
る。即ち、250msec≦ｔのときには１パルスづつ
の修正をORゲート３２を介して行い、62.5msec
≦ｔ≦250msecのときには分カウンタ３５に
ANDゲート３１、ORゲート３２を介して32Hzの
早送り修正信号を供給しｔ≦62.5msecのときに
はORゲート３２、ANDゲート３１，３３を介し
て分カウンタ３５及び10分カウンタ３６の両方に
32Hzの修正信号を供給する。 In the correction circuit 42, the one-pulse correction signal from AND4 or the 32Hz correction signal from AND31 is input to the minute counter 35 via an OR gate.
A 32 Hz correction signal is input to the 10 minute counter 36 via AND33. The AND gates 31 and 33 are controlled to open and close by the detection output of the detection circuit 41. In other words, when 250msec≦t, correction is made one pulse at a time via the OR gate 32, and 62.5msec
When ≦t≦250msec, the minute counter 35
A 32Hz fast forward correction signal is supplied via the AND gate 31 and the OR gate 32, and when t≦62.5msec, it is sent to both the minute counter 35 and the 10 minute counter 36 via the OR gate 32 and AND gates 31 and 33.
Provides a 32Hz correction signal.

次に詳細な動作を説明する。 Next, detailed operation will be explained.

２は４段のシフトレジスタ（そのクロツク信号
は高周波信号とし、この例では1024Hz）、７は４
段の時間測定用カウンタ、２７は２段のカウンタ
である。カウンタ内のＱあるいはにつく添数字
はカウンタ内の数字番目の段のフリツプフロツプ
のＱあるいはであることを示す。 2 is a 4-stage shift register (its clock signal is a high frequency signal, in this example 1024Hz), and 7 is a 4-stage shift register.
The stage time measurement counter 27 is a two-stage counter. The subscript number attached to Q or the number in the counter indicates the Q or the number of flip-flops in the numbered stage in the counter.

最初にSW₂がONすると、SW₂が操作された瞬
時だけ回路内のカウンタ類にリセツトがかかる。
ここで１はチヤタリング防止回路であつて、SW₂
側のものは微分回路を含む。７はスイツチのON
−OFF−ONの時間を検出するための時間測定用
カウンタであり、リセツト後７の₄はHighレベ
ル（以下「Ｈ」と略）となり、AND６を解除し
てカウンタ７に32Hzのクロツクを入力する。OR
５からの信号がしばらく入らないと32Hz信号が７
に８個入力の後に７の₄は、LOWレベル（以下
「Ｌ」と略）となり、AND６からの32Hz信号を禁
止し、この状態でカウンタ７は維持される。 When SW ₂ is first turned on, the counters in the circuit are reset for the instant that SW ₂ is operated.
Here, 1 is a chattering prevention circuit, and SW ₂
The side one contains a differentiator circuit. 7 is the switch ON
This is a time measurement counter for detecting the -OFF-ON time. After being reset, ₄ of 7 becomes High level (hereinafter abbreviated as "H"), AND6 is canceled and a 32Hz clock is input to counter 7. . OR
If the signal from 5 does not come in for a while, the 32Hz signal will change to 7.
After 8 inputs, ₄ of 7 becomes LOW level (hereinafter abbreviated as "L"), inhibits the 32Hz signal from AND6, and counter 7 is maintained in this state.

以後、時間測定用カウンタはＲ端子の信号の間
隔が250msecより大きいか小さいかを測定し、そ
の状態を₄に出力することになる。即ち、Ｒ端
子の入力信号の間隔が250msecより小さい時には
Ｑ₄は「Ｌ」にはならず、間隔が250msecより大
きくなつたときだけ「Ｌ」を出力する。 Thereafter, the time measurement counter will measure whether the interval between the signals at the R terminal is larger or smaller than 250 msec, and will output the state to ₄ . That is, when the interval between input signals at the R terminal is smaller than 250 msec, _Q4 does not go to "L", and outputs "L" only when the interval becomes larger than 250 msec.

第２図のタイミングチヤート中の2Dの信号は
（第２図中の左部の数字は、第１図内のゲート番
号と対応し、右部の波形はそれぞれの出力信号で
ある。）シフトレジスタ２の入力信号であり、
SW₁の出力からチヤタリング防止回路１によりチ
ヤタリングを除去した出力である。２のそれぞれ
のＱ，出力でAND３，４により２のＤ信号の
微分信号をつくる（第２図参照）。第２図の信号
３，４とも1msecの幅をもち、３の信号は４の信
号に対して1msec遅延している。SW₂によるリセ
ツトの後のSW₁のスイツチ入力による４の出力は
（第２図ａのパルス）OR３２より分カウンタ３
５へ１分修正クロツクとして入る。これは時間測
定用カウンタ７がSW₂によるリセツト後、７の
_４が「Ｌ」になるまでの時間内即ち、250msec以
内にSW₁がONされることは実質的にあり得ない
ため、７の₄は「Ｌ」であり、このためNAND
８でAND４の出力信号が禁止され32Hzの早送り
修正信号が分カウンタ３５，３６に入力されるこ
となく、分カウンタには１分修正のクロツクが入
力されるのみである。なぜならフリツプフロツプ
２８Ｑが「Ｌ」なのでAND２０，２１が「Ｌ」
出力であるから、NOR２６は「Ｈ」出力となり、
AND３１が禁止されるためである。 The 2D signals in the timing chart in Figure 2 are shift registers (the numbers on the left in Figure 2 correspond to the gate numbers in Figure 1, and the waveforms on the right are the respective output signals). 2 input signal,
This is the output obtained by removing chattering from the output of SW ₁ by the chattering prevention circuit 1. A differential signal of the D signal of 2 is created by AND3 and 4 at each Q and output of 2 (see Fig. 2). Signals 3 and 4 in FIG. 2 both have a width of 1 msec, and signal 3 is delayed by 1 msec with respect to signal 4. After the reset by SW ₂ , the output of 4 due to the switch input of SW ₁ (pulse in Figure 2 a) is output from the minute counter 3 by OR32.
5 as a one-minute correction clock. This means that after the time measurement counter 7 is reset by SW ₂ ,
Since it is virtually impossible for SW ₁ to be turned on within the time it takes for ₄ to become "L", that is, within 250 msec, ₄ of 7 is "L", and therefore NAND
8, the output signal of AND4 is inhibited, and the 32 Hz fast forward correction signal is not input to the minute counters 35, 36, and only the one minute correction clock is input to the minute counter. Because flip-flop 28Q is "L", AND20 and 21 are "L"
Since it is an output, NOR26 becomes an “H” output,
This is because AND31 is prohibited.

次に３の信号a′はOR５を通してカウンタ７に
リセツトをかける。７の₄は「Ｈ」となり６と
８の各ゲートを解除する。７のカウンタには32Hz
信号がクロツクとして入り計数する。次にａ−ｂ
時間ｔが62.5（msec）≦ｔ≦250（msec）となるよ
うなスイツチ入力がなされるとする。４の出力ｂ
はNAND８を通ししてフリツプフロツプ１１の
クロツクとなると同時に、フリツプフロツプ１１
のＱ出力で選択されたAND１３に入力する。
AND１３の出力信号（第２図参照）によりラツ
チ１６にカウンタ７の内容（７のQ₂とQ₃のNOR
９による信号−第２図参照）を書き込む。この信
号は「Ｌ」を書き込む。同時に１３の出力信号は
NAND１４からフリツプフロツプ１８へクロツ
クとして入力される。１８のＱ出力は第２図にあ
るように「Ｌ」から「Ｈ」へ立上り、この信号が
AND１３をしばらくの間禁止し、AND２１では
フリツプフロツプ２８のの「Ｈ」出力と共に２
１の出力を「Ｌ」から「Ｈ」とする。２１の出力
が「Ｈ」となるとトランスミツシヨンゲート２２
を開いて、ラツチ１６のＱの内容「Ｌ」を送り出
す。この「Ｌ」信号によりAND３３は閉じてい
るが、AND２１の出力が「Ｈ」（第２図参照）と
なるから、NOR２６の出力は「Ｌ」となり、
AND３１からは32Hz信号がOR32を経て分カウン
タへ入力される。このように、早送り修正信号は
分カウンタ３５へは入力されるが10分カウンタ３
６へは入力されない。またこの時の早送り修正信
号のクロツク数はAND３１を介した32Hz信号が
カウンタ２７で計数される。同信号を計数中に
27Q₂の信号（カウンタ２７がクロツクを４個計
数するとQ₂に１個の信号がでる）がフリツプフ
ロツプ２８へクロツクとして入力し、２７Q₂の
信号と２８ＱのOR２９を介した信号がさらに１
８のクロツクとなる。（第２図の各タイミングチ
ヤート参照）２８Ｑが「Ｌ」から「Ｈ」へ立ち上
がるとフリツプフロツプ１８のＱは「Ｌ」となる
ため２１の出力は「Ｌ」となり、トランスミツシ
ヨンゲート２２は閉じてラツチ１６からの読み出
しは終りスイツチ入力微分信号ｂによる早送り修
正信号は４個のクロツク（第２図中の３１の信号
で最初の４個のパルス）を分カウンタ３５へ入力
させて終える。 Next, the signal a' of 3 resets the counter 7 through OR5. ₄ of 7 becomes "H" and releases each gate of 6 and 8. 32Hz for counter 7
The signal is input as a clock and counted. then a-b
Assume that a switch input is made such that the time t satisfies 62.5 (msec)≦t≦250 (msec). 4 output b
becomes the clock of flip-flop 11 through NAND8, and at the same time becomes the clock of flip-flop 11.
Input to AND13 selected by the Q output of .
The output signal of AND13 (see Figure 2) causes latch 16 to read the contents of counter 7 (NOR of _Q2 and _Q3 of 7).
9 (see FIG. 2). This signal writes "L". At the same time, 13 output signals are
It is input from NAND 14 to flip-flop 18 as a clock. The Q output of 18 rises from "L" to "H" as shown in Figure 2, and this signal
AND13 is disabled for a while, and AND21 is set to 2 along with the "H" output of flip-flop 28.
1's output from "L" to "H". When the output of 21 becomes "H", the transmission gate 22
is opened to send out the content "L" of Q of latch 16. This "L" signal closes AND33, but since the output of AND21 becomes "H" (see Figure 2), the output of NOR26 becomes "L",
A 32Hz signal is input from AND31 to the minute counter via OR32. In this way, the fast forward correction signal is input to the minute counter 35, but not to the 10 minute counter 3.
6 is not input. Further, the number of clocks of the fast forward correction signal at this time is a 32 Hz signal passed through the AND 31 and is counted by the counter 27. While counting the same signal
The signal of 27Q ₂ (when the counter 27 counts 4 clocks, one signal is output to Q ₂ ) is input to the flip-flop 28 as a clock, and the signal of 27Q ₂ and the signal via the OR 29 of 28Q are further input to the flip-flop 28.
8 clock. (Refer to each timing chart in Fig. 2) When 28Q rises from "L" to "H", the Q of flip-flop 18 becomes "L", so the output of flip-flop 21 becomes "L", and the transmission gate 22 closes. Reading from latch 16 is completed, and the fast forward correction signal by switch input differential signal b is completed by inputting four clocks (the first four pulses of signal 31 in FIG. 2) to minute counter 35.

ところで、AND４の出力ｂがでた後で、わず
かに遅延してAND３の信号b′が時間測定用カウ
ンタ７に再びリセツトをかけ、次のスイツチ入力
微分信号にそなえて計数を始める。 By the way, after the output b of AND4 is output, the signal b' of AND3 resets the time measuring counter 7 again with a slight delay and starts counting in preparation for the next switch input differential signal.

ｂの後にｂ−ｃ時間ｔがｔ≦62.5（mesc）とな
るようなスイツチ入力がなされ信号ＣがAND４
より出力されるとフリツプフロツプ１１のＱが
「Ｈ」となつているためAND１２が選択される。
１２の出力信号によりラツチ１７にはNOR９の
出力「Ｈ」が書き込まれ、同時にフリツプフロツ
プ１９のＱは「Ｌ」から「Ｈ」へ立ち上がる。こ
こでNOR９の出力はｂ−ｃ時間ｔがｔ≦
62.5msecのため「Ｈ」となつている。そして
AND２１とトランミツシヨンゲート２２による
ラツチ１６の読み出しがフリツプフロツプ２８の
Ｑ出力が「Ｈ」から「Ｌ」へ変ることにより終え
ると、２８のＱの「Ｈ」信号と１９のＱの「Ｈ」
信号からAND２０の出力信号は「Ｈ」となりト
ランスミツシヨンゲート２４が開いて１７のＱの
内容が読み出される。１７のＱは「Ｈ」であるか
らAND３３は解除され、AND３１の出力信号が
10分カウンタ３６へ入力される。AND３１は２
０の出力が「Ｈ」なので、NOR２６の出力が
「Ｌ」となり32Hz信号を通過させ、OR３２ある
いはAND３３、OR３４のゲートを介して分カウ
ンタ３５、10分カウンタ３６のいずれにも早送り
修正信号を入力させることになる。ここで10分カ
ウンタ３６と同時に分カウンタ３５にも修正信号
を供給するのは、10分カウンタが修正されている
際に分カウンタが停止していると、10分桁のみの
表示が変化し、分桁の表示が停止することにな
り、使用者の回転スイツチの回転操作に対応して
表示が変化するという一体感がそこなわれるため
である。クロツク個数の制御はカウンタ２７がク
ロツク４個計数したときに出力するQ₂からの信
号でフリツプフロツプ２８のＱの内容を換えるこ
とによりAND２０の出力が「Ｌ」となるから、
NOR２６は「Ｈ」出力となりAND３１を禁止
し、早送り修正信号のカウンタへの入力を止め
る。この間に分カウンタ３５、10分カウンタ３６
には第２図の３１，３３の出力信号を見るとわか
るように（ｃ信号による３１の出力信号は後の４
個のパルス）それぞれに４個のクロツクが入り、
合せて44分の修正を行うことになる。 After b, a switch input is made such that b-c time t becomes t≦62.5 (mesc), and signal C becomes AND4.
When the signal is output from the flip-flop 11, since the Q of the flip-flop 11 is "H", AND12 is selected.
The output signal of NOR9 is written to the latch 17 by the output signal of 12, and at the same time, the Q of the flip-flop 19 rises from "L" to "H". Here, the output of NOR9 is that b-c time t is t≦
Because it is 62.5msec, it is "H". and
When the reading of latch 16 by AND 21 and transmission gate 22 is completed by the Q output of flip-flop 28 changing from "H" to "L", the "H" signal of Q 28 and the "H" signal of Q 19 are completed.
From the signal, the output signal of AND20 becomes "H", transmission gate 24 is opened, and the contents of Q of 17 are read out. Since Q of 17 is "H", AND33 is canceled and the output signal of AND31 is
It is input to the 10 minute counter 36. AND31 is 2
Since the output of 0 is "H", the output of NOR26 becomes "L", passing the 32Hz signal, and inputting the fast forward correction signal to both the minute counter 35 and 10 minute counter 36 via the gates of OR32, AND33, and OR34. I will let you do it. The reason why the correction signal is supplied to the minute counter 35 at the same time as the 10-minute counter 36 is that if the minute counter is stopped while the 10-minute counter is being corrected, only the display of the 10-minute digit changes. This is because the display of the minute digits stops, and the sense of unity that the display changes in response to the user's rotation of the rotary switch is lost. The number of clocks is controlled by changing the contents of Q of flip-flop ₂₈ with the signal from Q2 output when counter 27 counts four clocks, so that the output of AND20 becomes "L".
NOR26 outputs "H", inhibits AND31, and stops inputting the fast forward correction signal to the counter. During this time, minute counter 35, 10 minute counter 36
As can be seen from the output signals 31 and 33 in Figure 2 (the output signal 31 due to the c signal is
(pulses) each contains 4 clocks,
A total of 44 minutes of revisions will be required.

ところで、スイツチ入力微分パルスｃの後に第
２図のように４個の修正パルスが完了する前の短
い時間間隔でSW₁の入力があつてAND４よりｄ
パルスが出力されたとすれば、このときフリツプ
フロツプ１８，１９の各Ｑ出力は共に「Ｈ」であ
るから、NAND２５は「Ｌ」出力となりｄパル
スはNAND８で禁止される。これはスイツチ入
力微分信号のパルス間隔に対するカウンタ７の内
容が１６，１７の各ラツチに書きこまれ、それに
対する早送り修正信号の分カウンタ３５、10分カ
ウンタ３６へ入力が完了されない限りは、その後
のAND４出力の微分信号はNAND８あるいは
AND１２，１３で禁止される。 By the way, after the switch input differential pulse c, there is an input of SW ₁ in a short time interval before the completion of the four correction pulses as shown in Fig. 2, and the result is d from AND4.
If a pulse is output, the Q outputs of flip-flops 18 and 19 are both "H" at this time, so NAND25 outputs "L" and the d pulse is inhibited by NAND8. This is because the contents of the counter 7 for the pulse interval of the switch input differential signal are written to each latch 16 and 17, and unless the input of the corresponding fast forward correction signal to the minute counter 35 and 10 minute counter 36 is completed, the subsequent The differential signal of AND4 output is NAND8 or
Prohibited by AND12,13.

また、第２図のようにAND４出力ｄパルスの
後は、AND３出力のｄによりカウンタ７はリセ
ツトがかかり、再び32Hz信号の計数を始めるが
SW₁をゆつくり操作した場合にはカウンタ７は32
Hz信号を８個計数し、つまり８／32＝250（msec）
のSW₂非入力時間の計測を終えNAND８とAND
６を禁止し、次にスイツチが入力してAND４か
ら微分パルスが出力した場合、AND４からの微
分パルスのみが分カウンタへ入力し、１分修正が
行なわれる。 Also, as shown in Figure 2, after the AND4 output d pulse, the counter 7 is reset by the AND3 output d and starts counting the 32Hz signal again.
If SW ₁ is operated slowly, counter 7 will be 32.
Count 8 Hz signals, that is 8/32 = 250 (msec)
After measuring the SW ₂ non-input time, NAND8 and AND
6 is inhibited, and then the switch is input and a differential pulse is output from AND4, only the differential pulse from AND4 is input to the minute counter, and a one-minute correction is performed.

このようにスイツチの回転速度、すなわち入力
速度はスイツチON−OFF−ON間隔を計測し、
速度を３段階に別けそれぞれに修正量、すなわち
速送りクロツク数を制御することができる。この
例の最多速送りを分カウンタにのみクロツクを入
力して行なおうとすれば、クロツク数計測用カウ
ンタ２７はバイナリカウンタを用いた場合、44分
修正に最も近い32分修正を行なうために、さらに
３段のフリツプフロツプを付加しなければならな
いし、クロツクを32Hzで速送りしたとすれば、
32／32＝１（sec）もの時間がかかり、表示の変化
に緩慢さを感ぜざるを得なくなる。しかも10分カ
ウンタへも速送りクロツクを入力させる本発明例
に比して修正量は少ない。 In this way, the rotation speed of the switch, that is, the input speed, is determined by measuring the switch ON-OFF-ON interval.
The speed can be divided into three stages and the amount of correction, that is, the number of rapid feed clocks, can be controlled for each stage. If we try to perform the maximum speed feed in this example by inputting the clock only to the minute counter, if a binary counter is used as the clock number counter 27, in order to perform the 32-minute correction that is closest to the 44-minute correction, In addition, three stages of flip-flops must be added, and if the clock is fast-fed at 32Hz,
It takes 32/32=1 (sec), and you cannot help but feel that the display changes slowly. Furthermore, the amount of correction is smaller than in the example of the present invention in which the fast feed clock is also input to the 10 minute counter.

以上、周回スイツチを用いて時刻修正を行なう
ことに関する本発明の具体例を述べたが、この機
構を用いれば、少ないスイツチの回転で多量の修
正が可能であるし、速い回転速度で多量の修正を
行なう場合でも修正時間は短い時間内ですませる
ことが可能であり、時間計数用カウンタの上位ビ
ツトにも時間修正速送りクロツクを入力させるた
め、比較的低周波数のクロツク信号で各ビツトへ
修正信号を入力でき、表示についても違和間を感
じさせない速度で変化させることができる。 Above, we have described a specific example of the present invention in which the time is adjusted using a rotating switch. If this mechanism is used, a large amount of correction can be made with a small number of switch rotations, and a large amount of correction can be made with a high rotation speed. Even when performing this, the correction time can be shortened, and since the time correction speed feed clock is also input to the upper bits of the time counting counter, the correction signal is sent to each bit using a relatively low frequency clock signal. can be input, and the display can be changed at a speed that does not make the user feel uncomfortable.

この例では分カウンタ内での１分カウンタ及び
10分カウンタについて述べたが、日修正を行なう
場合では日カウンタ内の１日カウンタと10日カウ
ンタのそれぞれを分カウンタの場合のように取り
扱えば同様の修正機構を取り入れることが可能で
ある。 In this example, the 1 minute counter and
Although the 10-minute counter has been described above, when correcting the date, it is possible to incorporate a similar correction mechanism by treating each of the 1-day counter and 10-day counter within the day counter as if they were minute counters.

このように、本発明では、周回スイツチの回転
速度に応じて、回転速度が遅い場合には下位桁の
みに修正信号を供給し、回転速度が所定値より速
い場合には上位桁に修正信号を供給し、修正量を
多くすると共に、この時に同時に下位桁にも修正
信号を供給している。この構成により、修正量が
多い場合にも迅速な修正を可能にすると共に、使
用者の回転操作に対応した修正が行なわれている
という操作と表示の変化の一体感をもたせ、操作
性を向上させることが可能となる。 In this way, in the present invention, depending on the rotational speed of the orbiting switch, if the rotational speed is slow, a correction signal is supplied only to the lower digits, and if the rotational speed is faster than a predetermined value, a correction signal is supplied to the upper digits. At the same time, a correction signal is also supplied to the lower digits at the same time. This configuration makes it possible to make quick corrections even when the amount of correction is large, and also improves operability by providing a sense of unity between operation and display changes, where corrections are made in response to the user's rotational operations. It becomes possible to do so.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本機構の基本的構成例を示す図であ
る。第２図は第１図中の各部のタイミングチヤー
トである。 １……チヤタリング防止回路、２……４段シフ
トレジスタ、３，４……入力信号微分用ANDゲ
ート、７……４段カウンタ、１１……ラツチ指定
用フリツプフロツプ、１６，１７……記憶用ラツ
チ、１８，１９……ラツチ読み出し用フリツプフ
ロツプ、２２，２３，２４……トランスミツシヨ
ンゲート、２７……２段カウンタ、２８……ラツ
チ指定用フリツプフロツプ、３５……１分カウン
タ、３６……10分カウンタ、４０……スイツチ信
号形成回路、４１……検出回路、４２……修正回
路。 FIG. 1 is a diagram showing an example of the basic configuration of this mechanism. FIG. 2 is a timing chart of each part in FIG. 1. 1...Chattering prevention circuit, 2...4-stage shift register, 3, 4...AND gate for input signal differentiation, 7...4-stage counter, 11...flip-flop for latch specification, 16, 17...memory latch , 18, 19...Flip-flop for latch readout, 22, 23, 24...Transmission gate, 27...2-stage counter, 28...Flip-flop for latch specification, 35...1 minute counter, 36...10 minutes Counter, 40... switch signal forming circuit, 41... detection circuit, 42... correction circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 発振器、分周器、計数器、デコーダ及び表示
手段を有する電子時計の時刻修正機構において、
外部操作部材としての周回スイツチSW₁及び開閉
スイツチSW₂、前記周回スイツチの信号から第１
及び第２のパルス信号を形成するパルス形成回路
４３，２，３，４、前記第１のパルス信号及び前
記開閉スイツチからの信号をリセツト端子に入力
すると共に第１のクロツク信号を計数する時間測
定用カウンタ７、前記時間測定用カウンタ７の、
前記周回スイツチの回転速度の測定値が中速域で
あるときに第１のレベル、高速域であるときに反
転した第２レベルとなる出力状態を記憶する第１
及び第２のラツチ回路１６，１７、前記第２のパ
ルス信号及び前記時間測定用カウンタの前記周回
スイツチの回転速度の測定値が低速域であること
を示す出力を入力する第１のフリツプフロツプ１
１、前記第１のフリツプフロツプの出力により前
記第２のパルス信号を前記第１のラツチ回路１６
又は前記第２のラツチ回路１７に書き込み信号と
して振り分け供給する第１のゲート回路１２，１
３、前記第１及び第２のラツチ回路の出力の通過
をそれぞれ制御する第３のゲート回路２２，２
４、前記第３のゲート回路の開閉を制御する第４
のゲート回路２０，２１，２６、早送り修正信号
を入力すると共に前記第４のゲート回路の出力に
よつて開閉制御される第５のゲート回路３１、前
記第５のゲート回路から出力される早送り修正信
号の数を計数するクロツク数測定用カウンタ２
７、前記クロツク数測定用カウンタの出力を第２
のクロツク信号として入力し前記第５のゲート回
路から出力される前記早送り修正信号の数が所定
数で停止するよう前記第４のゲート回路を制御す
る第２のフリツプフロツプ１８，１９，２８、前
記第２のパルス信号と前記第５のゲート回路３１
の出力を入力し、前記計数器の修正桁の下位桁３
５に前記周回スイツチの回転速度が低速域にある
ときには前記第２のパルス信号を、中速域又は高
速域にあるときには前記早送り修正信号をそれぞ
れ修正信号として供給する第６のゲート回路３２
及び、前記第５のゲート回路の出力を入力し、前
記第１及び第２のラツチ回路の出力によつて前記
周回スイツチの回転速度が高速域にあるときにの
み前記早送り修正信号を前記修正桁の上位桁３６
に供給する第７のゲート回路３３よりなることを
特徴とする電子時計の時刻修正機構。1. In the time adjustment mechanism of an electronic watch having an oscillator, a frequency divider, a counter, a decoder, and a display means,
A rotating switch SW ₁ and an opening/closing switch SW ₂ as external operating members, the first
and a pulse forming circuit 43, 2, 3, 4 that forms a second pulse signal, and a time measurement that inputs the first pulse signal and the signal from the open/close switch to a reset terminal and counts the first clock signal. the counter 7 for time measurement, the counter 7 for time measurement,
A first output state that stores an output state that is a first level when the measured value of the rotational speed of the orbiting switch is in a medium speed range and is an inverted second level when it is in a high speed range.
and a second latch circuit 16, 17, a first flip-flop 1 which receives the second pulse signal and an output indicating that the measured value of the rotational speed of the rotation switch of the time measurement counter is in the low speed range.
1. The second pulse signal is sent to the first latch circuit 16 by the output of the first flip-flop.
Or the first gate circuit 12,1 which distributes and supplies the write signal to the second latch circuit 17.
3. Third gate circuits 22, 2 that respectively control passage of the outputs of the first and second latch circuits.
4. A fourth gate circuit that controls opening and closing of the third gate circuit.
gate circuits 20, 21, and 26, a fifth gate circuit 31 which inputs a fast-forward correction signal and whose opening/closing is controlled by the output of the fourth gate circuit, and a fast-forward correction output from the fifth gate circuit. Clock number measurement counter 2 that counts the number of signals
7. The output of the clock number measurement counter is
a second flip-flop 18, 19, 28 for controlling the fourth gate circuit so that the number of fast-forward correction signals inputted as a clock signal of the fifth gate circuit and output from the fifth gate circuit stops at a predetermined number; 2 pulse signal and the fifth gate circuit 31
Input the output of
5, a sixth gate circuit 32 which supplies the second pulse signal as a correction signal when the rotational speed of the circulation switch is in a low speed range, and supplies the fast forward correction signal as a correction signal when the rotational speed is in a medium or high speed range.
The output of the fifth gate circuit is input, and the fast forward correction signal is set to the correction digit only when the rotational speed of the circulating switch is in a high speed range by the output of the first and second latch circuits. upper digit 36
A time adjustment mechanism for an electronic watch, characterized by comprising a seventh gate circuit 33 that supplies a voltage to the clock.