JPH0616360Y2 - Digital clock correction circuit - Google Patents
Digital clock correction circuitInfo
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- JPH0616360Y2 JPH0616360Y2 JP1990027269U JP2726990U JPH0616360Y2 JP H0616360 Y2 JPH0616360 Y2 JP H0616360Y2 JP 1990027269 U JP1990027269 U JP 1990027269U JP 2726990 U JP2726990 U JP 2726990U JP H0616360 Y2 JPH0616360 Y2 JP H0616360Y2
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Description
【考案の詳細な説明】 (産業上の利用分野) 本考案は、デジタル時計の修正回路に関するものであ
り、特に特定の時間帯には複数の修正用スイツチのいず
れを操作しても時刻をリセツトすることができるものに
関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a correction circuit for a digital timepiece, and in particular, resetting the time by operating any of a plurality of correction switches during a specific time zone. Regarding what you can do.
(従来の技術) 従来のデジタル時計においては、一般に時桁及び分桁を
それぞれ修正するスイツチと秒を含めたリセツトを行な
うリセツトスイツチ等が設けられており、それぞれのス
イツチを操作することにより各桁を修正していた。(Prior Art) Conventional digital timepieces are generally provided with a switch for correcting the hour and minute digits and a reset switch for resetting including the seconds. By operating each switch, each digit is adjusted. Had been fixed.
(考案が解決しようとする課題) 一般に時刻を合わせるときには、正時の時報に合わせる
ことが多い。(Problems to be solved by the invention) Generally, when the time is set, it is often set to the hourly time signal.
この場合、リセツトスイツチを操作することが最適であ
るが、他のスイツチを操作してしまうと時刻を正時に合
わせることができないだけでなく、変えてしまつた桁を
もとに戻す操作も必要になる。In this case, it is best to operate the reset switch, but if you operate other switches, not only will it not be possible to set the time to the hour on the hour, but you will also need to perform the operation to restore the changed digit. Become.
このため、このように複数のスイツチが設けられている
時計では、スイツチをよく確認してから操作しなければ
ならず煩わしいものであつた。Therefore, in a timepiece provided with a plurality of switches as described above, it is troublesome that the switches must be carefully checked before they are operated.
本考案の目的は、特定の時間帯だけいずれのスイツチを
操作しても時刻をリセツトして正時に合わせることがで
きるようにして、正時に合わせる際のスイツチ操作を簡
便かつ確実にすることにある。An object of the present invention is to make it possible to reset the time no matter which switch is operated only in a specific time zone so that the time can be adjusted on the hour, and to easily and reliably perform the switch operation when adjusting the hour on the hour. .
(課題を解決するための手段) 本考案のデジタル時計の修正回路は、計時信号発生回路
と、分カウンタと、時カウンタと、時刻を表示する表示
回路と、操作信号を出力するスイツチ群と、その操作信
号に応じて時及び分カウンタを修正して表示を修正する
表示修正回路と、を有する修正回路において、分カウン
タのカウント値から特定の時間帯を検知して検知信号を
出力する分桁検知回路と、操作信号に応じて検知信号の
出力を阻止するリセツト制御回路と、検知信号発生時に
スイツチ群からのいずれの操作信号にも応答してリセツ
ト信号を分カウンタに印加してクリアすると共に表示修
正回路に制御信号を印加して桁上げ時には時カウンタの
カウントを歩進させるリセツト回路と、検知信号発生時
に非発生時に操作信号をそれぞれリセツト回路と表示修
正回路に供給する出力選択回路と、を設けたものであ
る。(Means for Solving the Problems) A correction circuit for a digital timepiece according to the present invention comprises a clock signal generating circuit, a minute counter, an hour counter, a display circuit for displaying the time, and a switch group for outputting an operation signal. In a correction circuit having a display correction circuit that corrects the display by correcting the hour and minute counters according to the operation signal, a minute digit that detects a specific time zone from the count value of the minute counter and outputs a detection signal. A detection circuit, a reset control circuit that blocks the output of the detection signal in response to the operation signal, and a reset signal is applied to the minute counter in response to any operation signal from the switch group when the detection signal is generated and cleared. A reset circuit that applies a control signal to the display correction circuit to advance the count of the hour counter during carry, and an operation signal when the detection signal is not generated A circuit and an output selection circuit to be supplied to the display correction circuit.
(作用) 本考案においては、分桁検知回路から検知信号が出力さ
れている場合にだけ全スイツチからの操作信号が出力選
択回路を介してリセツト回路に供給される。(Operation) In the present invention, the operation signals from all the switches are supplied to the reset circuit through the output selection circuit only when the detection signal is output from the minute digit detection circuit.
この検知信号が出力されるには、分桁検知回路が特定時
間帯、例えば59分〜01分未満の時間帯を検知し、さ
らにこのときにスイツチが操作されていない場合に限ら
れる。The detection signal is output only when the minute digit detection circuit detects a specific time zone, for example, a time zone of 59 minutes to less than 01 minutes, and the switch is not operated at this time.
スイツチが操作されているときには、その操作信号に応
答してリセツト制御回路が検知信号の出力を阻止する。When the switch is operated, the reset control circuit blocks the output of the detection signal in response to the operation signal.
このため、分桁を修正中にその修正中の時刻が特定時間
帯に入つた場合には、出力選択回路を介して操作信号が
リセツト回路に供給されることがなく、通常の修正を続
けることができる。Therefore, if the time being corrected enters a specific time zone while the minute digit is being corrected, the operation signal will not be supplied to the reset circuit via the output selection circuit, and normal correction should be continued. You can
このような検知信号が発生している場合にリセツト回路
に操作信号が供給されると、分カウンタはクリアされ
る。When an operation signal is supplied to the reset circuit when such a detection signal is generated, the minute counter is cleared.
また、このときに桁上げが必要な場合即ち11時59分
の表示が12時00分に修正される場合には、分カウン
タがクリアされると共に時カウンタが歩進される。If a carry is required at this time, that is, if the display at 11:59 is corrected to 12:00, the minute counter is cleared and the hour counter is incremented.
(実施例) 以下図面に基づいて本考案の実施例を説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第1図は本考案の一実施例に係るデジタル時計の修正回
路の構成を示す図である。FIG. 1 is a diagram showing the configuration of a correction circuit for a digital timepiece according to an embodiment of the present invention.
2は計時信号発生回路であり、発振器4と、その出力す
る高周波数信号を順次分周する第1及び第2分周器6、
8と、第2分周器8が出力する基準信号をカウントして
1分に1度パルスが発生する計時信号を出力する秒カウ
ンタ10とから構成されている。Reference numeral 2 denotes a clock signal generation circuit, which includes an oscillator 4 and first and second frequency dividers 6 that sequentially divide a high frequency signal output from the oscillator 4.
8 and a second counter 10 that counts the reference signal output from the second frequency divider 8 and outputs a time signal in which a pulse is generated once per minute.
12は分カウンタであり、本実施例においては後述する
表示修正回路を介して計時信号を入力して時刻の1分桁
をカウントとする1分カウンタ14と、その出力する桁
上げ信号を入力して時刻の10分桁をカウントする10
分カウンタ16とから構成されている。Reference numeral 12 denotes a minute counter, and in the present embodiment, a 1-minute counter 14 for inputting a clock signal through a display correction circuit described later to count the 1-minute digit of the time and a carry signal output from the 1-minute counter 14 are input. 10 to count the 10th minute of the time
It is composed of a minute counter 16.
18は時刻の時桁をカウントする時カウンタであり、後
述する表示修正回路を介して入力する10分カウンタ1
6から桁上げ信号をカウントするものである。Reference numeral 18 is a time counter that counts the hour digits of time, and is a 10-minute counter 1 that is input via a display correction circuit described later.
The carry signal is counted from 6.
20は表示回路であり、1分カウンタ14、10分カウ
ンタ16及び時カウンタ18からの各時刻を示す情報信
号を入力してコード信号に変換するデコーダ22と、そ
のコード信号を入力して表示駆動信号を出力するドライ
バ24と、その表示駆動信号を入力して時刻をデジタル
表示する表示器26と、から構成されている。A display circuit 20 includes a decoder 22 for inputting the information signal indicating each time from the 1-minute counter 14, the 10-minute counter 16, and the hour counter 18 to convert it into a code signal, and a display drive by inputting the code signal. It is composed of a driver 24 that outputs a signal and a display 26 that inputs the display drive signal and digitally displays the time.
28〜32はそれぞれ時修正スイツチ、分修正スイツチ
及びリセツトスイツチである。28-32 are an hour correction switch, a minute correction switch and a reset switch, respectively.
34は表示修正回路であり、分カウンタ12と時カウン
タ18にカウント用の信号をそれぞれ印加する分桁入力
回路36と時桁入力回路38から構成されている。Reference numeral 34 is a display correction circuit, which is composed of a minute digit input circuit 36 and an hour digit input circuit 38 for applying counting signals to the minute counter 12 and the hour counter 18, respectively.
この分桁入力回路36は、分修正スイツチ30からの操
作信号を後述する出力選択回路を介して一入力端に入力
すると共に他の入力端にクロツク信号1を入力するア
ンドゲート40と、同じく出力選択回路を介した操作信
号を反転して一入力端に入力すると共に他の入力端に秒
カウンタ10からの桁上げ信号を入力するアンドゲート
42と、これらのアンドゲート40、42の出力信号を
入力して1分カウンタ14に信号を出力するオアゲート
44と、から構成されている。The minute digit input circuit 36 inputs an operation signal from the minute correction switch 30 to one input end via an output selection circuit described later and an AND gate 40 which inputs the clock signal 1 to the other input end, and also outputs the same. An AND gate 42 for inverting the operation signal via the selection circuit and inputting the inverted signal to one input end and inputting a carry signal from the second counter 10 to the other input end, and output signals of these AND gates 40, 42 The OR gate 44 inputs and outputs a signal to the 1-minute counter 14.
また、時桁入力回路38は、時修正スイツチ28からの
操作信号を出力選択回路を介して一入力端に入力し他の
入力端にクロツク信号1を入力するアンドゲート46
と、同じく出力選択回路を介した操作信号を反転して一
入力端に入力し他の入力端に10分カウンタ16からの
桁上げ信号を入力するアンドゲート48と、10分カウ
ンタ16の出力Q0、Q1からの信号を入力するアンド
ゲート50と、その出力信号と10分カウンタ16の出
力Q2からの信号を入力するオアゲート52と、その出
力信号をデータ入力Dに入力すると共に後述するリセツ
ト回路からの信号SRをクロツク入力Cに入力するフリ
ツプフロツプ(以下「FF」と略称する)54と、その
出力Qからの信号とアンドゲート46、48からの信号
を入力して時カウンタ18に印加するオアゲート56
と、から構成されている。Further, the hour digit input circuit 38 inputs an operation signal from the hour correction switch 28 to one input end via the output selection circuit and inputs the clock signal 1 to the other input end.
Similarly, an AND gate 48 that inverts the operation signal via the output selection circuit and inputs the inverted signal to one input terminal and the carry signal from the 10-minute counter 16 to the other input terminal, and the output Q of the 10-minute counter 16 AND gate 50 for inputting signals from 0 and Q 1 , OR gate 52 for inputting its output signal and the signal from output Q 2 of 10-minute counter 16, and its output signal for inputting to data input D will be described later. A flip-flop (hereinafter abbreviated as "FF") 54 for inputting a signal SR from a reset circuit to a clock input C, a signal from its output Q and a signal from AND gates 46 and 48 are input and applied to an hour counter 18. OR gate 56
It consists of and.
尚、アンドゲート50、オアゲート52及びFF54は
リセツト修正時の時刻の10分桁が30〜50のときに
時カウンタ18を1つ歩進させるための振り分け回路を
構成している。The AND gate 50, the OR gate 52 and the FF 54 constitute a distribution circuit for advancing the hour counter 18 by one when the 10-minute digit of the time when resetting is 30 to 50.
58は分桁検知回路であり、10分カウンタ16の出力
Q0、Q2からの信号を入力して時刻の10分桁が50
のときにHレベルの信号を出力するアンドゲート60
と、1分カウンタ14の出力Q0、Q3からの信号を入
力して時刻の1分桁が9のときにHレベルの信号を出力
するアンドゲート62と、アンドゲート60、62の出
力信号を入力するアンドゲート64と、その出力信号と
後述するリセツト制御回路からの信号を入力するアンド
ゲート66と、その出力信号をクロツク入力Cに入力す
ると共にその出力から検知信号を出力しさらにその信
号をデータ入力Dに入力するFF68と、アンドゲート
60の出力信号を反転して一入力端に入力しかつ1分カ
ウンタ14の出力Q0からの信号を他の入力端に入力し
て時刻の分桁が01のときにHレベルの信号を出力する
アンドゲート70と、その出力信号とリセツト制御回路
からの信号を入力してFF68のリセツト入力Rに信号
を出力するオアゲート72と、から構成されている。Reference numeral 58 denotes a minute digit detection circuit, which inputs the signals from the outputs Q 0 and Q 2 of the 10 minute counter 16 so that the 10 minute digit of the time is 50.
AND gate 60 that outputs an H level signal when
And an AND gate 62 which inputs signals from the outputs Q 0 and Q 3 of the 1-minute counter 14 and outputs an H-level signal when the 1-minute digit of the time is 9, and output signals of the AND gates 60 and 62 AND gate 64 for inputting the output signal, an AND gate 66 for inputting the output signal and a signal from a reset control circuit described later, an output signal for the clock input C, and a detection signal for outputting the detection signal. To the data input D, and the output signal of the AND gate 60 is inverted and input to one input terminal, and the signal from the output Q 0 of the 1-minute counter 14 is input to the other input terminal to calculate the time component. An AND gate 70 that outputs an H-level signal when the digit is 01, and an output signal that outputs the output signal and a signal from the reset control circuit and outputs the signal to the reset input R of the FF 68 It is composed of a board 72.
74はリセツト制御回路であり、時修正スイツチ28又
は分修正スイツチ30が操作されると一定時間分桁検知
回路58から検知信号が出力されるのを阻止するタイマ
ー回路76と、検知信号が出力されているときに時修正
スイツチ28又は分修正スイツチ30が操作されると検
知信号の出力を停止させるリセツト操作検出回路78と
から構成されている。Reference numeral 74 is a reset control circuit, which outputs a detection signal and a timer circuit 76 for preventing the detection signal from being output from the minute digit detection circuit 58 for a fixed time when the hour correction switch 28 or the minute correction switch 30 is operated. The reset operation detection circuit 78 stops the output of the detection signal when the hour correction switch 28 or the minute correction switch 30 is operated.
このタイマー回路76は、時修正スイツチ28と分修正
スイツチ30からの操作信号を入力するオアゲート80
と、クロツク信号0を入力すると共に後述するn進カ
ウンタの出力Qnからの信号を反転して入力するアンド
ゲート82と、その出力信号とオアゲート80の出力信
号をそれぞれクロツク入力Cとリセツト入力Rに入力し
出力Qnから分桁検知回路58内のアンドゲート66に
キヤリー信号を印加するn進カウンタ88と、から構成
されている。The timer circuit 76 inputs an operation signal from the hour correction switch 28 and the minute correction switch 30.
An AND gate 82 for inputting a clock signal 0 and inverting a signal from an output Qn of an n-ary counter, which will be described later, and an output signal of the AND gate 82 and an output signal of the OR gate 80 to a clock input C and a reset input R, respectively. The n-ary counter 88 applies a carry signal from the input Qn to the AND gate 66 in the minute digit detection circuit 58.
また、リセツト操作検出回路78は、検知信号をリセツ
ト入力Rに入力すると共にインバータ90を介してデー
タ入力Dに入力しさらに後述するリセツト回路からの信
号SRをクロツク入力Cに入力するFF92と、その出
力Qからの信号を入力すると共にリセツト回路からの信
号Aを入力して分桁検知回路58内のオアゲート72
に信号を印加するアンドゲート96と、から構成されて
いる。Further, the reset operation detecting circuit 78 inputs the detection signal to the reset input R, inputs it to the data input D via the inverter 90, and further inputs the signal SR from the reset circuit, which will be described later, to the clock input C, and its FF92. The signal from the output Q is input and the signal A from the reset circuit is input to input the signal A from the OR digit 72 in the minute digit detection circuit 58.
And AND gate 96 for applying a signal to.
98はリセツト回路であり、後述する出力選択回路を介
して出力される時修正スイツチ28と分修正スイツチ3
0からの操作信号とリセツトスイツチ32からの操作信
号を入力するオアゲート100と、その出力する信号
Aをクロツク入力Cに入力すると共にその出力からの
信号をデータ入力Dに入力するFF102と、その出力
Qからの信号と第1分周器6からのクロツク信号3を
それぞれデータ入力Dとクロツク入力Cに入力しさらに
出力Qから1分カウンタ14、10分カウンタ16及び
FF102の各リセツト入力Rに信号を印加するFF1
04と、から構成されている。Reference numeral 98 denotes a reset circuit, which is a time correction switch 28 and a minute correction switch 3 output via an output selection circuit described later.
OR gate 100 for inputting the operation signal from 0 and the operation signal from reset switch 32, and the signal output by OR gate 100
FF 102 which inputs A to the clock input C and the signal from its output to the data input D, the signal from its output Q and the clock signal 3 from the first frequency divider 6 to the data input D and the clock input, respectively. FF1 for inputting to C and further applying a signal from output Q to 1-minute counter 14, 10-minute counter 16 and each reset input R of FF102
04, and is composed.
106は出力選択回路であり、時修正スイツチ28から
の操作信号を各一入力端に入力すると共に検知信号及び
これを反転したものをそれぞれ他の入力端に入力するア
ンドゲート108、110と、分修正スイツチ30から
の操作信号を各一入力端に入力すると共に検知信号及び
これを反転したものをそれぞれ他の入力端に入力するア
ンドゲート112、114と、から構成されている。An output selection circuit 106 inputs AND gates 108, 110 for inputting the operation signal from the time correction switch 28 to each one input terminal and for inputting the detection signal and its inverted signal to the other input terminals. It comprises AND gates 112 and 114 for inputting the operation signal from the correction switch 30 to each one input terminal and for inputting the detection signal and its inverted signal to the other input terminals respectively.
次に上記構成からなる修正回路の動作を第2図乃至第4
図に示すタイムチヤートを用いて説明する。はじめに、
秒カウンタ10から出力される計時信号は、通常開状態
のアンドゲート42とオアゲート44を介して1分カウ
ンタ14に印加されてカウントされる。Next, the operation of the correction circuit having the above configuration will be described with reference to FIGS.
This will be described using the time chart shown in the figure. First,
The clock signal output from the second counter 10 is applied to the one-minute counter 14 through the normally-open AND gate 42 and the OR gate 44 to be counted.
この1分カウンタ14が10分毎に出力する桁上げ信号
は、10分カウンタ16に印加される。The carry signal output by the 1-minute counter 14 every 10 minutes is applied to the 10-minute counter 16.
また、この10分カウンタ16から60分毎に出力され
る桁上げ信号は、通常開状態のアンドゲート48とオア
ゲート56を介して時カウンタ18に印加され、ここで
カウントされる。The carry signal output from the 10-minute counter 16 every 60 minutes is applied to the hour counter 18 via the normally-open AND gate 48 and the OR gate 56, and is counted here.
今、時刻の分桁が59分になると、第2図に示すよう
に、このときに10分カウンタ16の出力Q0、Q2と
1分カウンタ12の出力Q3は既にHレベルになつてお
り、1分カウンタ12の出力Q0がHレベルになる。Now, when the minute digit of the time becomes 59 minutes, as shown in FIG. 2, the outputs Q 0 and Q 2 of the 10-minute counter 16 and the output Q 3 of the 1-minute counter 12 are already at the H level at this time. Therefore, the output Q 0 of the 1-minute counter 12 becomes H level.
このため、これらの出力からの信号を入力するアンドゲ
ート60、62の出力信号は共にHレベルになり、この
出力信号を入力するアンドゲート64の出力信号もHレ
ベルになる。Therefore, the output signals of the AND gates 60 and 62 for inputting the signals from these outputs both become H level, and the output signal of the AND gate 64 for inputting this output signal also becomes H level.
ここでn進カウンタ88の出力Qnからの信号は通常H
レベルであるため、これを入力するアンドゲート66は
開状態になつている。Here, the signal from the output Qn of the n-ary counter 88 is normally H
Since it is a level, the AND gate 66 for inputting this is in an open state.
このため、アンドゲート64からのHレベル信号は、こ
のアンドゲート66の出力に発生し、FF68はその立
ち上がりに同期してその出力をLレベルにする。Therefore, the H level signal from the AND gate 64 is generated at the output of the AND gate 66, and the FF 68 sets its output to the L level in synchronization with its rising.
本実施例においては、上記のようにFF68の出力か
らの検知信号がLレベルのときには発生状態となり、L
レベルのときには非発生状態となる。このように検知信
号が発生すると、これを入力するアンドゲート108、
112は閉状態になり、これに代わつてアンドゲート1
10、114が開状態になる。In this embodiment, as described above, when the detection signal from the output of the FF 68 is at the L level, the generation state occurs,
When the level is reached, it is in a non-occurrence state. When the detection signal is generated in this manner, the AND gate 108 for inputting the detection signal,
112 becomes a closed state, and instead of this, AND gate 1
10, 114 are opened.
ここで、時修正スイツチ28あるいは分修正スイツチ3
0のいずれかを操作するとその操作信号はアンドゲート
110又は114を介してオアゲート100に印加さ
れ、その出力信号Aに発生する。Here, the hour correction switch 28 or the minute correction switch 3
When any one of 0 is operated, the operation signal is applied to the OR gate 100 via the AND gate 110 or 114, and the output signal A is generated.
尚、本実施例においては、リセツトスイツチ32を設け
ており、このリセツトスイツチ32を操作した場合には
検知信号の発生、非発生にかかわらずその操作信号がオ
アゲート100の出力信号Aに発生する。In addition, in this embodiment, the reset switch 32 is provided, and when the reset switch 32 is operated, the operation signal is generated in the output signal A of the OR gate 100 regardless of whether the detection signal is generated or not.
このため、このリセツトスイツチ32を操作すると、検
知信号が発生しているときに時修正スイツチ28又は分
修正スイツチ30が操作されたときの状態と同じ状態に
なるものであり、常にこのリセツトスイツチ32を設け
る必要はない。Therefore, when the reset switch 32 is operated, the reset switch 32 is always in the same state as when the hour correction switch 28 or the minute correction switch 30 is operated when the detection signal is generated. Need not be provided.
FF102はこの信号Aに発生した操作信号の立ち上
がりに同期してその出力Qからの信号SRをHレベルに
する。The FF 102 sets the signal SR from its output Q to H level in synchronization with the rising edge of the operation signal generated in the signal A.
この信号SRがHレベルになると、第2分周器8と秒カ
ウンタ10は同時にリセツトされる。When the signal SR goes high, the second frequency divider 8 and the second counter 10 are reset at the same time.
また、このときの10分カウンタ16の出力Q0〜Q2
の状態によりFF54のデータ入力DにはHレベルの信
号が印加されており、このためFF54は信号SRの立
ち上がりに同期してその出力QからHレベルの信号を出
力する。Further, the outputs Q 0 to Q 2 of the 10-minute counter 16 at this time
In this state, the H level signal is applied to the data input D of the FF 54, and therefore the FF 54 outputs the H level signal from its output Q in synchronization with the rising of the signal SR.
この信号をオアゲート56を介して入力した時カウンタ
18は、そのカウントを1歩進させる。When this signal is input through the OR gate 56, the counter 18 advances the count by one step.
また信号SRがHレベルになると、FF104はクロツ
ク信号3に同期してその出力Qからの信号をHレベル
にする。When the signal SR goes high, the FF 104 synchronizes with the clock signal 3 and puts the signal from its output Q high.
そして、この信号により1分カウンタ14と10分カウ
ンタ16がリセツトされる。Then, the 1-minute counter 14 and the 10-minute counter 16 are reset by this signal.
またこのときに、FF104の出力Qからの信号は、F
F102のリセツト入力Rにも印加されてこれをリセツ
トするので、FF102、104の出力Qには結果的に
順次パルスが発生することになり、FF54等からなる
振り分け回路を動作させた後、分カウンタ12をリセツ
トしている。At this time, the signal from the output Q of the FF 104 is F
Since it is applied to the reset input R of the F102 and resets it, pulses are sequentially generated at the outputs Q of the FFs 102 and 104, and after operating the distribution circuit including the FF54, the minute counter is activated. Resetting twelve.
一方、上記のようにFF102からの信号SRにパルス
が発生すると、検知信号発生時のみHレベルの信号がデ
ータ入力Dに印加されるFF92は、信号SRの立ち上
がりに同期してその出力Qからの信号をHレベルにす
る。On the other hand, when a pulse is generated in the signal SR from the FF 102 as described above, the FF 92 to which the H level signal is applied to the data input D only when the detection signal is generated is output from the output Q of the FF 92 in synchronization with the rising of the signal SR. Set the signal to H level.
この信号はアンドゲート96の一入力端に印加されこれ
を開状態にする。This signal is applied to one input of the AND gate 96 to open it.
このアンドゲート96の他の入力端にはインバータ94
を介して信号Aが印加されており、このためスイツチ
操作が終了して信号AがLレベルになるとこのアンド
ゲート96の出力信号はHレベルになる。An inverter 94 is provided at the other input terminal of the AND gate 96.
The signal A is applied via the signal A. Therefore, when the switch operation is completed and the signal A becomes L level, the output signal of the AND gate 96 becomes H level.
この信号はオアゲート72を介してFF68のリセツト
入力Rに印加されて、これをリセツトする。これにより
FF68から出力される検知信号はHレベルになり、非
発生状態となる。This signal is applied to the reset input R of the FF 68 via the OR gate 72 to reset it. As a result, the detection signal output from the FF 68 becomes H level, and the non-generation state is set.
また、上記のように時刻の分桁が59分になつた検知信
号が発生したときに、スイツチ操作が行なわれないと、
第3図に示すように、時刻の分桁が01分になつた時に
検知信号は非発生状態になる。即ち、時刻の分桁が00
分になると1分カウンタ14及び10分カウンタ16の
出力Q0〜Q3はいぞれもLレベルになる。Further, if the switch operation is not performed when the detection signal that the minute digit of the time reaches 59 minutes as described above is generated,
As shown in FIG. 3, when the minute digit of the time reaches 01 minute, the detection signal is not generated. That is, the minute digit of the time is 00
At the minute, the outputs Q 0 to Q 3 of the 1-minute counter 14 and the 10-minute counter 16 become L level.
従つて、アンドゲート60、62は閉状態になり、さら
にアンドゲート64も閉状態になる。Therefore, the AND gates 60 and 62 are closed, and the AND gate 64 is also closed.
このときに、アンドゲート60の出力信号を反転して入
力するアンドゲート70は開状態になり、時刻の分桁が
01分になると1分カウンタ14の出力Q0からのHレ
ベル信号がその出力に発生する。このHレベルのアンド
ゲート70の出力信号は、オアゲート72を介してFF
68に印加され、これをリセツトする。At this time, the AND gate 70 for inverting and inputting the output signal of the AND gate 60 is opened, and when the minute digit of the time becomes 01 minute, the H level signal from the output Q 0 of the 1-minute counter 14 outputs the output. Occurs in. The output signal of the AND gate 70 at the H level is fed to the FF via the OR gate 72.
Applied to 68 and resetting it.
この結果、検知信号の時刻の分桁が59分から01分ま
での間のみ発生することになる。As a result, the time digit of the detection signal is generated only from 59 minutes to 01 minutes.
さらに、上記検知信号が発生していないときに時修正ス
イツチ28又は分修正スイツチ30を操作すると、第4
図に示すように、通常の時刻修正を行なうことができ
る。Further, if the hour correction switch 28 or the minute correction switch 30 is operated when the detection signal is not generated,
As shown in the figure, normal time adjustment can be performed.
即ち、分修正スイツチ30をオン操作すると、その操作
信号は、検知信号非発生時に開状態となるアンドゲート
112の出力に発生し、アンドゲート40に印加されて
これを開状態にする。That is, when the minute correction switch 30 is turned on, the operation signal is generated at the output of the AND gate 112 which is opened when the detection signal is not generated, and is applied to the AND gate 40 to open it.
このため、このアンドゲート40の出力にはクロツク信
号1が発生し、オアゲート44を介して1分カウンタ
14に印加され、これを早送り修正する。Therefore, the clock signal 1 is generated at the output of the AND gate 40 and is applied to the 1-minute counter 14 via the OR gate 44 to fast-forward and correct it.
このような修正中に表示時刻の分桁が59分になると、
前述したように1分カウンタ14と10分カウンタ16
の出力からの信号を入力するアンドゲート60、62と
さらにその出力を入力するアンドゲート64が開状態に
なる。If the minute digit of the displayed time becomes 59 minutes during such correction,
As described above, the 1-minute counter 14 and the 10-minute counter 16
The AND gates 60 and 62 for inputting the signal from the output and the AND gate 64 for inputting the output are opened.
ここでアンドゲート66が開状態であれば前述したよう
にFF68から検知信号が出力されるが、このときにオ
アゲート80を介して操作信号がn進カウンタ88のリ
セツト入力Rに印加されてこれをリセツト状態にしてい
るので、その出力QnはLレベルになつており、これに
よりアンドゲート66は閉状態に保たれる。If the AND gate 66 is in the open state, the detection signal is output from the FF 68 as described above. At this time, the operation signal is applied to the reset input R of the n-ary counter 88 via the OR gate 80. Since it is in the reset state, its output Qn is at the L level, which keeps the AND gate 66 closed.
このためFF68はその出力を切り換えることはなく、
検知信号は発生しない。Therefore, the FF 68 does not switch its output,
No detection signal is generated.
このn進カウンタ88は、スイツチ操作が終了するとア
ンドゲート82からのクロツク信号0により一定時間
カウントして出力QnをHレベルにして、その状態で停
止する。When the switch operation is completed, the n-ary counter 88 counts for a certain period of time by the clock signal 0 from the AND gate 82, sets the output Qn to the H level, and stops in that state.
この結果、例えば時刻の分桁を59分に修正したとして
も検知信号は発生しないので、時刻を59分まで修正し
たときに、時刻がリセツトされ00分になつてしまうこ
とがない。As a result, for example, even if the minute digit of the time is corrected to 59 minutes, the detection signal is not generated, so that when the time is corrected to 59 minutes, the time is not reset to 00 minutes.
(考案の効果) 本考案によれば、最も正時に合わせることが多い時間帯
には、いずれのスイツチを操作しても時刻をリセツトし
て正時に合わせることができるので、操作が簡単でさら
に間違いなく確実に修正することができる。(Effects of the Invention) According to the present invention, in the time zone when the hour is most often adjusted to the hour, no matter which switch is operated, the time can be reset and adjusted to the hour. It can be corrected without fail.
第1図は本考案の一実施例に係るデジタル時計の修正回
路の構成を示す図、 第2図乃至第4図は第1図に示す信号のタイムチヤート
である。 2……計時信号発生回路、12……分カウンタ、 18……時カウンタ、20……表示回路、 28……時修正スイツチ、30……分修正スイツチ、 32……リセツトスイツチ、34……表示修正回路、 58……分桁検知回路、74……リセツト制御回路、 98……リセツト回路、106……出力選択回路。FIG. 1 is a diagram showing a configuration of a correction circuit of a digital timepiece according to an embodiment of the present invention, and FIGS. 2 to 4 are time charts of the signals shown in FIG. 2 ... Time signal generation circuit, 12 ... minute counter, 18 ... hour counter, 20 ... display circuit, 28 ... hour correction switch, 30 ... minute correction switch, 32 ... reset switch, 34 ... display Correction circuit, 58 ... Minute digit detection circuit, 74 ... Reset control circuit, 98 ... Reset circuit, 106 ... Output selection circuit.
Claims (1)
タと、 この分カウンタからの桁上げ信号により時刻の時桁をカ
ウントする時カウンタと、 この時カウンタ及び分カウンタでカウントされた時刻を
表示する表示回路と、 外部操作により操作信号を出力するスイツチ群と、 前記操作信号に応じて前記時カウンタ及び分カウンタの
計数を修正して前記表示回路の表示を修正する表示修正
回路と、 を有するデジタル時計の修正回路において、 前記分カウンタのカウント値により特定の時間帯を検知
して検知信号を出力する分桁検知回路と、 前記操作信号に応じて前記検知信号の出力を阻止するリ
セツト制御回路と、 前記検知信号発生時に前記スイツチ群からのいずれの操
作信号にも応答してリセツト信号を前記分カウンタに印
加してクリアすると共に、前記表示修正回路に制御信号
を印加して桁上げ時には前記時カウンタのカウントを歩
進させるリセツト回路と、 前記検知信号発生時には前記操作信号を前記リセツト回
路に供給し、前記検知信号非発生時には前記操作信号を
前記表示修正回路に供給する出力選択回路と、 を設けたことを特徴とするデジタル時計の修正回路。1. A time signal generating circuit for generating a time signal, a minute counter for counting the minute digits of the time by the time signal, and an hour counter for counting the hour digits of the time by a carry signal from the minute counter. , A display circuit for displaying the time counted by the hour counter and the minute counter, a switch group for outputting an operation signal by an external operation, and correcting the counts of the hour counter and the minute counter according to the operation signal. A display correction circuit for correcting the display of a display circuit, and a correction circuit for a digital timepiece having: a minute digit detection circuit for detecting a specific time zone based on the count value of the minute counter and outputting a detection signal; According to the reset control circuit for blocking the output of the detection signal, and any operation signal from the switch group when the detection signal is generated. In response, a reset signal is applied to the minute counter to clear it, and a control signal is applied to the display correction circuit to advance the count of the hour counter during carry, and a reset circuit when the detection signal is generated. A correction circuit for a digital timepiece, comprising: an output selection circuit which supplies an operation signal to the reset circuit and supplies the operation signal to the display correction circuit when the detection signal is not generated.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990027269U JPH0616360Y2 (en) | 1990-03-19 | 1990-03-19 | Digital clock correction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990027269U JPH0616360Y2 (en) | 1990-03-19 | 1990-03-19 | Digital clock correction circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03117793U JPH03117793U (en) | 1991-12-05 |
JPH0616360Y2 true JPH0616360Y2 (en) | 1994-04-27 |
Family
ID=31530132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1990027269U Expired - Lifetime JPH0616360Y2 (en) | 1990-03-19 | 1990-03-19 | Digital clock correction circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0616360Y2 (en) |
-
1990
- 1990-03-19 JP JP1990027269U patent/JPH0616360Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03117793U (en) | 1991-12-05 |
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